JPS5987523A - デ−タ蓄積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明はデータ処理システムのだめのデータ蓄積装置に
関する。

通常、データ処理システムはデータ処理装置とデータ蓄
積装置を含み、ある特定のクロック速度で動作するよう
に設計されている。

蓄積装置のタイミングはクロック速度に較べると遅いの
が普通であシ、蓄積装置の１つのアクセスサイクルに４
乃至５クロツクを必要とするのが典型的である。処理装
置がより高速のクロック速度で動作するように設計し直
されると、蓄積装置も高速で動作するよう再設計の必要
が生じる。しかし、蓄積装置が大規模集積回路（ＬＳＩ
　）技術で実現されている場合には、再設計には大きな
経費を必要とする。

本発明の一つの目的は、再設計することなく、異ったク
ロック速度のシステムで使用できるデータ蓄積装置を提
供することにある。

発明の要旨 本発明に従えば、複数個の内部タイミング信号を発生す
るためのタイミング制御回路が、（ａ）　　個々にアド
レス可能な複数個の位置を持つ書込み可能な制御メモリ
と、 （！〕）　　一連のクロック信号の各々に応動して一定
の順序で位置を読み出し、クロックの各々の時間中に制
御メモリからの出力によってタイミング信号を決定する
アドレス回路とを含んでいるデータ蓄積装置が提供され
ている。

よって、データ蓄積装置のタイミングは単に制御メモリ
の内容を変えるだけで、異ったクロック速度に適合する
よう変えることができる。

本発明の一つの形成においては、制御メモリのビット蓄
積位置の一部のみがビット蓄積回路によって物理的に実
装され、残シのビット蓄積位置は未実装のままである。

これは後述するように、多くのビット位置が実際には使
われないためである。この方法によシ、制御メモリに必
要なハードウェアの量が相当節約される。

場合によっては、タイミング信号をクロック信号１周期
よシも、よシ正確にセットする必要のあることが生じる
。タイミングの精度は、例えば制御メモリ内の位置の数
をｎ倍し、位置をクロック速度のｎ倍で走査すれば、ｎ
倍に上げることができる。しかし、このためには非常に
大きなメモリを必要とする。

本発明に従った良好な実施例では、タイミング制御回路
が、各クロック信号時間を複数の時間に分割して複数個
の分割クロック信号を発生するだめのクロック分割回路
と、分割クロック信号の１つを選択するだめの選択回路
と、選択された分割クロック信号を制御メモリの出力と
結合してタイミング信号の１つを作るゲート回路とを含
んでいる。これによシ、問題となるタイミング信号はク
ロック時間の整数分の１の精度に調整することができ、
制御メモリのサイズを増加させることもない。

以下に、本発明に従った一つのデータ蓄積装置について
、添付図面を参照して詳、別に説明する。

実施例の説明 第１図において、データ蓄積装置は、２５６にの位置を
持つランダムアクセス・データメモリ１０モリ１０を含
んでいる。該泣晋の各々は′５２個のデータビットと、
データのチェックおよび訂正用の７個のハミングコード
ビットとを含んでいる。

メモリ１０は、９ビツト幅のアドレス線１１から、２回
にわたって受信される１８ビツトアドレスによってアド
レスされる。このうちの最初の９ビツト部は行アドレス
と呼び、タイミング信号ＲＡＳ　（行アドレスストロー
ブ）によってレジスタ１２に入れられる。２番目の部分
は列アドレスと呼び、タイミング信号ＯＡＳ　（列アド
レスストローブ）によってレジスタ１６に入れられる。

メモリ１０に書き込むべき入力データはデータ入力線１
４から受信され、タイミング信号り、ＤＩＲ（データ入
力レジスタ置数）によってレジスタ１５に入れられる。

入力データはハミングコード発生器１６にも印加され、
このデータに対応する７ビツトのハミングコードが作ら
れる。このコードはタイミング信号ＬＨＲ（ハミングレ
ジスタ置数）によってレジスタ１７に入れられる。

レジスタ１５．１７の内容は、次にタイミング信号ＷＥ
（書込み付勢）によってメモリ１０のアドレスされた位
置に書き込むことができる。

メモリ１０の現在アドレスされている位置からのデータ
は、タイミング信号ＬＤＯＲ（データ出力レジスタ置数
）によってし′ラスタ１８に読み出すことができる。出
力データはメモリ１０からのハミングコードとともに、
ハミングチェック回路１９にも印加され、データがハミ
ングコードに矛盾しないかチェックされる。誤りが検出
されると、回路１９はどのビットに誤シがあるかを指示
し、出力信号を一群の反転回路２０に印加して誤ったビ
ットを反転（すなわち訂正）させる。

ハミングコード発生回路およびチェック回路は当業者に
は公知でアシ、ここでは詳しくは説明しない。

データ蓄積装置が正しく動作するだめには。

タイミング信号比Ａｓ、ＯＡＳ　、ＷＥ、ＬＤ迅。

Ｌ　ＨＲおよびＬＤＯＲは、データ蓄積装置の動作サイ
クル中において、十分注意した時刻において発生させね
ばならない。たとえば、読出し動作においては、信号Ｒ
ＡＳおよびＯＡＳが最初に作られて、アドレスをレジス
タ１２゜１３に入れねばならない。次に、必要なデータ
をレジスタ１８に入れるだめのＬＤＯＲ信号を発生する
前に、メモリのアドレス論理回路が動作できる十分な時
間を取らねばならない。

これらのタイミング信号は第２図に示したタイミング制
御回路で作られる。第２図でタイミング制御回路は制御
メモリ２１を含んでおシ、このメモリは個々にアドレス
可能な１４個の行を持ち、各行は６ビツトのパタンを含
んでいる。最初の４行は刀・１のカウンタ２２からの２
ビツトアドレスＯＴＡによってアドレスされる。他の１
０行は、第２のカウンタ２３からの４ビツトアドレスＣ
ＴＢによってアドレスされる。これらのカウンタは、と
もにシステムクロック信号Ｃ！　Ｌ　Ｋをクロックとし
て受信する。

動作中、第１のカウンタ２２には、蓄積装置の各動作サ
イクルの開始時にトリがか印加される。その後、０から
６まで計数し、この−間、４つの相い続くクロックに応
じて制御メモリ２１の最初の４行を走査する。カウンタ
２２がその最大計数値に達すると停止し、牙２のカウン
タ２３にトリガを印加する。このカウンタは次いで０か
ら９まで計数し、この間、制御メモリの残りの行を走査
する。

メモリ２１をアドレスするのに２つのカウンタ２２，２
３を用いる理由は、第２のカウンタ２３の計数を終了す
る前に、第１のカウンタ２２を再開させることを可能ど
するためである。これによって、新しい動作サイクルを
前のサイクルと重複させることができる。

制御メモリからの６つのデータ出力は、６つのアンドゲ
ート２４−２９に印加され、これらのゲートの出力−が
６つのタイミング信号ＬＤＯＲ，ＬＨＲ、ＬＤＩ几、Ｗ
Ｅ　、ＯＡＳおよびＲＡＳとなる。ゲート２４−２９は
図示したように機能制御信号ＲＥＡＤ　およびＷ几ＩＴ
Ｂによっても制御される。

−例として、タイミング信号ＬＤＯＲは、几ＥＡＤ信号
が真で、同時に制御メモリ２１の第１の列からの出力も
真であるときに発生する。従って信号ＬＤＯ几が発生す
べきクロックの時点に対応させて、メモリ２１の牙１の
列の適切な位置に２進゛′１°”を入れておけばよい。

たとえば、ＬＤＯ几が動作サイクルの開始後、７クロツ
ク後に発生させるべきであれば、“１“を第１列のオフ
行に入れ、この列の他のビットはすべて０にしておけば
よい。

信号ＬＤＯ几は、特定のクロックパルス、っ開始と同時
に生じることに注意すべきである。

ＬＨ几およびＬＤＩ几についても同様である。

しかし、信号ＷＥ、ＯＡＳおよび几Ａｓにおいては、こ
れらの信号のタイミングをクロック幅の十の精度で設定
することが可能である。

これを行うと、蓄積装置の動作速度を上げることができ
る。なぜなら、これを行わないと、ＷＥ　、ＯＡＳおよ
びＲＡＳのタイミングを最も近いクロックに合わせねば
ならないためである。このような正確なタイミングのと
り方を以下で説明す名。

タック信号ｃＬＫが４段シフトレジスタ６゜に印加され
、このシフトレジスタは、クロックＣＬ　Ｋの４倍の周
波数を持つ発振幅６１によって駆動される。このシフト
レジスタの４段出力は、４つの別のクロック００−０３
となる。これらのクロックは各クロックＯＬＫを　／４
ずつに分割する働きをする。

信号００−０３は、３つの４線選択回路３２゜３１．３
４の人力に印加される。この回路は４つのアンドゲート
の出力をオアゲートで結合したものである。この選択回
路の各々は、４ビットレジスタ３５，５６．３７の内容
によって制御され、４つのクロック信号Ｃ０−Ｃ５のど
れをこの回路で選択するかを決定する。たとえば、レジ
スタ３５がパタンｏｉｏ。

を含んでいると、回路６２はクロック信号Ｃ１を選択す
る。

選択回路３５−３７の出力はそれぞれアンドゲート２７
．２８．２９の入力に印加され、信号ＷＥ、ＯＡＳおよ
びＲＡＳのタイミングが、最も近い／４クロック幅にな
るように制御する。

以上の蓄ｆｌＪｉｔ装置は、種々の異なったクロック（
ＣＬＫ）速度をもったシステムで使用可能である。クロ
ック速度が変えられると、蓄積装置内の動作の各々に必
要なりロックの数を変えて、このような動作に許される
時間を実質的に一定値にしなければならない。この変更
は、制御メモリ２１およびレジスタ６５−６７の内容を
適切な方法で変えるだけでよい。たとえば、クロック速
度を増加させたときには、制御メモリ２１の内容は、各
゛１′ビットを１行またはそれ以上、上に移せばよい。

制御メモリ２１は、論理的にはビット位置の二次元配列
になっているが、実際には、すべてのビット位置をビッ
ト蓄積回路によって実現する必要はない。たとえば、信
号ＲＡＳおよびＣＡＳは動作サイクルの開始時に近いと
ころで発生するため、メモリ２１でこれらの信号の発生
に関連する最後の２列は、サイクルの終了に近いところ
ではビット蓄積回路を設ける必要はない。

第２図に示した本発明の特定の実施例では、物理的に実
装しなかったメモリのビット位置は、斜線で示されてい
る。従って、斜線のないところのみに実際のビット蓄積
回路がある。

斜線のある（すなわち実装されていない）ビット位置か
らの出力は、常にゼロである。メモリ２１は、完全な配
列を実現するときに較べると、半分以下のビット蓄積回
路しか必要としていない。

【図面の簡単な説明】

第１図は、蓄積装置全体のブロック図であり、 第２図は、該蓄積装置のタイミング制御回路の回路図で
ある。 〔主要部分の説明〕 制御メモリ　−−−−−−−−−−−−−−−−−第２
図のメモリ２１アドレス回路　−−一−−−−−−−−
、第２図のカウンタ２２．２５ゲ一ト回路　　−一−−
−−−−−−−−第２図のゲート２４−２９クロック分
割回路−−−−−−第２図のレジスタ３５−３７および
シフトレジスタ　６０ 選択回路−−−一一一−−−−−−−−−第２図の選択
回路３２−３４出願人：インターナショナルコンピュー
ターズリミテッド

Claims (1)

1. 【特許請求の範囲】 １、　複数個の内部タイミング信号を発生するためのタ
   イミング制御回路を含むデータ蓄積装置において、該タ
   イミング制御回路が（ａ）　　個々にアドレス可能な複
   数個の位置を持つ書込み可能な制御メモリと、 （ｂ）　　一連のクロック信号の各々に応動して一定の
   順で該位置を読み出し、該クロックの各々の時間中に該
   制御メモリからの出力によって該タイミング信号を決定
   するアドレス回路とを含んでいることを特徴とするデー
   タ蓄積装置。 ２、特許請求の範囲第１項に記載のデータ蓄積装置にお
   いて、単一の大規模集積回路（ＬＳＩ）チップ上に構成
   されることを特徴とするデータ蓄積装置。 ３、　特許請求の範囲第１項に記載のデータ蓄積装置に
   おいて、該位置の各々が各タイミング信号に対する１ビ
   ツトを含み、該ビットの各々の状態が対応する該タイミ
   ング信号の存在または不在を示すことを特徴とするデー
   タ蓄積装置。 ４、特許請求の範囲第３項に記載のデータ蓄積装置にお
   いて、該制御メモリの一部のビット蓄積位置のみをビッ
   ト蓄積回路によって物理的に実装し、残りのビット蓄積
   位置は未実装のままとしておくことを特徴とするデータ
   蓄積装置。 ５　特許請求の範囲第１項乃至第４項のいずれかに記載
   のデータ蓄積装置において、該タイミング信号を発生す
   るために、該タイミング制御回路が該制御メモリの出力
   を機能制御信号と結合するだめのゲート回路を含んでい
   ることを特徴とするデータ蓄積装置。 ６、　特許請求の範囲第１項乃至牙４項のいずれかに記
   載のデータ蓄積手段において、該タイミング制御回路が
   、各クロック信号時間を複数の時間に分割して複数個の
   分割クロック信号を発生するためのクロック分割回路と
   該分割クロック信号の１つを選択するための選択回路と
   、選択された該分割クロック信号を該制御メモリの出力
   と結合して該タイミング信号の１つを作るゲート回路と
   を含んでいることを特徴とするデータ蓄積装置。 ７　特許請求の範囲第６項に記載のデータ蓄積装置にお
   いて、該クロック分割回路が、クロック速度の整数倍で
   動作する発振器からのシフトパルスを受信するよう接続
   されたシフトレジスタを含んでいることを特徴とするデ
   ータ蓄積装置。 ８　特許請求の範囲第１項乃至オフ項のいずれかに記載
   のデータ蓄積装置において、該アドレス回路が、該制御
   メモリの該位置の一部をアドレスするように構成された
   第１のカウンタと、該制御メモリの残りの該位置をアド
   レスするように構成された第２のカウンタとを含んでい
   ることを特徴とするデータ蓄積装置。