JPH02296165A - Ｉｃデバイステスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩＣデバイステスト装置、特に複数のＩＣデバ
イスについて同時にテストを行うことのできるＩＣデバ
イステスト装置に関する。

〔従来の技術〕

集積回路製造技術の飛躍的な向上により、種々のＩＣデ
バイスが実用化されてきている。最近では、ＩＣカード
の大幅な需要も見込まれている。

このようなＩＣカードをはじめとするＩＣデバイスは、
非常に１Ｍｍな機能をもった製品であるため、出荷する
前に厳格なテストを行う必要がある。従来の一般的なテ
スト方法としては、デバイスに入力信号として所定の論
理パターンからなるテストデータを与え、このテストデ
ータに応じてデバイスから出力されるデータを、論理的
に期待されるパターンデータと比較する方法が採られて
いる。

比較の結果、雨音が一致していればテスト合格、不一致
であれば不合格と判定することができる。

〔発明が解決しようとする課題〕

しかしながら、従来のＩＣデバイステスト装置には、−
度に１つのデバイスに対するテストしか行えないという
問題がある。これは、複数のデバイスを同時にテストし
ようとしても、デバイスからの応答出力のタイミングが
、デバイスごとに異なるため、複数のデバイスを同時に
テストする装置を開発することが困難であるという原因
に基づく。ＩＣカードをはじめとするデバイスには、容
量性の素子からなるメモリが多数形成されており、同一
のクロックで複数のデバイスを動作させても、これらの
メモリをアクセスする時間にはデバイスごとに差が生じ
てしまうのである。

このように、従来のＩＣデバイステスト装置では、１つ
のデバイスごとにテストを行っているが、これは大量生
産によるコストダウンを図ることを要求されるＩＣカー
ド等の製造工程では大きな障害となる。

そこで本発明は、複数のデバイスに対して同時にテスト
を行うことのできるＩＣデバイステスト装置を提供する
ことを１的とする。

〔課題を解決するための手段〕

本願第１の発明は、ＩＣデバイステスト装置において、 複数ｎ個のＩＣデバイスにテストデータを与えるデータ
供給部と、 各ＩＣデバイスから、テストデータに応じたデータが出
力されたことを検出するｎ個の出力検出部と、 各ＩＣデバイスから出力される各デバイスごとのデータ
を、それぞれデバイスごとに独立して記憶するためのメ
モリと、 このメモリにλ−ｆＬ、各デバイスごとのデータをアク
セスするｎ個のアドレス部と、 メモリから読出した各デバイスごとのデータが、所定の
期待データと一致しているか否かを確認するｎ個の比較
部と、 を設け、更に、 対応する出力検出部が出力を検出した時点から所定の周
期で計数を開始する書込カウンタと、ｎ個の出力検出部
のすべてか出力を検出した時点から所定の周期で計数を
行う読出カウンタと、を各アドレス部に設け、対応する
ＩＣデバイスからの出力データを、所定周期で、書込カ
ウンタが示すアドレスによってメモリに書き込む書込機
能と、所定周期で、読出カウンタが示すアドレスによっ
てメモリからデータを読み出す読出機能と、を行いうる
ようにしたものである。

本願節２の発明は、上述のＩＣデバイステスト装置にお
いて、 テストデータを入力するデータ入力部と、入力したテス
トデータに付加すべきチェックコードを生成するチェッ
クコード生成部と、入力したテストデータをバイナリコ
ードからなるシリアルデータに変換し、これに生成した
チェックコードを付加して出力するパラレル／シリアル
変換部と、によってデータ供給部を構成するようにした
ものである。

本願節３の発明は、上述のＩＣデバイステスト装置にお
いて、 データ供給部に、ｎ個のデータ展開領域を有するメモリ
を設け、このうちの１データ展開領域にテストデータを
入力し、このテストデータを他のデータ展開領域に複写
する機能を与え、ｎ個のデータ展開領域のそれぞれから
、ｎ個のＩＣデバイスにテストデータを与えることがで
きるように構成したものである。

〔作　用〕

本願節１の発明によれば、各ＩＣデバイスから出力され
るデータは、それぞれ独立してメモリに一時的に記憶さ
れる。すなわち、ＩＣデノ（イスからデータが出力され
ると、そのデバイスに対応した書込カウンタが計数を開
始し、この書込カウンタのカウント値に対応するアドレ
スに出力データが順次書き込まれてゆく。そして、すべ
てのＩＣデバイスからデータが出力されたら、すべての
読出カウンタが計数を開始し、この読出カウンタのカウ
ント値に対応するアドレスからデータが読み出される。

結局、各ＩＣデバイスごとにデータを出力し始めるタイ
ミングが異なっても、早く出力を開始したデバイスから
のデータはメモリに一時的に記憶され、一番遅いデバイ
スが出力を開始した時点から一斉に読出しが行われるこ
とになる。

このため、複数のデバイスについての同時テストが可能
になる。

また、本願節２の発明によれば、上述のテスト装置のデ
ータ供給部が、テストデータへのチエ・ンクコードを付
加する機能と、テストデータをバイナリコードからなる
シリアルデータに変換する機能と、をもつようになる。

このため、ＩＣデバイスがテストデータとしてシリアル
データを要求するような場合にも対処できるようになる
。

更に、本願節３の発明によれば、上述のテスト装置のデ
ータ供給部に、ｎ個のデータ展開領域を有するメモリを
設けている。しかも、１データ展開領域に入力されたテ
ストデータは、他のデータ展開領域に複写される。した
がって、オペレータが１組のテストデータを入力するだ
けで、ｎ個のＩＣデバイスに対して同じテストデータを
一斉に与えることができるようになる。

〔実施例〕

以下本発明を図示する実施例に基づいて詳述する。第１
図は本発明の一実施例に係るＩＣデバイステスト装置の
構成を示すブロック図である。この実施例は、具体的に
はＩＣカードについてのテストを行う装置である。ここ
では、説明の便宜上、３枚のＩＣカードについてのテス
トを同時に行い得る装置について述べるが、実際には８
枚あるいはそれ以上の枚数のＩＣカードについてのテス
トを同時に行えるようにするのが効率的である。

この装置は、データ供給部１０、デバイス装着部２０、
出力データ処理部３０、の３つの大きなブロックから構
成されている。データ供給部１０は、オペレータから与
えられるデータを入力するデータ入力部１１、入力した
データを変換するデータ変換部１２、変換後のデータを
３つのデバイス用データに展開するデータ展開部１３か
ら構成されている。デバイス装着部２０には、３枚のＩ
ＣカードＡ、Ｂ、Ｃが装着され、各ＩＣカードには、デ
ータ展開部１３で展開されたテストデータが与えられる
。この各ＩＣカードからの応答出力は、出力データ処理
部３０内で各デバイスごとに処理される。このため、出
力データ処理部３０内には、３つの処理系統が用意され
ている。１つの処理系統は、出力検出部３１、アドレス
部３２、記憶部３３、および比較部３４から構成されて
おり、図ではこれらの各構成要素の符号に、処理系統ご
とにＡ、Ｂ、Ｃを付加して示しである。また、このほか
に、出力検出部３１Ａ、３１Ｂ、３１Ｃからの出力を論
理入力とするＡＮＤゲート３５が設けられている。

以上、このＩＣデバイステスト装置の基本構成を説明し
たが、続いてこの装置の各構成要素の詳細を説明すると
ともに、その動作を合わせて説明する。この装置は、前
述のように３枚のＩＣカードについてのテストを同時に
行う機能を有する。

まず、テストを始める前に、デバイス装着部２０に３枚
のＩＣカードをセットする必要がある。デバイス装着部
２０は、３枚のＩＣカードを所定位置に支持固定しなが
ら、この各ＩＣカードの外部端子に入出力用電極を接続
する機能を有する。この入出力用電極は、データ展開部
１３および出力検出部３１に接続されており、データ展
開部１３から与えられたテストデータをＩＣカードに入
力させ、これに応答してＩＣカードから出力されたデー
タを出力検出部３１に与える機能を果たす。

なお、このデバイス装着部２０に搬送機構を設けておけ
ば、多数のＩＣカードを搬送しながら、３枚ごとにテス
トを行ってゆくことができる。

オペレータはデータ入力部１１から、テストデータおよ
び期待データを入力する。ここで、テストデータとは、
ＩＣカードに与えるテストパターンのデータであり、期
待データとは、このテストパターンをＩＣカードに与え
たときに、ＩＣカードが正常である場合に期待される出
カバターンである。たとえば、第２図に示すように、こ
れらのデータは１６進数で与えられる。この例では、テ
ストデータとして“８１”をＩＣカードに与えると、Ｉ
Ｃカードは正常であれば“Ｂ４”を出力することになる
。

このように、データ入力部１１で入力されたテストデー
タおよび期待データは、データ変換部で変換される。こ
のようなデータ変換が必要な理由は、ＩＣカードが入出
力用のデータ線を１本しか持たず、バイナリコードから
なるシリアルデータによるデータのやりとりしかできな
いためである。

これに対して、オペレータは入力に便利なパラレルデー
タ（この例の場合は、第２図に示すような１６進数）と
して、各データを与えることになる。

したがって、パラレルデータ（１６進数）をシリアルデ
ータ（２進数）に変換する必要がある。第３図は、デー
タ変換部１２の内部構成を示すブロック図である。デー
タ入力部１１からのパラレルデータは、チェックコード
生成部１２１に与えられ、ここでチェックコードが生成
される。続いて、このパラレルデータは、パラレル／シ
リアル変換部１２２において、シリアルデータに変換さ
れる。

すなわち、第２図に示すような１６進数が２進数に変換
されることになる。更にここでは、変換後のデータに、
生成されたチェックコードが付加される。このようにし
て、チェックコード付きのシリアルデータが出力される
。なお、変換情報設定部１２３には、変換に必要な情報
が設定され、チェックコードの生成作業およびパラレル
／シリアル変換作業は、ここで設定された情報に基づい
て行われる。たとえば、各ビットのクロック数、データ
の送出順序（ＭＳＢから送るか、ＬＳＢから送るか）、
垂直パリティの選択、チェックコード生成法（ＣＲＣ１
水平パリティなど）といった情報が設定されることにな
る。

続く、データ展開部１３では、３枚のＩＣカードのため
のデータ展開が行われる。このデータ展開部１３には、
３つのデータ展開領域を有するメモリが設けられており
、データ変換部１２から出力されたシリアルデータは、
このうちの１つのデータ展開領域に入力された後、他の
データ展開領域に複写される。この作業を具体的に説明
すると、第４図のようになる。図で１３Ａ、１３Ｂ、１
３Ｃは、各データ展開領域を示す。いまたとえば、オペ
レータから与えられた“Ｂ１”なるパラレルデータが、
“１０１１０００１”なるシリアルデータに変換された
とすると、このシリアルデータは、データ展開部１３内
のデータ展開領域１３Ａに入力され、−時記憶される。

このあと、これと全く同じデータが、他のデータ展開領
域１３Ｂ。

１３Ｃに複写され、単一のデータが３系統に展開される
ことになる。データ展開が完了すると、各系統ごとのそ
れぞれのＩＣカードに、同一のテストデータが一斉に与
えられることになる。なお、オペレータが入力した期待
データも、同じようにデータ変換部１２でシリアルデー
タに変換された後、データ展開部１３で３系統に展開さ
れる。この展開された期待データは、それぞれ比較部３
４Ａ、３４Ｂ、３４Ｃに与えられる。

さて、ＩＣカードＡ、Ｂ、Ｃは、展開されたテストデー
タを同時に入力し、所定の論理に従って演算処理を開始
し、その結果書られるデータを出力する。このデータが
出力されるタイミングが、各ＩＣカードごとに異なるこ
とは既に述べたとおりである。出力検出部３１は、この
ＩＣカードからデータが出力されたことを検出する機能
を有する。この実施例のＩＣカードでは、演算処理中に
ＩＣカードの出力端子は高インピーダンス状態となり、
出力検出部３１の検出する電圧はハイレベルとローレベ
ルとの間の中間電圧になる。また、このＩＣカードがデ
ータの出力を開始する場合には、かならずスタートビッ
トとしてローレベルのデータを１ビツト目に出力するよ
うに設計されている。したがって、出力検出部３１は、
ローレベルのデータを検出することにより、そのＩＣカ
ードが出力を開始したことを知ることができる。たとえ
ば、第５図のような電圧がＩＣカードから出力された場
合、矢印Ｓで示す瞬間に、ＩＣカードがデータ出力を開
始したことが検出される。１ビツト目のスタートビット
に続くビットが、出力データ（この例の場合、“１１０
１０１００・・・“）となる。

出力検出部３１が、対応するＩＣカードからのデータ出
力を検出すると、ＡＮＤゲート３５にその旨を示す信号
を与える。ＡＮＤゲート３５では、すべての出力検出部
３１Ａ〜３１Ｃがデータ出力を検出したときに、ＡＮＤ
条件が成立することになる。ＡＮＤ条件が成立すると、
その旨を示す信号がすべてのアドレス部３２Ａ〜３２Ｃ
に与えられるが、この場合の動作については後述するこ
とにする。

さて、ＩＣカードから出力されたデータは、出力検出部
３１を通って、アドレス部３２に与えられる。すなわち
、第５図に示すような信号が、アドレス部３２に入って
くることになる。アドレス部３２には、書込カウンタお
よび読出カウンタが設けられている。書込カウンタは、
ＩＣカードからの出力データが与えられたときから計数
を開始する。そして、この計数値に基づいて記憶部３３
への書き込みが行われる。この書込カウンタの計数は所
定の周期で行われる。−収約には、第５図に示す出力デ
ータの１ビツトの周期をＤとした場合、Ｄ１５１２程度
の周期で計数を行うとよい。

この場合は、１ビツトのデータについて、５１２回のテ
ストが行われることになる。ただ、ここでは説明の便宜
上、カウンタの計数周期が１ビツトの周期りと等しい場
合を例にとって以下の動作を説明する。すなわち、１ビ
ツトのデータについて１回のテストのみを行うことにな
る。したがって、第５図のような出力データが得られた
場合、書込カウンタの計数ごとに、“１１０１０１００
・・・というデータが１ビツトずつ記憶部３３に書き込
まれてゆくことになる。

それでは、説明をより簡単にするために、ＩＣカードＡ
からの出力が最初に得られ、それから時間りだけ経過し
たときにＩＣカードＢからの出力が得られ、更にそれか
ら時間りだけ経過したときにＩＣカードＣからの出力が
得られた場合の動作を考える。結局、ＩＣカードＡの出
力データに比べ、ＩＣカードＢの出力データは１ビツト
分（時間Ｄ）遅れ、ＩＣカードＣの出力データは２ビツ
ト分（時間２Ｄ）遅れていることになる。ここで、各Ｉ
Ｃカードの出力は、いずれも第５図に示すようなデータ
であったとする。はじめに、出力検出部３１ＡがＩＣカ
ードＡからの出力を検出すると、データ“１°がアドレ
ス部３２Ａに与えられ、書込カウンタＷＡが計数を開始
する。そして、このデータ“１′が記憶部３３Ａに書き
込まれることになる。ここで、記憶部３３Ａ〜３３Ｃ内
のデータの状態を第６図（ａ）〜（「）のよ・うな表で
示すことにする。表の縦欄のＡ、Ｂ、Ｃは、それぞれ記
憶部−５３Ａ、３３Ｂ、３３Ｃに対応し、横開の１〜６
は各記憶部におけるアドレスに対応するものとする。書
込カウンタが１から計数を開始するとすれば、ＩＣカー
ドＡからの最初のデータ“ビは、記憶部３３Ａ内の書込
カウンタＷＡが示すアドレス１に書き込まれる。第６図
（ａ）はこの状態を示す。書き込まれたデータ“１”の
右肩の符号“Ｗｏは、このデータがいま書き込まれたば
かりであることを示す。他のＩＣカードＢ、　Ｃは、ま
だデータを出力していないので、表のＢ欄やＣ欄はまだ
空白である。

さて、時間りが経過すると、今度はＩＣカードＢがデー
タを出力し始める。したがって、アドレス部３２Ｂ内の
書込カウンタＷＢが１から計数を開始する。このため、
ＩＣカードＢからの最初のデータ“１″は、記憶部３３
Ｂ内の書込カウンタＷＢが示すアドレス１に書き込まれ
る。一方、ＩＣカードＡは２番目のビットａ１１を出力
しており、アドレス部３２Ａ内の書込カウンタＷＡの計
数値は２になっている。このため、ＩＣカードＡの２番
目のビット“ビは、アドレス２に書き込まれる。この状
態を、第６図（１））に示す。

更に、時間りが経過すると、今度はＩＣカードＣがデー
タを出力し始める。したがって、アドレス部３２Ｃ内の
書込カウンタＷＣが１から４数を開始する。このため、
ＩＣカードＣからの最初のデータ“１”は、記憶部３３
Ｃ内の書込カウンタＷＣが示すアドレス１に書き込まれ
る。一方、ＩＣカードＢは２番１］のビット″１″を出
力しており、アドレス部３２Ｂ内の書込カウンタＷＢの
計数値は２になっている。このため、ＩＣカードＢの２
番日のビット“１”は、アドレス２に書き込まれる。ま
た、ＩＣカードＡは３番目のビット“Ｏ“を出力してお
り、アドレス部３２Ａ内の書込カウンタＷＡの１１数値
は３になっている。このため、ＩＣカードＡの３番目の
ビット“Ｏ”は、アドレス３に書き込まれる。この状態
を、第６図（ｃ）に示す。

ところで、この時点てすべてのＩＣカードがデータを出
力し始めているので、ＡＮＤゲート３５のＡＮＤ条件が
成立することになる。アドレス部３２Ａ〜３２Ｃに、こ
のＡＮＤ条件成立が知らされると、読出カウンタＲＡ、
ＲＢ、ＲＣが一斉に１から計数を始め、読出し作業が開
始する。実際には、この読出し作業は、前述の書き込み
作業の後に続いて行われる。すなわち、アドレス部３２
は、前半の半サイクルで書き込み作業を行い、後半の半
サイクルで読出し作業を行うのである。読出カウンタＲ
Ａ、ＲＢ、ＲＣの計数値はいずれも１であるから、記憶
部３３Ａ、３３Ｂ、３３Ｃのアドレス１に記憶されてい
るデータが一斉に読み出され、比較部３４Ａ、３４Ｂ、
３４Ｃに与えられる。この状態を、第６図（ｄ）に示す
。ここで、アドレス１に記憶されているデータ“１°の
右肩の符号“Ｒ２は、このデータがいま読み出されたデ
ータであることを示す。結局、前半の半サイクルで第６
図（ｅ）のような書き込みが行われ、続く後半の半サイ
クルで同図（ｄ）のような読出しが行われることになる
。

さて、更に時間りが経過したときを考えると、前半の半
サイクルで第６図（ｅ）のような書き込みが行われ、続
く後半の半サイクルで同図（１’）のような読出しが行
われることが容易に理解できよう。

結局、比較部３４には、それぞれビットごとに同期して
出力データが与えられることになる。前述のように、比
較部３４には、データ展開部１３で展開された期待デー
タが与えられるので、ＩＣカードからの出力データをこ
の期待データと比較する作業が行われる。この比較作業
の結果、両者が一致していれば、このＩＣカードは合格
、不一致であれば不合格という判定を下すことができる
。

以上、本発明を図示する一実施例について説明したが、
本発明はこの実施例に限定されるものではない。前述し
たように、この実施例は３枚のＩＣカードを同時にテス
トする装置であるが、実際には８枚、１６枚といった任
意の枚数のＩＣカードについての同時テストを行う装置
が実現可能である。また、カウンタの計数周期は、出力
データの１ビット周期りより短くシ（たとえば、前述し
たようにＤ１５１２）、より厳格なテストを行うように
するのが好ましい。ここでは、ＩＣカードのテスト装置
として実施例を述べたが、ＩＣカード以外のデバイスに
も適用することも可能である。

〔発明の効果〕

以上のとおり本発明によれば、ＩＣデバイステスト装置
において、複数のＩＣデバイスにテストデータを与え、
これに対する出力を最も遅いデバイスに合わせて検出す
るようにしたため、複数のデバイスについての同時テス
トが可能になる。

また、テストデータをバイナリコードからなるシリアル
データに変換する機能を設けたため、ＩＣデバイスがテ
ストデータとしてシリアルデータを要求するような場合
にも対処できるようになる。

更に、テストデータ供給部に、ｎ個のデータ展開領域を
有するメモリを設け、データ展開を行うようにしたため
、オペレータが１組のテストデータを入力するだけて、
複数のＩＣデバイスに対して同じテストデータを一斉に
与えることができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＩＣカードテスト装置
の基本構成を示すブロック図、第２図は第１図の装置に
りえるテストデータおよび期待データの一例を示す図、
第３図は第１図の装置のデータ変換部の構成を示すブロ
ック図、第４図は第１図の装置のデータ展開部内のメモ
リにおけるデータ展開領域の構成を示す図、第５図は第
１図の装置において検出されるＩＣカードからの出力信
号を示す図、第６図は第１図に示す装置の出力データ処
理部の動作を説明する図である。 １０・・・データ供給部、２０・・・デバイス装６部、
３０・・・出力データ処理部、３５・・・ＡＮＤゲート
。

Claims (3)

【特許請求の範囲】
1. （１）複数ｎ個のＩＣデバイスにテストデータを与える
   データ供給部と、 前記各ＩＣデバイスから、前記テストデータに応じたデ
   ータが出力されたことを検出するｎ個の出力検出部と、 前記各ＩＣデバイスから出力される各デバイスごとのデ
   ータを、それぞれデバイスごとに独立して記憶するため
   のメモリと、 前記メモリに対し、各デバイスごとのデータをアクセス
   するｎ個のアドレス部と、 前記メモリから読出した各デバイスごとのデータが、所
   定の期待データと一致しているか否かを確認するｎ個の
   比較部と、 を備え、 前記各アドレス部が、対応する出力検出部が出力を検出
   した時点から所定の周期で計数を開始する書込カウンタ
   と、前記ｎ個の出力検出部のすべてが出力を検出した時
   点から前記所定の周期で計数を行う読出カウンタと、を
   有し、対応するＩＣデバイスからの出力データを、前記
   所定周期で、前記書込カウンタが示すアドレスによって
   前記メモリに書き込む書込機能と、前記所定周期で、前
   記読出カウンタが示すアドレスによって前記メモリから
   データを読み出す読出機能と、を行うように構成したこ
   とを特徴とするＩＣデバイステスト装置。
2. （２）請求項１に記載のＩＣデバイステスト装置におい
   て、 テストデータを入力するデータ入力部と、入力したテス
   トデータに付加すべきチェックコードを生成するチェッ
   クコード生成部と、入力したテストデータをバイナリコ
   ードからなるシリアルデータに変換し、これに前記チェ
   ックコード生成部で生成したチェックコードを付加して
   出力するパラレル／シリアル変換部と、によってデータ
   供給部を構成したことを特徴とするＩＣデバイステスト
   装置。
3. （３）請求項１に記載のＩＣデバイステスト装置におい
   て、 データ供給部が、ｎ個のデータ展開領域を有するメモリ
   を備え、このうちの１データ展開領域にテストデータを
   入力し、このテストデータを他のデータ展開領域に複写
   する機能を有し、ｎ個のデータ展開領域のそれぞれから
   、ｎ個のＩＣデバイスにテストデータを与えることがで
   きるように構成したことを特徴とするＩＣデバイステス
   ト装置。