JPH0413981A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は　信号のタイミング測定を容易化する半導体集
積回路装置に関するものである。

従来の技術 マイクロプロセッサなどの集積回路（よ　微細化するこ
とで、高集積イＫ　高速化を達成してき九この集積回路
の微細な部分の信号の評価方法としてメカニカルなブロ
ービングによる方法があっ九しかし　近年集積回路にお
いて目覚ましく進んだ微細化のた八　メカニカルなブロ
ービングによる方法での測定が困難となった　また　メ
カニカルなブロービングによる方法での測定で（よ　被
測定信号に測定回路の容量が付加された形で測定か行な
われるため測定誤差が大きい。上記のようなメカニカル
なブロービングによる方法における問題点を回避するた
めに　マイクロプロセッサなどの集積回路の測定におい
て（よ　電子ビームを用いたブロービングによる方法が
多く用いられている。

発明が解決しようとする課題 しかしながら、電子ビームを用いたブロービングによる
方法で（よ　近年集積回路において目覚ましく微細化が
進み回路が大規模化したことにより測定箇所を見つけだ
すこと（アドレッシング）が難しく、測定に真空を必要
とするため測定に時間がかかり装置が高価であるという
問題があっ九本発明（よ　上記の従来技術の実情を鑑へ
　被測定信号の値をレジスタに取り込むタイミングを命
令により設定できるようにすることで、被測定信号の変
化タイミングが容易に測定可能な半導体集積回路装置を
提供することを目的とする。

課題を解決するための手段 本発明（よ　上記の課題を解決するた取　クロック信号
とトリガー信号とを入力として、前記トリガー信号が変
化した後にその値が１になり前記クロック信号に同期し
てその値が０になる第１の基準信号を出力する第１の基
準信号発生手段と、前記第１の基準信号を入力として、
異なる遅延時間を持つ複数の遅延信号を発生する遅延手
段と、前記複数の遅延信号から１つの遅延信号を選択す
るための情報を格納する第１のレジスタと、前記第１の
レジスタに格納されている情報に従って前記複数の遅延
信号のうち一つの遅延信号を選択して出力する選択手段
と、前記クロック信号と前記トリガー信号とを入力とし
て、前記トリガー信号が変化した後にその値が１になり
前記クロック信号に同期してその値が０になる第２の基
準信号を出力する第２の基準信号発生手段と、前記選択
手段出力信号と前記第２の基準信号との論理積をイネー
ブル信号として１つ以上の被測定信号を格納する第２の
レジスタとを備えた半導体集積回路装置である。

作用 上記のような構成を持つ本発明の半導体集積回路装置で
（よ　命令によって第１のレジスタに格納されている遅
延信号の選択情報を変えることにより、被測定信号を第
２のレジスタに格納するタイミングを変えることができ
るのてミ　第１のレジスタへの書き込へ　第２のレジス
タの読み出しによって被測定信号の変化タイミングを容
易に知ることができる。

実施例 （実施例１） 第１図は　本発明の一実施例を示す半導体集積回路装置
のブロック図である。マイクロプロセッサなどに本発明
を適応した場合について以下に図面と共に説明する。

第１図において、　１は第１の基準信号発生手段でクロ
ック信号２とトリガー信号３とを入力とし第１の基準信
号４を発生する。５は異なる遅延時間を持つ１種類（た
だし１は整数）の遅延信号の中から一つの遅延信号を選
択するための情報１１１〜１１１を格納する第１のレジ
ス久　１０はイネーブル信号、　６１〜６１は第１のレ
ジスタ５の遅延信号選択情報格納部の各ビットを読み出
した遅延選択信号、　７は第１の基準信号４を遅延させ
て異なる遅延時間を持つｉ種類の遅延信号８１〜８１を
生成する遅延回路、　９は遅延信号８１〜８Ｉの中から
遅延選択信号６１〜６１に従って一つを選択する選択回
路　１２は選択回路９の出力である。　１３は第２の基
準信号発生手段でクロック信号２とトリガ信号３とを入
力とし第２の基準信号１４を発生する。　１５は第２の
レジスタで、−選択回路９の出力１２と第２の基準信号
１４との論理積をイネーブル信号１６とし　被測定信号
１７１〜１７」を格納する。また　１８１〜１８」はレ
ジスタ出力である。

リセット信号１９は第２の基準信号発生回路１３のラッ
チを０に初期化する。

以下に　第１図および第２図を用いてその動作の説明を
行なう。第２図は本発明の各信号のタイミングを示す。

最初のクロックの立ち上がりを時刻Ｏとし　１クロツク
ザイクルの時間を２ｔｌｌとする。時刻をｔｅ刻みで示
す。

まづ１　リセット信号１９により第２の基準信号発生回
路１３のラッチをＯに初期化する。次番へ第１のレジス
タ５にどの遅延信号を選択するかの情報を命令によって
設定する。ただし　本実施例のマイクロプロセッサでは
第１のレジスタ５に書き込む命令があるものとし　その
命令によって第１のレジスタ５にｉビット幅の遅延信号
選択情報１１１〜１１１を書き込ａ　そして、第１のレ
ジスタ５の各ビットの値力（どの遅延信号８１〜８Ｉを
選択するかの遅延選択信号６１〜６１となる。第１の基
準信号４はトリガー信号３が時刻ｔＩｌから２ｔ＠の間
で０から１に変化した後、クロック信号と同期して２ｔ
＋＋から３ｔｌ！までの間１となり、時刻３ｔ＠以後０
となる。第１の基準信号４から遅延回路７によって第１
の基準信号４を適当な時間ｔ（０〈ｔ＜３ｔ９）だけ遅
らせた遅延信号８１〜８１が生成される。そして、その
遅延信号８１〜８１の中から遅延選択信号６１〜６１に
従って、選択回路９によって選択回路の出力１２が選択
される。選択回路の出力１２の遅延は第１のレジスタ５
の遅延信号選択情報１１１〜１１１によって決まり、被
測定信号１７１〜１７＋を格納するタイミングを決めて
いる。

第２の基準信号１４はトリガー信号３が時刻ｔＩｌから
２ｔ＠の間でＤから１に変化した直後クロック信号２に
同期して１となり時刻２ｔ＋＋から６ｔθまで２クロツ
クサイクルの間ｌになる。最後？Ｑ　　選択回路９の出
力１２と第２の基準信号１４との論理積をイネーブル信
号１６にして第２のレジスタ１５に被測定信号１７１〜
１７＋の値を格納する。第２の基準信号によって、被測
定信号１７１〜１７Ｊの測定可能範囲が決まる。本実施
例では　トリガー信号３が時刻ｔ＠から２ｔｓの間で０
から１に変化した後時刻３ｔθから（ｉｔ＠までの１．
５クロツクサイクルの期間被測定信号１７１〜１７＋を
測定できる。

上記構成により、命令によって測定のタイミングを表す
値を設定し　その設定されたタイミングにおける信号の
値を調べることができる。このように本発明でｃＬ　　
被測定信号のタイミングを第１のレジスタ５の書き込べ
　第２のレジスタ１５の読み出しによって容易に知るこ
とができる。また被測定信号の一つをクロック信号とす
ると、他の被測定信号とクロック信号との相対信号を容
易に知ることができる。

なお本実施例において、遅延回路７は第１図に示す様な
バッファを直列接続した回路を一例としてあげている力
丈　各遅延信号８１〜８菟をそれぞれ独立の遅延回路で
構成することも可能である。また　選択回路９はトライ
ステートバッファを用いた例を示している力丈　トラン
スファーゲートを用いた様な他の構成を持つセレクタ回
路でも実現できることは自明である。さらに本実施例で
は第１の基準信号４を、　トリガー信号３が変化した後
クロック信号と同期して生成した力丈　トリガー信号３
が変化した直後にも生成することは可能である。

また　第２の基準信号発生回路１３１よ　第２の基準信
号１４に２クロツクザイクルの間１を出力している力（
第２の基準信号１４に１を出力するクロックサイクル数
が２以外の値になるような第２の基準信号発生回路が容
易に実現できることも自明である。

（実施例２） 第３図は　本発明の第２の実施例を示すブロック図であ
る。マイクロプロセッサなどに本発明を適応した場合に
ついて以下に図面と共に説明する。

第３図において第１図の構成要素と同一構成要素には同
一番号を付けている。　■は第１の基準信号発生手段で
クロック信号２とトリガー信号３とを入力とし第１の基
準信号４を発生する。５は異なる遅延時間を持つｉ種類
（ただしｉは整数）の遅延信号の中から一つの遅延信号
を選択するための情報を格納する第１のレジス久−２０
１〜２０．は第１のレジスタ５の遅延信号選択情報格納
部の各ビットを読み出した遅延選択情報信号、　２１は
遅延選択情報信号２０１〜２０．をデコードするデコー
ダ　６１〜６１はデコーダ２１で生成された遅延選択信
号、　７は第１の基準信号４を遅延させて異なる遅延時
間を持つｉ種類の遅延信号８１〜８１を生成する遅延回
路　９は遅延信号８１〜８Ｉの中から遅延選択信号６１
〜６１に従って一つを選択する選択回路　１２は選択回
路９の出力である。　１３は第２の基準信号発生手段で
クロック信号２とトリガー信号３とを入力とし第２の基
準信号１４を発生する。　１５は第２のレジスタで、選
択回路の出力１２と第２の基準信号１４との論理積１６
をイネプル信号とし被測定信号１７１〜１７」を格納す
る。また　リセット信号１９は第２の基準信号発生回路
のラッチを０に初期化する。

以下に　第３図および第２図を用いて、その動作の説明
を行なう。

まず、リセット信号１９により第２の基準信号発生回路
１３のラッチをＯに初期化する。次に第１のレジスタ５
にどの遅延信号を選択するかの情報を命令によって設定
する。ただし　本実施例のマイクロプロセッサでは第］
のレジスタ５に書き込む命令があるものとし　その命令
によって第１のレジスタ５中のｎビットに選択情報を書
き込む。そして、第１のレジスタ５の各ビットの値が遅
延選択情報信号２０１〜２０・となる。遅延選択情報信
号２０１〜２０．ｉｔ　　デコーダ２１でデコードされ
て遅延選択信号６１〜６Ｉが生成される。以下の動作は
第１の実施例と同様であり、遅延選択信号６１〜６ｊに
より選択回路９の出力１２が選択され　選択回路の出力
１２と第２の基準信号１４との論理積をイネーブル信号
１６にして、被測定信号１７１〜１７ｊが第２のレジス
タ１５に格納される。

第２の実施例は第１の実施例に比べてデコーダ２１が必
要となる力＜、第１のレジスタ５の遅延信号選択情報格
納部のビット数が少な（てすむという長所がある。また
　第１のレジスタ５の遅延信号選択情報格納部（よ　命
令によって書き込むことが可能な既存のレジスタに未使
用ビットがある場合に（よ　その未使用ビットを割り当
てることで新しいレジスタを追加する必要はなくなる。

発明の効果 本発明によれば　半導体集積回路装置において、レジス
タに設定された情報から作られたタイミングで被測定信
号の値を測定することで被測定信号の変化のタイミング
が容易にわかるためへ　測定時間の短縮がはかられると
ともに安価に測定でき、信号測定において有効な方法と
なる。また　第２のレジスタの入力をバスによる構成と
し　選択回路を設けて多数の被測定信号を選択して第２
のレジスタに入力するようにすれば　簡単な回路構成で
膨大な数の被測定信号を測定することができるので、実
用上の効果は犬なるものがある。

【図面の簡単な説明】

第１医　第３図は本発明の実施例におけるブロック医　
第２図は本発明の信号のタイミングを表す図である。 １・・・第１の基準信号発生回路　２・・・クロック信
号　３・・・トリガー信号、　４・・・第１の基準信号
、　５・・・第１のレジス久　６１〜６１・・・遅延選
択信号、　７・・・遅延手回路　８１〜８１・・・遅延
信号、　９・・・選択回路１０，１６・・・イネーブル
信号、１１１〜１１１・・・レジスタ人ｆＪ、１２・・
・選択回路の出、Ｉｌ、　　１３・・・第２の基準信号
発生回路１４・・・第２の基準信号、■５・・・第２の
レジス久　１７１〜１７」・・・被測定信号、１８１〜
１８」・・・レジスタ出力１９・・・リセット信号、２
０１〜２０．・・・遅延選択情報信号、２１・・・デコ
ーター 代理人の氏名　弁理士　粟野重孝　ほか１名］３−

Claims (2)

【特許請求の範囲】
1. （１）クロック信号とトリガー信号とを入力として、前
   記トリガー信号が変化した後にその値が１になり前記ク
   ロック信号に同期してその値が０になる第１の基準信号
   を出力する第１の基準信号発生手段と、前記第１の基準
   信号を入力として、異なる遅延時間を持つ複数の遅延信
   号を発生する遅延手段と、前記複数の遅延信号から１つ
   の遅延信号を選択するための情報を格納する第１のレジ
   スタと、前記第１のレジスタに格納されている情報に従
   って前記複数の遅延信号のうち一つの遅延信号を選択し
   て出力する選択手段と、前記クロック信号と前記トリガ
   ー信号とを入力として、前記トリガー信号が変化した後
   にその値が１になり前記クロック信号に同期してその値
   が０になる第２の基準信号を出力する第２の基準信号発
   生手段と、前記選択手段出力信号と前記第２の基準信号
   との論理積をイネーブル信号として１つ以上の被測定信
   号を格納する第２のレジスタとを備えた半導体集積回路
   装置。
2. （２）請求項１記載の半導体集積回路装置において、前
   記第１のレジスタに格納してある情報から遅延信号を選
   択するための選択信号を生成するデコーダを備えること
   を特徴とする半導体集積回路装置。