JPH032579A - 圧縮データを用いた論理回路試験方法及びその装置 - Google Patents
圧縮データを用いた論理回路試験方法及びその装置Info
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- JPH032579A JPH032579A JP1136504A JP13650489A JPH032579A JP H032579 A JPH032579 A JP H032579A JP 1136504 A JP1136504 A JP 1136504A JP 13650489 A JP13650489 A JP 13650489A JP H032579 A JPH032579 A JP H032579A
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目次］
概要
産業上の利用分野
従来の技術（第９〜１１図）
発明が解決しようとする課題
課題を解決するための手段（第１〜２図）作用
実施例
第１実施例（第３〜６図）
第２実施例（第７〜８図）
発明の効果
［概要］
テストパターンを圧縮したデータを用いて論理回路の動
作試験を行う論理回路試験方法及びその装置に関し、 必要なテストパターン格納用記憶媒体を少なくしてデー
タ転送時間及び試験所要時間を短縮することを目的とし
、 試験対象である論理回路の設計データを用いて、該論理
回路に対する試験用入力パターンと該入力パターンに対
する該論理回路の正常出力パターンとからなるテストパ
ターンを作成し、該テストパターンから試験に有効なデ
ータを抽出することにより該テストパターンを圧縮デー
タに変換し、該圧縮データを記憶媒体に記憶し、該記憶
媒体から該圧縮データを順次読み出し、読み出された該
圧縮データから圧縮前のテストパターンを復元し、復元
した該入力パターンを該論理回路に供給して該論理回路
を動作させ、該論理回路の出力パターンと復元した該正
常出力パターンとを比較するように構成する。
作試験を行う論理回路試験方法及びその装置に関し、 必要なテストパターン格納用記憶媒体を少なくしてデー
タ転送時間及び試験所要時間を短縮することを目的とし
、 試験対象である論理回路の設計データを用いて、該論理
回路に対する試験用入力パターンと該入力パターンに対
する該論理回路の正常出力パターンとからなるテストパ
ターンを作成し、該テストパターンから試験に有効なデ
ータを抽出することにより該テストパターンを圧縮デー
タに変換し、該圧縮データを記憶媒体に記憶し、該記憶
媒体から該圧縮データを順次読み出し、読み出された該
圧縮データから圧縮前のテストパターンを復元し、復元
した該入力パターンを該論理回路に供給して該論理回路
を動作させ、該論理回路の出力パターンと復元した該正
常出力パターンとを比較するように構成する。
［産業上の利用分野］
本発明はテストパターンを圧縮したデータを用いて論理
回路の動作試験を行う論理回路試験方法及びその装置に
関する。
回路の動作試験を行う論理回路試験方法及びその装置に
関する。
［従来の技術］
論理回路の動作試験では、テスターを用いて、入力パタ
ーンと正常出力パターンとの組合せからなるテストパタ
ーンのうち、入力パターンを論理回路に供給し、論理回
路に１個のクロックパルスを供給してこの論理回路を動
作させた後その出力パターンと正常出力パターンとを比
較して論理回路の動作が正常であるかどうかを判定する
。このテストパターンは、前記テスターとは別個の計算
機を用いて、検査対象である論理回路の設計データに基
づき作成される。
ーンと正常出力パターンとの組合せからなるテストパタ
ーンのうち、入力パターンを論理回路に供給し、論理回
路に１個のクロックパルスを供給してこの論理回路を動
作させた後その出力パターンと正常出力パターンとを比
較して論理回路の動作が正常であるかどうかを判定する
。このテストパターンは、前記テスターとは別個の計算
機を用いて、検査対象である論理回路の設計データに基
づき作成される。
しかし、検査パターン作成時間は論理回路の規模が大き
くなるほど長時間となり、論理回路のゲート数をＧとす
ると、テストパターン作成時間は平均して６２゛２に比
例すると言われている。そこで、大規模な論理回路を試
験する場合には、例えば第９図に示す如く、被試験ボー
ドｌｏ上の論理回路を試験上互いに独立な部分論理回路
ａ −ｈに分割し、各部分論理回路毎にテストパターン
を供給して試験を行う方式が採用されている。各部分論
理回路は出力側から入力側に遡ってその入力点及び出力
点が決定され、一般には、他の部分回路と一部重複する
。
くなるほど長時間となり、論理回路のゲート数をＧとす
ると、テストパターン作成時間は平均して６２゛２に比
例すると言われている。そこで、大規模な論理回路を試
験する場合には、例えば第９図に示す如く、被試験ボー
ドｌｏ上の論理回路を試験上互いに独立な部分論理回路
ａ −ｈに分割し、各部分論理回路毎にテストパターン
を供給して試験を行う方式が採用されている。各部分論
理回路は出力側から入力側に遡ってその入力点及び出力
点が決定され、一般には、他の部分回路と一部重複する
。
第１０図は複数の部分論理回路に分割した論理回路に対
するテストパターンを示しており、このテストパターン
は、部分論理回路及びテスト目的に応じた多数のパター
ンからなる。
するテストパターンを示しており、このテストパターン
は、部分論理回路及びテスト目的に応じた多数のパター
ンからなる。
第１１図はテストパターンを用いた論理回路試験装置の
要部構成を示し、テストパターンはテストパターンメモ
リ１２に書き込まれ、アドレス制御回路１４により各テ
ストパターンが順次アドレス指定されて、テストインタ
フェース１６に供給される。テストインタフェース１６
は同一構成のユニッ）１６ｉをテスト用入出力点数（例
えば、ＬＳＩの試験では数千点）分だけ備えており、各
ユニット１６１は、テストパターンを構成する１ビツト
のデータをクロックパルスのタイミングで保持するＤフ
リップフロップ１８と、Ｄフリップフロップ１８のＱ出
力端子と被試験ボード１０の１個の端子との間に接続さ
れた波形成形・比較回路２０とからなる。この波形成形
・比較回路２０は、切換制御信号が例えば高レベルの場
合には出力波形成形回路として機能し、この回路で成形
されたパルスを被試験ボード１０へ供給する。一方、切
換制御信号が例えば低レベルの場合には比較回路として
機能し、被試験ボード１０から供給される出力パターン
のビットデータとＤフリップフロップ１８のＱ出力とを
比較してその比較結果を出力する。
要部構成を示し、テストパターンはテストパターンメモ
リ１２に書き込まれ、アドレス制御回路１４により各テ
ストパターンが順次アドレス指定されて、テストインタ
フェース１６に供給される。テストインタフェース１６
は同一構成のユニッ）１６ｉをテスト用入出力点数（例
えば、ＬＳＩの試験では数千点）分だけ備えており、各
ユニット１６１は、テストパターンを構成する１ビツト
のデータをクロックパルスのタイミングで保持するＤフ
リップフロップ１８と、Ｄフリップフロップ１８のＱ出
力端子と被試験ボード１０の１個の端子との間に接続さ
れた波形成形・比較回路２０とからなる。この波形成形
・比較回路２０は、切換制御信号が例えば高レベルの場
合には出力波形成形回路として機能し、この回路で成形
されたパルスを被試験ボード１０へ供給する。一方、切
換制御信号が例えば低レベルの場合には比較回路として
機能し、被試験ボード１０から供給される出力パターン
のビットデータとＤフリップフロップ１８のＱ出力とを
比較してその比較結果を出力する。
［発明が解決しようとする課題］
しかし、各部分論理回路及びテスト目的に応じた多数の
テストパターンをテストパターンメモリ１２に書き込む
必要があるので、テストパターンのデータ量が膨大とな
る。このため、テストパターンを格納するための記憶媒
体、例えば磁気テープが多数（ＬＳＩの場合１０巻程度
）必要となり、テスターのテストパターンメモリへ頻繁
にデータを転送する必要があるためデータ転送時間及び
試験所要時間が長くなるという問題点があった。
テストパターンをテストパターンメモリ１２に書き込む
必要があるので、テストパターンのデータ量が膨大とな
る。このため、テストパターンを格納するための記憶媒
体、例えば磁気テープが多数（ＬＳＩの場合１０巻程度
）必要となり、テスターのテストパターンメモリへ頻繁
にデータを転送する必要があるためデータ転送時間及び
試験所要時間が長くなるという問題点があった。
本発明の目的は、このような問題点に鑑み、必要なテス
トパターン格納用記憶媒体を少なくしてデータ転送時間
及び試験所要時間を短縮することができる論理回路試験
方法及びその装置を提供することにある。
トパターン格納用記憶媒体を少なくしてデータ転送時間
及び試験所要時間を短縮することができる論理回路試験
方法及びその装置を提供することにある。
［課題を解決するための手段］
第１図（Ａ）は本発明に係る論理回路試験方法の原理構
成を示す。この方法は、基本的に次のステップＩＳ〜７
Ｓを有する。
成を示す。この方法は、基本的に次のステップＩＳ〜７
Ｓを有する。
ステップＩＳでは、試験対象である論理回路の設計デー
タを用いて、該論理回路に対する試験用入力パターンと
該入力パターンに対する該論理回路の正常出力パターン
とからなるテストパターンを作成する。
タを用いて、該論理回路に対する試験用入力パターンと
該入力パターンに対する該論理回路の正常出力パターン
とからなるテストパターンを作成する。
ステップ２Ｓでは、該テストパターンから試験に有効な
データを抽出することにより該テストパターンを圧縮デ
ータに変換する。
データを抽出することにより該テストパターンを圧縮デ
ータに変換する。
ステップ３Ｓでは、該圧縮データを記憶媒体、例えば磁
気テープに記憶する。
気テープに記憶する。
ステップ４Ｓでは、該記憶媒体から該圧縮データを順次
読み出す。
読み出す。
ステップ５Ｓでは、読み出された該圧縮データから圧縮
前のテストパターンを復元する。
前のテストパターンを復元する。
ステップ６Ｓでは、復元した該入力パターンを該論理回
路に供給して該論理回路を動作させる。
路に供給して該論理回路を動作させる。
ステップ７Ｓでは、該論理回路の出力パターンと復元し
た該正常出力パターンとを比較する。
た該正常出力パターンとを比較する。
第１図（Ｂ）は本発明に係る論理回路試験装置の原理構
成を示すブロック図である。この装置は、上記方法のス
テップ４８〜７Ｓを実施するための装置である。なお、
ステップＩＳ〜３Ｓは計算機で実施される。
成を示すブロック図である。この装置は、上記方法のス
テップ４８〜７Ｓを実施するための装置である。なお、
ステップＩＳ〜３Ｓは計算機で実施される。
図中、■は圧縮データ記憶手段であり、入力パターンと
正常出力パターンとの組合せからなる各テストパターン
について、第１発明では第２図（Ａ）に示す如く、該テ
ストパターンを構成するビットデータのうち試験に有効
なビットかつ２値の一方の値を有するビットに対応した
入力点識別番号ＮＩＬ、Ｎ１２〜Ｎｌｍ１及び出力点識
別番号ＮＯＩ、ＮＯ２〜Ｎ Ｏｎ １と、該テストパタ
ーンに属する該入出力点識別番号の個数（ｍｌ＋ｎ］、
）とからなる圧縮テストデータを記憶し、第２発明では
第２図（Ｂ）に示す如く、該テストパターンを構成する
ビットデータのうぢ試験に有効なビットかつ該ビットの
値が前回値と異なるビットに対応した入力点識別番号Ｎ
ＩＬ、ＮＩ２−Ｎｌｍ２及び出力点識別番号Ｎ旧、ＮＯ
２〜Ｎ０ｎ２と、該入出力点識別番号に対応した該ビッ
トの値“０又は“１“と、該テストパターンに属する該
入出力点識別番号の個数（ｍ２＋ｎ２）とからなる圧縮
データを記憶する。
正常出力パターンとの組合せからなる各テストパターン
について、第１発明では第２図（Ａ）に示す如く、該テ
ストパターンを構成するビットデータのうち試験に有効
なビットかつ２値の一方の値を有するビットに対応した
入力点識別番号ＮＩＬ、Ｎ１２〜Ｎｌｍ１及び出力点識
別番号ＮＯＩ、ＮＯ２〜Ｎ Ｏｎ １と、該テストパタ
ーンに属する該入出力点識別番号の個数（ｍｌ＋ｎ］、
）とからなる圧縮テストデータを記憶し、第２発明では
第２図（Ｂ）に示す如く、該テストパターンを構成する
ビットデータのうぢ試験に有効なビットかつ該ビットの
値が前回値と異なるビットに対応した入力点識別番号Ｎ
ＩＬ、ＮＩ２−Ｎｌｍ２及び出力点識別番号Ｎ旧、ＮＯ
２〜Ｎ０ｎ２と、該入出力点識別番号に対応した該ビッ
トの値“０又は“１“と、該テストパターンに属する該
入出力点識別番号の個数（ｍ２＋ｎ２）とからなる圧縮
データを記憶する。
２はテストパターン復元手段であり、該記憶手段１から
該圧縮データを順次読み出し、該圧縮データら圧縮前の
テストパターンを復元する。
該圧縮データを順次読み出し、該圧縮データら圧縮前の
テストパターンを復元する。
３は試験実行手段であり、復元した該入力パターンを試
験対象である論理回路４に供給して論理回路４を動作さ
せ、論理回路４の出力パターンと復元した該正常出力パ
ターンとを比較することにより論理回路４の試験を行う
。
験対象である論理回路４に供給して論理回路４を動作さ
せ、論理回路４の出力パターンと復元した該正常出力パ
ターンとを比較することにより論理回路４の試験を行う
。
［作用］
テストパターンのデータのうち、一般にその大部分を占
める無効データが除去されて」二連の如くテストパター
ンが圧縮されるので、データ量が大幅に少なくなる。こ
のため、必要なテストパターン格納用記憶媒体を少なく
することができる。例えば、従来必要とした１０巻の磁
気テープは、本発明によれば３巻で足りる０、また、外
部記憶装置からテストパターンメモリへ頻繁にデータの
転送を行う必要がないのでデータ転送時間及び試験所要
時間を短縮することができる。
める無効データが除去されて」二連の如くテストパター
ンが圧縮されるので、データ量が大幅に少なくなる。こ
のため、必要なテストパターン格納用記憶媒体を少なく
することができる。例えば、従来必要とした１０巻の磁
気テープは、本発明によれば３巻で足りる０、また、外
部記憶装置からテストパターンメモリへ頻繁にデータの
転送を行う必要がないのでデータ転送時間及び試験所要
時間を短縮することができる。
［実施例コ
以下、図面に基づいて本発明の詳細な説明する。
（１）第１実施例
第３図は、検査対象である論理回路に対するテストパタ
ーンを示す。
ーンを示す。
この論理回路の全入出力点数Ｎは例えば２．０００であ
り、各入出力点をピン番号１〜Ｎで示す。また、各テス
トパターンを番号で区別する。各テストパターンはある
部分論理回路のある動作試験を行うためのものであり、
表中の′−”はその試験に無効なデータであって、論理
゛１″または“０”のいずれであってもよい。
り、各入出力点をピン番号１〜Ｎで示す。また、各テス
トパターンを番号で区別する。各テストパターンはある
部分論理回路のある動作試験を行うためのものであり、
表中の′−”はその試験に無効なデータであって、論理
゛１″または“０”のいずれであってもよい。
第４図は第３図に示すテストパターンを圧縮したデータ
を示す。この圧縮データは、テストパターンを構成する
ビットデータのうち試験に有効なビットかつ論理゛１゛
を有するビットに対応したピン番号ｌと、このテストパ
ターンに属する該ピン番号の個数にとからなる。例えば
第４図において、番号１のテストパターンはピン番号１
が１のみで個数ｋが１であり、番号３のテストパターン
はピン番号ｉが２と３で個数ｋが２であり、番号８のテ
ストパターンはピン番号１が無く個数ｋが０である。こ
のようにすればテストパターンを大幅に圧縮することが
できる。
を示す。この圧縮データは、テストパターンを構成する
ビットデータのうち試験に有効なビットかつ論理゛１゛
を有するビットに対応したピン番号ｌと、このテストパ
ターンに属する該ピン番号の個数にとからなる。例えば
第４図において、番号１のテストパターンはピン番号１
が１のみで個数ｋが１であり、番号３のテストパターン
はピン番号ｉが２と３で個数ｋが２であり、番号８のテ
ストパターンはピン番号１が無く個数ｋが０である。こ
のようにすればテストパターンを大幅に圧縮することが
できる。
テストパターンは不図示の高速計算機、通常ミニコンピ
ュータマタはスーパーミニコンピユータを用い、論理回
路の設計データに基づいて作成され、上記の如く圧縮さ
れて磁気テープに書き込まれる。論理回路がＬＳ＋の場
合、この磁気テープはデータ圧縮を行なわないと１００
巻程にもなるが、この圧縮により３巻程度で足りる。当
該磁気テプには、各ピン番号が入力点であるか出力点で
あるかを示す入出力割付データも書き込まれる。
ュータマタはスーパーミニコンピユータを用い、論理回
路の設計データに基づいて作成され、上記の如く圧縮さ
れて磁気テープに書き込まれる。論理回路がＬＳ＋の場
合、この磁気テープはデータ圧縮を行なわないと１００
巻程にもなるが、この圧縮により３巻程度で足りる。当
該磁気テプには、各ピン番号が入力点であるか出力点で
あるかを示す入出力割付データも書き込まれる。
第５図は圧縮データを用いた論理回路試験装置（テスタ
ー）の要部構成を示す。被試験ボード１０上の論理回路
についてのテストパターンを圧縮したデータ及び入出力
割付データは、磁気テープ２２に書き込まれており、磁
気テープ読取装置２４により読み出される。ＣｐＨ２６
はプログラムメモリ２８に書き込まれたプログラムに従
って、磁気テープ読取装置２４で読み取られたテストパ
ターンを上記の如く圧縮し、その圧縮データを、テスト
パターンメモリの一部を構成する個数メモＩＪ ３０及
びピン番号メモリ３２へ書き込む。圧縮パターンメモリ
３４にはピン番号メモリ３２に書き込まれたピン番号の
論理値が書き込まれ、本実施例では全て′１°が書き込
まれる。また、各テストインターフェース１６ｉの波形
成形・比較回路２０に対し１ビツトが対応する制御レジ
スタ３８には、ピン番号１〜Ｎの各々について、」１記
入出力割付データに基づき、入力点であるか出力点であ
るかが書き込まれる。
ー）の要部構成を示す。被試験ボード１０上の論理回路
についてのテストパターンを圧縮したデータ及び入出力
割付データは、磁気テープ２２に書き込まれており、磁
気テープ読取装置２４により読み出される。ＣｐＨ２６
はプログラムメモリ２８に書き込まれたプログラムに従
って、磁気テープ読取装置２４で読み取られたテストパ
ターンを上記の如く圧縮し、その圧縮データを、テスト
パターンメモリの一部を構成する個数メモＩＪ ３０及
びピン番号メモリ３２へ書き込む。圧縮パターンメモリ
３４にはピン番号メモリ３２に書き込まれたピン番号の
論理値が書き込まれ、本実施例では全て′１°が書き込
まれる。また、各テストインターフェース１６ｉの波形
成形・比較回路２０に対し１ビツトが対応する制御レジ
スタ３８には、ピン番号１〜Ｎの各々について、」１記
入出力割付データに基づき、入力点であるか出力点であ
るかが書き込まれる。
テストインクフェース１６は第１１図に示すものと同一
構成であり、その構成要素には第１１図に示す符号と同
一符号をイ」シて省脱する。但し、全てのＤフリップフ
ロップ１８のリセ・ソト端子（こはリセット信号ＲＢＳ
ＢＴを供給するための信号線力（共通に接続されている
。ユニ＝７ ） １６ ｉの波形成形・比較回路２０は
制御レジスタ３８の対応するビットデータによりその機
能が上述の如く切り換えられる。すなわち、波形成形・
比較回路２０（よ、対応するピン番号のピンが入力点で
あれば波形成形回路として機能し、出力点であれば比較
回路として機能する。波形成形・比較回路２０から出力
される比較結果は、データノくスＤＢを介してテスト結
果メモリ４０に書き込まれる。このデータノくスＤＢは
上記構成要素２４〜３８間も接続してし）る。
構成であり、その構成要素には第１１図に示す符号と同
一符号をイ」シて省脱する。但し、全てのＤフリップフ
ロップ１８のリセ・ソト端子（こはリセット信号ＲＢＳ
ＢＴを供給するための信号線力（共通に接続されている
。ユニ＝７ ） １６ ｉの波形成形・比較回路２０は
制御レジスタ３８の対応するビットデータによりその機
能が上述の如く切り換えられる。すなわち、波形成形・
比較回路２０（よ、対応するピン番号のピンが入力点で
あれば波形成形回路として機能し、出力点であれば比較
回路として機能する。波形成形・比較回路２０から出力
される比較結果は、データノくスＤＢを介してテスト結
果メモリ４０に書き込まれる。このデータノくスＤＢは
上記構成要素２４〜３８間も接続してし）る。
制御回路４２は各テストパターンについて個数メモリ３
０から１つの個数ｋを読み出し、カウンタ４４を介しピ
ン番号メモリ３２及び圧縮パターンメモＩＪ ３ Ｉｆ
をアドレス指定して、このテストパターンに属するに個
のピン番号データ及びパターンデータを順次読み出し、
それぞれデコーダ４６、Ｄフリップフロップ１８へ供給
させる。デコーダ４６は、ピン番号メモリ３２から供給
されるピン番号を解読して、テストインタフェース１６
の対応する１個のＤフリップフロップ１８のクロック端
子に°１”を供給する。一方、圧縮パターンメモリ３４
の出力（本実施例では１°）はテストインタフェース１
６の全てのＤフリップフロップ１８のデータ入力端子り
に供給される。したがって、デコーダ４６により選択さ
れたＤフリップフロップ１８のみにデータ′１′が保持
され、そのＱ出力端子から波形成形・比較回路２０へ“
１°が供給される。
０から１つの個数ｋを読み出し、カウンタ４４を介しピ
ン番号メモリ３２及び圧縮パターンメモＩＪ ３ Ｉｆ
をアドレス指定して、このテストパターンに属するに個
のピン番号データ及びパターンデータを順次読み出し、
それぞれデコーダ４６、Ｄフリップフロップ１８へ供給
させる。デコーダ４６は、ピン番号メモリ３２から供給
されるピン番号を解読して、テストインタフェース１６
の対応する１個のＤフリップフロップ１８のクロック端
子に°１”を供給する。一方、圧縮パターンメモリ３４
の出力（本実施例では１°）はテストインタフェース１
６の全てのＤフリップフロップ１８のデータ入力端子り
に供給される。したがって、デコーダ４６により選択さ
れたＤフリップフロップ１８のみにデータ′１′が保持
され、そのＱ出力端子から波形成形・比較回路２０へ“
１°が供給される。
次に、第６図に基づいて第５図に示す装置の処理手順を
説明する。
説明する。
（５０）ＣＰＩＪ２６は磁気テープ読取装置２４を介し
磁気テープ２２から人出力割（＝Ｉデータ及び圧縮デー
タを読み出し、この入出力割付データを制御レジスタ３
８に格納し、圧縮データのうち、個数ｋを個数メモリ３
０へ格納し、ピン番号］をピン番号メモリ３２へ格納し
、また、圧縮パターンメモリ３４の全ビットに１°を格
納する。制御回路４２は、カウンタ４４の内容をクリア
する。
磁気テープ２２から人出力割（＝Ｉデータ及び圧縮デー
タを読み出し、この入出力割付データを制御レジスタ３
８に格納し、圧縮データのうち、個数ｋを個数メモリ３
０へ格納し、ピン番号］をピン番号メモリ３２へ格納し
、また、圧縮パターンメモリ３４の全ビットに１°を格
納する。制御回路４２は、カウンタ４４の内容をクリア
する。
（５２）制御回路４２は、個数メモリ３０からその内容
ｋを読み出させる。
ｋを読み出させる。
（５４）ｋの値がテストパターンの終了を示す値、例え
ば１６進数’ＰＦＦ“であれば処理を終了し、そうでな
ければ、 （５６）リセット信号ＲＢＳＢＴをテストインタフェー
ス１６の全Ｄフリップフロップ１８のリセ・ソト端子Ｒ
に供給してそのＱ出力を全て０°とし、（５８）ｋ≠０
であれば、 （６０）メモリ３２．３４からそれぞれピン番号及び論
理値を読み出し、 （６２）ｋの値をデクリメントし、カウンタ４４に１個
のパルスを供給してカウンタ４４の内容をインクリメン
トし、ステップ５８へ戻る。
ば１６進数’ＰＦＦ“であれば処理を終了し、そうでな
ければ、 （５６）リセット信号ＲＢＳＢＴをテストインタフェー
ス１６の全Ｄフリップフロップ１８のリセ・ソト端子Ｒ
に供給してそのＱ出力を全て０°とし、（５８）ｋ≠０
であれば、 （６０）メモリ３２．３４からそれぞれピン番号及び論
理値を読み出し、 （６２）ｋの値をデクリメントし、カウンタ４４に１個
のパルスを供給してカウンタ４４の内容をインクリメン
トし、ステップ５８へ戻る。
ステップ５８でに＝０となれば、テストインタフェース
１６の全Ｄフリップフロップ１８のＱ出力から圧縮前の
テストパターンが取り出されて、各波形成形・比較回路
２０へ供給されている。
１６の全Ｄフリップフロップ１８のＱ出力から圧縮前の
テストパターンが取り出されて、各波形成形・比較回路
２０へ供給されている。
（６４）制御回路４２は波形成形・比較回路２０ヘトリ
ガ信号を供給する。これにより、テストパターンのうち
入力パターンが被試験ボード１０の論理回路に供給され
る。制御回路４２は１個のクロックパルスをこの論理回
路に供給して動作させる。波形成形・比較回路２０はこ
のときの出力パターンを正常出力パターンと比較する。
ガ信号を供給する。これにより、テストパターンのうち
入力パターンが被試験ボード１０の論理回路に供給され
る。制御回路４２は１個のクロックパルスをこの論理回
路に供給して動作させる。波形成形・比較回路２０はこ
のときの出力パターンを正常出力パターンと比較する。
ＣＰ［１２６はこの比較結果をテスト結果メモリ４０へ
書き込む。
書き込む。
次に、ステップ５２へ戻って上記処理を繰り返す。
（２）第２実施例
この第２実施例では、ハードウェア構成は第１実施例と
同一である。
同一である。
第７図は第３図に示すテストパターンを第２の方法によ
り圧縮したデータを示す。この圧縮データは、テストパ
ターンを構成するビットデータのうち、試験に有効なビ
ットかっこのビットの値がその前のテストパターンの対
応する有効ビットの値と異なるもののピン番号】と、そ
の論理値Ｊと、このテストパターンに属するピン番号の
全個数にとからなる。
り圧縮したデータを示す。この圧縮データは、テストパ
ターンを構成するビットデータのうち、試験に有効なビ
ットかっこのビットの値がその前のテストパターンの対
応する有効ビットの値と異なるもののピン番号】と、そ
の論理値Ｊと、このテストパターンに属するピン番号の
全個数にとからなる。
例えば番号２のテストパターンでは、ピン番号１は３と
８とからなりそれぞれ論理値′１”、ｏ゛を持ち、個数
には２である。また、番号７のテストパターンでは、ピ
ン番号４が論理値゛１”を持つが、番号６のテストパタ
ーンに於いてこのピン番号の論理値が１°であるので、
ピン番号データは無く、個数には０である。個数１と論
理値ｊとは１対１に対応しており、それぞれ第５図に示
すピン番号メモリ３２と圧縮パターンメモリ３４の対応
するアドレスに格納される。
８とからなりそれぞれ論理値′１”、ｏ゛を持ち、個数
には２である。また、番号７のテストパターンでは、ピ
ン番号４が論理値゛１”を持つが、番号６のテストパタ
ーンに於いてこのピン番号の論理値が１°であるので、
ピン番号データは無く、個数には０である。個数１と論
理値ｊとは１対１に対応しており、それぞれ第５図に示
すピン番号メモリ３２と圧縮パターンメモリ３４の対応
するアドレスに格納される。
第８図はこの第２実施例に於ける第５図に示す装置の処
理手順を示す。
理手順を示す。
この処理手順では、第６図に示すステップ５６がなく、
テストパターン毎にＤフリップフロップ１８をリセット
する必要がないので、その分、処理が高速となる。また
、ステップ５０Ａで、メモリ３４へ上記論理値Ｊからな
る圧縮テストパターンを書き込む点で第１実施例と異な
る。他の点は第１実施例と同一である。
テストパターン毎にＤフリップフロップ１８をリセット
する必要がないので、その分、処理が高速となる。また
、ステップ５０Ａで、メモリ３４へ上記論理値Ｊからな
る圧縮テストパターンを書き込む点で第１実施例と異な
る。他の点は第１実施例と同一である。
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記各実施例では人出力点が論理回路（ＬＳＩ
またはＰＣボード等）の外部端子である場合を説明した
が、入出力点は、テストモードで被試験論理回路内のフ
リップフロップが直列接続されてシフトレジスタが構成
される場合（いわゆるスキャン方式の場合）の該フリッ
プフロップであってもよいことは勿論である。
またはＰＣボード等）の外部端子である場合を説明した
が、入出力点は、テストモードで被試験論理回路内のフ
リップフロップが直列接続されてシフトレジスタが構成
される場合（いわゆるスキャン方式の場合）の該フリッ
プフロップであってもよいことは勿論である。
［発明の効果］
以上説明した如く、本発明に係る論理回路試験方法及び
その装置によれば、テストパターンのデータのうち一般
にその大部分を占める無効データを除去した圧縮データ
を用いるので、データ量が大幅に少なくなり、このため
、必要なテストパターン格納用記憶媒体を少なくするこ
とができ、外部記憶装置からテストパターンメモリへ頻
繁にデータの転送を行う必要がなくなり、データ転送時
間及び試験所要時間を短縮することができるという優れ
た効果を奏し、論理ＬＳＩ等の開発期間短縮化及び試験
システムの小規模化に寄与するところが大きい。
その装置によれば、テストパターンのデータのうち一般
にその大部分を占める無効データを除去した圧縮データ
を用いるので、データ量が大幅に少なくなり、このため
、必要なテストパターン格納用記憶媒体を少なくするこ
とができ、外部記憶装置からテストパターンメモリへ頻
繁にデータの転送を行う必要がなくなり、データ転送時
間及び試験所要時間を短縮することができるという優れ
た効果を奏し、論理ＬＳＩ等の開発期間短縮化及び試験
システムの小規模化に寄与するところが大きい。
第１図（Ａ）及び（Ｂ）は本発明の原理構成を示すブロ
ック図、 第２図は第１図に示す圧縮データ記憶手段の記憶内容説
明図である。 第３図乃至第６図は本発明の第１実施例に係り、第３図
はテストパターンの一例を示す表、第４図はこのテスト
パターンの圧縮データを示す表、 第５図は圧縮データを用いた論理回路試験装置の要部構
成を示すブロック図、 第６図は第５図に示す装置の処理手順を示すフローチャ
ートである。 第７図及び第８図は本発明の第２実施例に係り、第７図
は第３図に示すテストパターンの圧縮データ示す表、 第８図は第５図に示す装置の処理手順を示すフローチャ
ートである。 図中 １０は被試験ボード １６はテストインタフェース １８はＤフリップフロップ ２０は波形成形・比較回路 ３０は個数メモリ ３２はピン番号メモリ ３４は圧縮パターンメモリ ３８は制御レジスタ ２は制御回路 ６はデコーダ （Ａ＞第１発明の圧縮データ 圧縮データ記憶手段の記憶内容説明図 第２図 第５図に示す装置の処理平頭を示す フローチャート（第１実施例） 第６図 ぐ；“− ＩＩ 個数 個数 個数 論理値 ビン番号 テストパターンの圧縮データ 第７図 第５図に示す装置の処理手順を示す フローチャート（第２実施例） 第８図 第９図 手 続 補 正 書（方式）（自鋭） 中性の表示 平成１年特許願第１３６５０４号 発明の名称 圧縮データを用いた論理回路試験方法及びその装置補正
をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５８地名称
（５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 住所 神奈川県用崎市中原区上小田中１０１５番地７、
補正の内容 （１）明細書第２２頁第１０行と第１１行との間に次の
文章を挿入する。 「第９図乃至第１１図は従来技術の問題点説明に係り、
第９図は論理回路分割説明図、 第１０図はテストパターンを示す表、 第１１行は論理回路試験装置の要部構成を示すブロック
図である。」 （２）明細書第４頁第１行に「２」とあるのを「３」と
補正する。 補正の対象
ック図、 第２図は第１図に示す圧縮データ記憶手段の記憶内容説
明図である。 第３図乃至第６図は本発明の第１実施例に係り、第３図
はテストパターンの一例を示す表、第４図はこのテスト
パターンの圧縮データを示す表、 第５図は圧縮データを用いた論理回路試験装置の要部構
成を示すブロック図、 第６図は第５図に示す装置の処理手順を示すフローチャ
ートである。 第７図及び第８図は本発明の第２実施例に係り、第７図
は第３図に示すテストパターンの圧縮データ示す表、 第８図は第５図に示す装置の処理手順を示すフローチャ
ートである。 図中 １０は被試験ボード １６はテストインタフェース １８はＤフリップフロップ ２０は波形成形・比較回路 ３０は個数メモリ ３２はピン番号メモリ ３４は圧縮パターンメモリ ３８は制御レジスタ ２は制御回路 ６はデコーダ （Ａ＞第１発明の圧縮データ 圧縮データ記憶手段の記憶内容説明図 第２図 第５図に示す装置の処理平頭を示す フローチャート（第１実施例） 第６図 ぐ；“− ＩＩ 個数 個数 個数 論理値 ビン番号 テストパターンの圧縮データ 第７図 第５図に示す装置の処理手順を示す フローチャート（第２実施例） 第８図 第９図 手 続 補 正 書（方式）（自鋭） 中性の表示 平成１年特許願第１３６５０４号 発明の名称 圧縮データを用いた論理回路試験方法及びその装置補正
をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５８地名称
（５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 住所 神奈川県用崎市中原区上小田中１０１５番地７、
補正の内容 （１）明細書第２２頁第１０行と第１１行との間に次の
文章を挿入する。 「第９図乃至第１１図は従来技術の問題点説明に係り、
第９図は論理回路分割説明図、 第１０図はテストパターンを示す表、 第１１行は論理回路試験装置の要部構成を示すブロック
図である。」 （２）明細書第４頁第１行に「２」とあるのを「３」と
補正する。 補正の対象
Claims (1)
- 【特許請求の範囲】 １）、試験対象である論理回路の設計データを用いて、
該論理回路に対する試験用入力パターンと該入力パター
ンに対する該論理回路の正常出力パターンとからなるテ
ストパターンを作成し（１Ｓ）、該テストパターンから
試験に有効なデータを抽出することにより該テストパタ
ーンを圧縮データに変換し（２Ｓ）、 該圧縮データを記憶媒体に記憶し（３Ｓ）、該記憶媒体
から該圧縮データを順次読み出し（４Ｓ）、 読み出された該圧縮データから圧縮前のテストパターン
を復元し（５Ｓ）、 復元した該入力パターンを該論理回路に供給して該論理
回路を動作させ（６Ｓ）、 該論理回路の出力パターンと復元した該正常出力パター
ンとを比較する（７Ｓ） ことを特徴とする、圧縮データを用いた論理回路試験方
法。 ２）、入力パターンと正常出力パターンとの組合せから
なる各テストパターンについて、該テストパターンを構
成するビットデータのうちテストに有効なビットかつ２
値の一方の値を有するビットに対応した入出力点識別番
号と、該テストパターンに属する該入出力点識別番号の
個数とからなる圧縮データを記憶する手段（１）と、 該記憶手段から該圧縮データを順次読み出し、該圧縮デ
ータから圧縮前のテストパターンを復元するテストパタ
ーン復元手段（２）と、 復元した該入力パターンを試験対象である論理回路（４
）に供給して該論理回路を動作させ、該論理回路の出力
パターンと復元した該正常出力パターンとを比較するこ
とにより該論理回路の試験を行う試験実行手段（３）と
、 を有することを特徴とする、圧縮データを用いた論理回
路試験装置。 ３）、入力パターンと正常出力パターンとの組合せから
なる各テストパターンについて、該テストパターンを構
成するビットデータのうち試験に有効なビットかつ該ビ
ットの値が前回値と異なるビットに対応した入出力点識
別番号と、該入出力点識別番号に対応した該ビットの値
と、該テストパターンに属する該入出力点識別番号の個
数とからなる圧縮データを記憶する手段（１）と、該記
憶手段から該圧縮データを順次読み出し、該圧縮データ
から圧縮前のテストパターンを復元するテストパターン
復元手段（２）と、 復元した該入力パターンを試験対象である論理回路（４
）に供給して該論理回路を動作させ、該論理回路の出力
パターンと復元した該正常出力パターンとを比較するこ
とにより該論理回路の試験を行う試験実行手段（３）と
、 を有することを特徴とする、圧縮データを用いた論理回
路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136504A JP2591825B2 (ja) | 1989-05-30 | 1989-05-30 | 圧縮データを用いた論理回路試験方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136504A JP2591825B2 (ja) | 1989-05-30 | 1989-05-30 | 圧縮データを用いた論理回路試験方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH032579A true JPH032579A (ja) | 1991-01-08 |
| JP2591825B2 JP2591825B2 (ja) | 1997-03-19 |
Family
ID=15176711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136504A Expired - Fee Related JP2591825B2 (ja) | 1989-05-30 | 1989-05-30 | 圧縮データを用いた論理回路試験方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591825B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006078493A (ja) * | 1999-11-23 | 2006-03-23 | Mentor Graphics Corp | テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション |
| US7093175B2 (en) | 1999-11-23 | 2006-08-15 | Janusz Rajski | Decompressor/PRPG for applying pseudo-random and deterministic test patterns |
| US7111209B2 (en) | 1999-11-23 | 2006-09-19 | Janusz Rajski | Test pattern compression for an integrated circuit test environment |
| US7284185B2 (en) | 2004-10-08 | 2007-10-16 | Telefonaktiebolaget Lm Ericsson (Publ) | Puncturing/depuncturing using compressed differential puncturing pattern |
| US7302624B2 (en) | 2003-02-13 | 2007-11-27 | Janusz Rajski | Adaptive fault diagnosis of compressed test responses |
| US7370254B2 (en) | 2003-02-13 | 2008-05-06 | Janusz Rajski | Compressing test responses using a compactor |
| US7437640B2 (en) | 2003-02-13 | 2008-10-14 | Janusz Rajski | Fault diagnosis of compressed test responses having one or more unknown states |
| US7509550B2 (en) | 2003-02-13 | 2009-03-24 | Janusz Rajski | Fault diagnosis of compressed test responses |
| US7818644B2 (en) | 2006-02-17 | 2010-10-19 | Janusz Rajski | Multi-stage test response compactors |
| US9664739B2 (en) | 1999-11-23 | 2017-05-30 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153579A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 論理回路機能試験機 |
| JPH0283473A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | Ｉｃ試験装置 |
-
1989
- 1989-05-30 JP JP1136504A patent/JP2591825B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153579A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 論理回路機能試験機 |
| JPH0283473A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | Ｉｃ試験装置 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006078493A (ja) * | 1999-11-23 | 2006-03-23 | Mentor Graphics Corp | テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション |
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| US10234506B2 (en) | 1999-11-23 | 2019-03-19 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
| US9664739B2 (en) | 1999-11-23 | 2017-05-30 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
| US7743302B2 (en) | 2003-02-13 | 2010-06-22 | Janusz Rajski | Compressing test responses using a compactor |
| US7437640B2 (en) | 2003-02-13 | 2008-10-14 | Janusz Rajski | Fault diagnosis of compressed test responses having one or more unknown states |
| US7509550B2 (en) | 2003-02-13 | 2009-03-24 | Janusz Rajski | Fault diagnosis of compressed test responses |
| US7370254B2 (en) | 2003-02-13 | 2008-05-06 | Janusz Rajski | Compressing test responses using a compactor |
| US7890827B2 (en) | 2003-02-13 | 2011-02-15 | Mentor Graphics Corporation | Compressing test responses using a compactor |
| US7302624B2 (en) | 2003-02-13 | 2007-11-27 | Janusz Rajski | Adaptive fault diagnosis of compressed test responses |
| US7284185B2 (en) | 2004-10-08 | 2007-10-16 | Telefonaktiebolaget Lm Ericsson (Publ) | Puncturing/depuncturing using compressed differential puncturing pattern |
| US7818644B2 (en) | 2006-02-17 | 2010-10-19 | Janusz Rajski | Multi-stage test response compactors |
| US7913137B2 (en) | 2006-02-17 | 2011-03-22 | Mentor Graphics Corporation | On-chip comparison and response collection tools and techniques |
| US8418007B2 (en) | 2006-02-17 | 2013-04-09 | Mentor Graphics Corporation | On-chip comparison and response collection tools and techniques |
| US9778316B2 (en) | 2006-02-17 | 2017-10-03 | Mentor Graphics Corporation | Multi-stage test response compactors |
| US10120024B2 (en) | 2006-02-17 | 2018-11-06 | Mentor Graphics Corporation | Multi-stage test response compactors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591825B2 (ja) | 1997-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |