KR100362188B1

KR100362188B1 - 디램에뮬레이션장치

Info

Publication number: KR100362188B1
Application number: KR1019950019086A
Authority: KR
Inventors: 황병권
Original assignee: 주식회사 하이닉스반도체
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 2003-03-26
Also published as: KR970002622A

Abstract

본 발명은 메모리 데이타의 수정을 위한 어드레스 정보를 기억할 수 있는 디램 에뮬레이션 장치에 관한 것으로, 본 발명은 메모리 버스로 쓴 데이타와 메모리 모듈의 나머지 비트를 읽은 데이타를 임시 저장하는 기억수단; 상기 기억수단에 쓰여진 데이타의 패리티 값을 계산하여 다음 단으로 전달하는 제 1 배타적논리합연산수단; 시스템 초기화 이후에 쓰여지는 데이타의 패리티 값을 저장하는 신규 패리티부; 시스템 초기화 이후에 최초로 쓰여지는 데이타의 패리티값을 저장하는 초기 패리티부; 시스템 패리티값과 현재 쓰여지는 데이타의 패리티값을 비교하여 에러 발생 시 다음 단인 FIFO 쓰기부에 어드레스를 저장하는 신호를 생성하게 하는 제 1 비교부; FIFO의 상태를 검사하는 FIFO 쓰기부; 어드레스 전체 비트를 기억할 수 있으며 디램 종류에 따라 확장할 수 있는 FIFO; 쓰기 혹은 읽기 동작이 수행되면 그때마다 FIFO 내의 각 어드레스를 입력 어드레스와 비교하여 그 결과를 FIFO 쓰기부에 전달하여 적절한 FIFO 스테이지가 쓰여지도록 하는 제 2 비교부; FIFO 내의 모든 FIFO 쓰기부 스테이지가 찼을 때 한번 더 에러 쓰기가 발생하여 더 이상 FIFO내에 쓸 수 없으면, 세팅 되는 풀_플래그부; 읽기시에 나머지 비트의 패리티값을 계산하여 제 3 배타적논리합연산수단으로 전달하는 제 2 배타적논리합연산수단; 칩의 초기화 이후에 최초의 쓰기에만 초기 패리티부를 쓰는 신호를 발생시키는 최초 쓰기부; 읽기시마다 패리티 에러가 없을 때엔 정상 데이타를, 에러가 있을 때는 반대의 값을 출력하는 제3 배타적논리합연산수단; 디램의 다양한 타이밍으로부터 순수읽기 쓰기 사이클을 추출하여 그에 관련된 타이밍을 만들어 내는 타이밍 제어부를 구비하여 이루어지는 것을 특징으로 한다.

Description

디램 에뮬레이션 장치

본 발명은 개인용 컴퓨터(PC) 및 데이타 송,수신에 있어서 페리티비트를 저장하는 디램(DRAM)을 대치하는 디램 에물레이션 장치에 관한 것으로, 특히 패리티 에러 발생 어드레스를 기억할 수 있는 디램 에뮬레이션 장치에 관한 것이다.

현재 개인용 컴퓨터(PC)와 워크스테이션(Workstation) 및 각종 제어기 (Controller)에서 사용하고 있는 디램 모듈(DRAM Module)은 실제 데이타를 바이트 (Byte) 단위로 갖고 거기에 상응하는 패리티(Parity) 데이타를 갖는다. 따라서 디램 모듈은 꼭 필요한 데이타용 디램과 에러(Error) 방지를 위한 패리티용 디램을 필요로 한다.

패리티란 시스템의 데이타 버스에 1비트를 추가하고 그 비트의 값을 현재 전송되는 데이타값을 참조하고 조절하여 전체 데이타에서 1의 개수가 짝수인지 홀수인지를 송수신단에서 서로 맞추어전송하는 방법을 가리키는 용어로서 대개 시스템의 통신, 메모리 인터페이스 등에 쓰이는 개념이다.

종래의 패리티 에뮬레이션 칩(Parity Emulation Chip)에는 시스템의 패리티값을 저장하고 판독(Read) 시에 패리티를 만들어 출력하는 기능이 있다. 이때 초기의 패리티를 저장하여 그것을 끝까지 사용하므로 만약, 초기 동작중 시스템에 불안정할 경우 패리티값을 잘못 저장하게 되고 이로 인해 시스템의 부팅(Booting)이 불가능하게 되는 문제점이 따른다.

종래의 다른 기술로는 시스템 패리티를 기억하는 디램 에물레이션 칩과 패리티 에러를 저장하는 디램 에물레이션 장치가 제기되고는 있으나, 이들 기술은 일부 데이타를 두 번 혹은 여러번 읽음으로써 최악의 상태인 시스템 정지(System Halt)를 막는 셀프 리페어 기능을 적용할 수 없다는 것이다. 예를 들면, 하드-디스크 (hard-disk)에서, 주 기억장치로 DMA 사이클을 사용하여 데이타를 전송하고, 그 데이타를 중앙처리 장치(CPU)에서 사용할 경우, PC시스템 내에 노이즈에 의하여 패리티 에러가 발생하면 메모리 판독(read)시 즉시 시스템이 정지하게 되는데 이는 디램 에뮬레이션 장치가 데이타 리페어를 위한 데이타를 갖고 있지 않고 있기 때문이다.

한편, 실제의 디램을 사용할 경우는 어드레스를 체크(check)하고 다시 한번 읽음으로써 시스템이 정지하는 것을 막은 동시에 에러를 수정할 수 있다. 즉, 메모리 데이타의 수정을 위한 어드레스 정보를 디램 에뮬레이션 장치가 가질 수 있을 경우 그 문제가 해결 가능하다. 또한, 너무 많은 에러에 의하여 시스템이 정지되더라도 에러 발생의 어드레스 정보를 디램 에뮬레이션 장치가 가지고 있을 경우 원인분석이 쉬워지게 된다.

따라서, 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은 메모리 데이타의 수정을 위한 어드레스 정보를 기억할 수 있는 디램 에뮬레이션 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 메모리 버스로 쓴 데이타와 메모리 모듈의 나머지 비트를 읽은 데이타를 임시 저장하는 기억수단; 상기 기억수단에 쓰여진 데이타의 패리티 값을 계산하여 다음단으로 전달하는 제 1 배타적논리합연산수단; 시스템 초기와 이후에 쓰여지는 데이타의 패리티 값을 저장하는 신규 패리티부; 시스템 초기화 이후에 최초로 쓰여지는 데이타의 패리티값을 저장하는 초기 패리티부; 시스템 패리티값과 현재 쓰여지는 데이타의 패리티값을 비교하여 에러 발생 시 다음 단인 FIFO 쓰기부에 어드레스를 저장하는 신호를 생성하게 하는 제 1 비교부; FIFO의 상태를 검사하는 FIFO 쓰기부; 어드레스 전체 비트를 기억할 수 있으며 디램 종류에 따라 확장할 수 있는 FIFO; 쓰기 혹은 읽기 동작이 수행되면 그때마다 FIFO 내의 각 어드레스를 입력 어드레스와 비교하여 그 결과를 FIFO 쓰기부에 전달하여 적절한 FIFO 스테이지가 쓰여지도록 하는 제 2 비교부; FIFO 내의 모든 FIFO 쓰기부 스테이지가 찼을 때 한번 더 에러 쓰기가 발생하여 더 이상 FIFO 내에 쓸 수 없으며, 세팅되는 풀_플래그부; 읽기시에 나머지 비트의 패리티값을 계산하여 제 3 배타적논리합연산수단으로 전달하는 제 2 베타적논리합연산수단; 칩의 초기화 이후에 최초의 쓰기에만 초기 패리티부를 쓰는 신호를 발생시키는 최초 쓰기부; 읽기시마다 패리티 에러가 없을 때엔 정상 데이타를 에러가 있을 때는 반대의 값을 출력하는 제 3 베타적논리합연산수단; 디램의 다양한 타이밍으로부터 순수읽기 쓰기 사이클을 추출하여 그에 관련된 타이밍을 만들어 내는 타이밍 제어부를 구비하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제 1 도를 참조하여 본 발명의 실시예를 상술한다.

본 발명은 에러 발생 어드레스를 기억하기 위하여 선입선출(First Input First Output; 이하 FIFO라 함)버퍼를 구성하고, 기존의 일반적인 디램 에뮬레이션 기능과 함께 다음과 같은 기능을 하도록 회로를 구성한다

1. 쓰기(write)

가. 패리티 에러 발생시에 그 어드레스를 FIFO에 저장

나. 쓰기시에 FIFO 깊이(depth) 이상의 데이타가 어드레스 FIFO에 저장 될 경우 풀_플래그 세팅(FULL_FLAG Setting) 이때, 풀_플래그가 세팅된 경우는 더 이상 쓰기 기능은 유효하지 않다.

다. 쓰기시에 이미 에러 데이타가 써진 어드레스에, 정상 데이타가 써지면 어드레스 FIFO에 저장된 어드레스를 소거하고, 에러 데이타가 써지면 변화가 없다.

라. 쓰기시에 정상 데이타가 써지면 변화가 없다.

2. 읽기(Read)

가. 읽기시에 풀_플래그가 세팅된 경우는 무조건 에러 데이타를 출력하게 된다.

나. 읽기시에 풀이 아니고 FIFO내에 있는 어드레스와 동일 어드레스가 입력되는 에러 출력.

다. 읽기시 FIFO가 비어 있으면 정상 동작

본 발명의 요점은 시스템의 패리티 에러를 기억하기 위하여 FIFO를 사용한다는 것이다. 즉, 에러 어드레스를 FIFO에 기억하고 FIFO 내의 쓰기에 관한 W_플래그와 풀_플래그를 이용하여 최종적인 출력인 DPO를 컨트롤하는 방법이다. 따라서 종래의 디램 에뮬레이션 장치가 갖지 못하던 어드레스정보를 FIFO의 깊이만큼 갖게 된다. 제 1 도는 본 발명의 일실시예에 따른 디램 에뮬레이션 장치의 블럭 구성도로서, 먼저 각 블럭의 기능(function)을 보면,

9비트 레지스터(1)는 시스템에서 메모리 버스(BUS)로 쓴 데이타와 메모리 모듈의 나머지 8비트를 읽은 데이타를 임시 저장하는 기능을 한다. 다시 말하면, 쓰기 및 읽기 데이타를 디램의 한 사이클내에서 유지하는 기능을 한다.

제 1 XOR(2)은 상기 9비트 레지스터(1)에 쓰여진 데이타의 패리티값을 계산하여 다음 단으로 전달한다.

신규 패리티부(3)는 시스템 초기화 이후에 쓰여지는 데이타의 패리티 값을 저장한다.

초기 패리티부(4)는 시스템 초기화 이후에 최초로 쓰여지는 데이타의 패리티값을 저장하며, 초기에 패리티 에러가 없다는 가정 하에 이 값은 시스템의 패리티값을 의미한다.

제 1 비교부(5)는 시스템 패리티값과 현재 쓰여지는 데이타와 패리티값을 비교하여 에러 발생 시 다음 단인 FIFO 쓰기부(6)에 어드레스를 저장하는 신호를 생성하게 한다.

FIFO 쓰기부(6)는 FIFO(7)의 상태를 검사하여, 다음 표에 해당하는 기능을하도록 한다.

FIFO(7)는 어드레스 전체 비트를 기억할 수 있으며 디램 종류에 따라 확장할 수 있다. 안에는 W_플래그가 각 FIFO 스테이지(Stage)마다 있으며 각 스테이지의 쓰여진 상태에 따라 "1" 혹은 "0"의 값을 갖는다. 즉, 그 스테이지가 쓰여진 상태이면 W_플래그는 "1"의 값을 갖고 리셋된 상태이면 "0"값을 가진다.

제 2 비교부(8)는 쓰기 혹은 읽기 동작이 수행되면 그때마다 FIFO 내의 각 어드레스를 입력 어드레스와 비교하여 그 결과를 FIFO 쓰기부(6)에 전달하여 적절한 FIFO 스테이지가 쓰여지도록 한다.

풀_플래그부(9)는 FIFO 내의 모든 FIFO 쓰기부(6) 스테이지가 찼을 때 한번 더 에러 쓰기가 발생하여 더 이상 FIFO내에 쓸 수 없으면, 세팅 된다.

제 2 XOR(11)는 읽기시에 나머지 8비트의 패리티값을 계산하여 제 3 XOR(14)로 전달하여 준다.

파워 온 리셋부(12)는 칩에 전원이 공급되면 파워 온 리셋(Power On Reset) 신호를 발생시켜 1 3 4 7 8 9 13 15 블럭을 초기화한다.

최초 쓰기부(13)는 칩의 초기와 이후에 최초의 쓰기에만 초기 패리티부(4)를 쓰는 신호를 발생시킨다.

제 3 XOR(14)는 읽기시마다 패리티 에러가 없을 때엔 정상 데이타를, 에러가 있을때는 반대의 값을 출력하는 부분이다.

타이밍 제어부(15)는 디램의 다양한 타이밍 예를 들면, 읽기, 쓰기, 고속 페이지 모드 읽기(Fast Page Mode Read), 고속 페이지 모든 쓰기(Fast Page Mode Write), RAS 리프레쉬, 히든 리프레쉬 읽기(Hidden Refresh Read), 히든 리프레쉬 쓰기(Hidden Refresh Write)등으로부터 순수 읽기 쓰기 사이클을 추출하여 그에 관련된 타이밍을 만들어 내는 부분이다.

그러면 시스템의 작동과 관련하여 본 발명의 동작을 설명하면, 다음과 같다.

PC 시스템이 전원이 공급되면 이 장치는 1 3 4 7 8 9 13 15 블럭을 초기화한다. 이후 최초의 메모리 쓰기가 발생하면 먼저 블럭 1에 9비트 데이타 값이 저장되고 블럭 4에 그 패리티값이 저장된다. 이후 모든 Write 데이타는 블럭 2를 거쳐 블럭 3에 저장된다. 이때 정상 데이타, 즉 ORG_REG에 저장된 값과 동일한 패리티를 갖는 데이타를 쓰기하는 경우에는 블럭 5에서의 비교 결과가 인액티브값을 가지고, 따라서 FIFO 쓰기는 발생하지 않는다.

그러나 에러 데이타를 쓰게 되는 경우에는 블럭 5에서는 비교결과가 액티브 값을 가지고 결과적으로 현재 입력되는 어드레스가 FIFO에 쓰이게 된다. 동시에 FIFO 내부에 있는 W_플래그를 셋한다. 일단 W_플래그가 셋되면 FIFO내에 저장된 그 어드레스는 읽기, 쓰기 동작시에 계속 비교 대상이 된다.

즉 쓰기시에는 상기 표와 같은 기능을 한다.

읽기시에는 W_플래그가 셋된 FIFO의 내용을 항상 입력 어드레스의 비교하여초기 패리티부(4)로 보내어져 동일 어드레스가 있는 경우 DPO출력을 반전시킨다.

이를 순차적으로 보면, 읽기가 발생하면 먼저 9비트 레지스터(1)에 저장되고 그중 8비트만이 디램 모듈내의 나머지 디램으로부터 온 데이타이므로 이것으로부터 패리티값을 발생시키고, 이 값과 시스템의 패리티값인 초기_패리티의 반대 값을 XOR 연산하면 시스템에 맞는 정상적인 시스템의 패리티값이 만들어진다. 여기에 어드레스 비교 값과 풀_플래그값을 OR 연산하면 FIFO 풀의 경우와 어드레스 매치의 경우가 DPO 값을 반전시켜 출력하게 된다.

상기와 같이 이루어지는 본 발명은 본 발명은 디램 모듈내에서 패리티용 디램과 같은 기능을 할 수 있는 장치로서 이전의 에뮬레이션 칩이 어드레스의 정보를 갖지 못하는 것을 개선한 것이며, FIFO 깊이만큼 실제 디램과 똑같은 기능을 갖는다. 따라서, 시스템이 패리티 에러 발생가능성이 극히 적고 시스템의 메모리 자기-정정(Self-Correction)기능이 있는 경우는 이 에물레이션 로직이 매우 유용하며, 아울러 시스템이 정지되는 최악의 상태에서는 메모리 에러의 어드레스를 앎에 따라 시스템의 리페어가 가능해진다.

제 1 도는 본 발명의 일실시예에 따른 디램 에뮬레이션 장치의 블럭 구성도.

Claims

메모리 버스로 쓴 데이타와 메모리 모듈의 나머지 비트를 읽은 데이타를 임시 저장하는 기억수단;

상기 기억수단에 쓰여진 데이타의 패리티 값을 계산하여 다음 단으로 전달하는 제 1 배타적논리합연산수단;

시스템 초기화 이후에 쓰여지는 데이타의 패리티 값을 저장하는 신규 패리티부;

시스템 초기화 이후에 최초로 쓰여지는 데이타의 패리티값을 저장하는 초기 패리티부;

시스템 패리티값과 현재 쓰여지는 데이타의 패리티값을 비교하여 에러 발생 시 다음 단인 FIFO 쓰기부에 어드레스를 저장하는 신호를 생성하게 하는 제 1 비교부;

FIFO의 상태를 검사하는 FIFO 쓰기부;

어드레스 전체 비트를 기억할 수 있으며 디램 종류에 따라 확장할 수 있는 FIFO;

쓰기 혹은 읽기 동작이 수행되면 그때마다 FIFO 내의 각 어드레스를 입력 어드레스와 비교하여 그 결과를 FIFO 쓰기부에 전달하여 적절한 FIFO 스테이지가 쓰여지도록 하는 제 2 비교부;

FIFO내의 모든 FIFO 쓰기부 스테이지가 찼을 때 한번 더 에러 쓰기가 발생하여 더이상 FIFO내에 쓸 수 없으면, 세팅되는 플_플래그부;

읽기시에 나머지 비트의 패리티값을 계산하여 제 3 배타적논리합연산수단으로 전달하는 제 2 배타적논리합연산수단;

칩의 초기와 이후에 최초의 쓰기에만 초기 패리티부를 쓰는 신호를 발생시키는 최초 쓰기부;

읽기시마다 패리티 에러가 없을 때엔 정상 데이타를 에러가 있을 때는 반대의 값을 출력하는 제 3 배타적논리합연산수단;

디램의 다양한 타이밍으로부터 순수 읽기 쓰기 사이클을 추출하여 그에 관련된 타이밍을 만들어 내는 타이밍 제어부

를 구비하여 이루어지는 것을 특징으로 하는 디램 에뮬레이션 장치.
제 1 항에 있어서,

상기 기억수단과 상기 신규 패리티부와 상기 초기 패리티부와 상기 FIFO와 상기 제2 비교부와 상기 풀_플래그부와 상기 최초 쓰기부와 상기 타이밍 제어부는 시스템에 전원이 공급되면 시스템의 리셋 후 최초의 쓰기 동작이 시스템의 패리티 값으로 초기화 되는 것을 특징으로 하는 디램 에뮬레이션 장치.