JPS60132251A - デジタル・ワード順序認識器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般にデジタル・ワード・ビット・ノやター
ンを認識するデジタル・ワード順序認識器、特にデジタ
ル・ワードの流れに含まれたデジタル・ワードの所定順
序の存在を認識するためにメモリを基本とした回路に関
する。

背景技術とその問題点 デジタル・ワードの流れから所定のデジタル・ワードの
順序（シーケンス）の存在を検出するには、今までケ数
の同様なメモリを基本とした副回路を有する認識回路に
より行なっていた。この認識回路は、一般的にはロジッ
ク・アナライザの如き試験装置内に組込まれておシ、こ
の試験装置を用いてデジタル回路の故障修理及び保守を
行なっている。各副回路はそのアドレス端子にデジタル
情報ワードの渡れを受け、この流れからそのシーケンス
を認識する。これらデジタル・ワードは、代表的には被
試験回路からのデータ又はアドレス情報である。メモリ
を基本とした各副回路は認識回路に含まれ、情報ワード
順序の特定位置に配列された所定のデジタル・ワードを
認識する。よって、認識回路に含まれる副回路の数が、
最大の検出可能なワード順序の長さを決定する。

所定のデジタル・ワードは「ビット・ケア」ビット（そ
のビットは「１」でも「０」でもよいという条件）を含
むことができ、この［ビット・ケア」ビットは、ワード
・シーケンスの特定位置において検出されるデジタル・
ワードとして認識される可能性がある多くの異なる情報
ワード・ビット・パターンを提供する。更に、いくつか
の回路は、ワード・シーケンスの特定情報ワードが複数
個連続して発生するのを認識する能力を備えた制御副回
路を含んでいる。よって、検出可能なワード・シーケン
スの最大長を効果的に増大できる。

第１図は、デジタル・ワード順序の認識を行なう従来技
術による回路の一例を示す簡略化したブロック図である
。情報ワードの流れに含まれた各デジタル・ワードは並
列で最大１０ビツトであシ、３個のメモリ素子αＧ　、
　０７Ｊ及びαａの各々のアドレス端子Ａｏ−Ａ９に供
給される。各メモリ素子はワード・シーケンスの所定ワ
ードの位置を表わし、かつ特定の並列ビット・パターン
、即ちアドレス端子に供給され検出されるべきビット・
パターンを認識スルようにプログラムされている。

３個の副回路の各々に含まれたメモリ素子は代表的には
ランダム・アクセス・メモリ（ＲＡＭ）　テｈシ、この
ＲＡＭは各アドレス・メモリ・ロケーション（記憶位Ｆ
ｔ）がビット・パターン認識情報でプログラムされてい
る。よって、例えば、特定のメモリ素子が検出しようと
するビット・パターン、即ち情報ワードのパターンは、
ロジックｒｌＪ状態がプログラムされた特定のメモリ・
ロケーションをアドレス指定し、検出しない情報ワード
のビット・パターンは、ロジック「０」状態がプログラ
ムされたメモリ・ロケーションをアドレス指定する。

モード制御回路０６）は、各メモリ素子の書込み／読出
しくＷ／Ｒ）入力端の夫々にストローブ信号を供給する
。シーケンス内の特定ワードを検出するには、メモリ読
出しモードを付勢（イネーブル）するロジック状態のス
トローブ信号を、シーケンス内の特定ワードを認識する
ようにプログラムされたメモリ素子に供給する。ランダ
ムに変化する並列ビット・ノぞターンの情報ワードの流
れが各メモリ、即ち副回路に供給されるので、そのメモ
リ・アドレス端子に所望情報ワード・ビット・パターン
が供給されるのに応答して、ロジック「１」状態のノ４
ターン認識情報は読出しイネーブルされたメモリ素子の
Ｄｏ出力端に現われる。読出しモードではない他の２つ
のメモリ素子のＤｏ出力端は、ロジック「０」状態を維
持する。

２個以上のメモリ素子が読出しモードになると、Ｄｏ比
出力ロジック・オア・ダートの入力端に供給することに
よシ、２つの情報ワードの一方のシーケンスの発生を示
すロジック・オア動作となる。

例えば、ワードＡ及びソードＢを認識するようにプログ
ラムされたメモリ素子を有する適当々副回路に読出し命
令を同時に加えて、ワードＡ又はワードＢの一方のシー
ケンスの発生を検出できる。

任意特定のシーケンスにおいて、そのワードが現われる
順序に関係なく、その情報の流れにおいて最初に発生し
たワードに対応するメモリ素子の出力端にロジック「１
」状態が現われる。よって、従来回路構成は、特定の非
シーケンスなワード認識機能を実現するのに用いること
ができる。

シーケンス認識の従来技術の回路では、必要と−ｔ−ル
メモリ素子の数から考えて、デジタル・ワードの非常に
短いシーケンスのみを認識するのが実際的である。しか
し、メモリ読出しストローブ信号を２個以上のメモリを
基本とした副回路に供給する制御回路と上述の従来設計
の回路とを用いて、デジタル・ワードの連続的な発生に
関連しないパターン認識機能を実現できる。

更に、各副回路は、デジタル・ワードの流れにおいて最
大デジタル・ワードの並列ビット数に等しい数のアドレ
ス端子を備えたメモリ素子を用いる必要がある。よって
、各副回路は、最大の情報ワードにおける並列ビットの
可能性のあるすべての変更を行なうに充分なメモリ各章
のメモリ素子を含んでいる。

発明の目的 本発明の目的の１つは、簡単、効果的、かつ正確に、デ
ジタル・ワードの流れから複数の情報ワードを含むデジ
タル・ワード・シーケンス（順序）の存在を検出するメ
モリを基本にしたデジタル・ワード順序認識器の提供に
ある。

本発明の他の目的は、非常に少ないメモリ素子を用い、
比較的大きな並列ビット数のデジタル・ワードの長いシ
ーケンスを検出するデジタル・ワード順序認識器の提供
にある。

本発明の更に他の目的は、各々が情報ワード・シーケン
スにおけるワード位置に対応する複数のメモリ・レベル
に更に分割され、ビット・Ａ？ターン、即ち特定のシー
ケンス位置においてワードが検出されるツクターンに対
応する認識状態ワードをメモリ・ロケーションに蓄積す
るメモリで構成されるデジタル・ワード順序認識器の提
供にある。

本発明の他の目的は、ロジック・アナライザにおいて、
非常に少ないメモリ容量を用いてデジタル・ワード・シ
ーケンスの検出を行なうデジタル・ワード認識器の提供
にある。

発明の概要 本発明は、ロジック・アナライザの如きデジタル回路試
験装置内に設けることができ、デジタル情報のワードの
流れ内にデジタル情報ワード・シーケンス（順序）の存
在を検出するメモリを基本にしたデジタル・ワード順序
認識器に関する。この認識器は、アドレス端子を備え、
複数のメモリ・レベルを有するメモリ手段から構成され
、各メモリ・レベルは複数のメモリ・ロケーションを有
している。メモリ・アドレス指定手段は、メモリ・レベ
ルをアドレス指定し、メモリ手段のアドレス端子の少な
くとも１個に接続されている。アドレス指定手段はメモ
リ手段の複数のアドレス端子の第１部分にメモリ・レベ
ル選択ワードを供給し、対応するメモリ・レベルを選択
して、この選択したメモリ・レベル内に含まれるメモリ
・ロケーションにデジタル・ロジック情報を書込んだり
、このメモリ・ロケーションからデジタル・ロジック情
報を読出したシするのをイネーブルする。デジタル・ワ
ード入力手段は、各メモリ・レベルにおけるメモリ・ロ
ケーションをアドレス指定するものであシ、メモリ手段
の残シのアドレス端子の少なくともいくつかに接続され
る。これらアドレス端子は、デジタル情報ワードの流れ
に含まれたワードの各々のビット・パターンに応答し、
選択さレタメモリ・レベルにおいてワードの各々に対応
するメモリ・ロケーションをアドレス指定スる。

メモリを基本にしたこの回路は、アドレス指定手段及び
デジタル・ワード入力手段がアドレス指定したメモリ・
ロケーションにノ４ターン認識情報を書込む手段を更に
含んでいる。パターン認識情報は、検出すべき所定数の
ビット・パターンの任意の１つと、情報ワードの流れに
おけるワードのビット・ノやターンとが一致したのを指
示する認識状態ワードを含んでいる。本発明による認識
器は、アドレス指定手段及びデジタル・ワード入力手段
力、７　）’　Ｌ／　ス指定したメモリ・ロケーション
カラノやターン認識情報を読出す手段を含んでいる。メ
モリ・レベル選択ワードを発生するメモリ・レベル制御
手段は、アドレス指定手段と通信を行なって、メモリ・
ロケーションからの認識状態ワードの読出しに応答して
連続したメモリ・レベルを選択する。このメモリ・ロケ
ーションは検出すべき所定数のビット・パターンの任意
の１つと、情報ワードの流れにおける連続したワードに
おけるビット・ｉ４ターンとの一致を検出するのをイネ
ーブルする。

従来のシー−ケンス認識技法を用いた回路と、本発明の
回路との基本的な設ｉ１概念の違いは、第１及び第２図
に示した回路を比較すれば判るであろう。第２図に示す
回路のメモリ構成及び動作は後述する。

簡単に述べれば、各ワードが最大で並列１０ビツトの長
さの場合において、第１図に示す従来回路は、３ワード
のデジタル・ワード・シーケンスを認識できる。しかし
、本発明の実施例である第２図の回路は、各ワードが最
大で並列１０ビツトの長さにおいて、３２ワードの情報
ワード・シーケンスを認識できる。よって、長さがたっ
た３ワードのシーケンスを検出できる従来のシーケンス
認識技法を用いた第１図の回路よシも、少ないメモリ素
子を用いた第２図の回路によシ、同じ長さのデジタル・
ワードであシながら非常に長いシーケンスの認識が行な
える。

本発明の他の目的及び効果は添付図を参照した以下の本
発明の好適な実施例の説明から明らかになるであろう。

実施例 第２図は本発明の好適な一実施例の簡略化したブロック
図である。この第２図において、アドレス指定手段であ
るモード制御及びメモリ・レベル選択回路ａ８１の出力
線Ｉにおける５ビット並列信号をメモリ手段であるメモ
リ素子（イ）及び（ロ）の各々の５つのアドレス端子Ａ
、−Ａｇに供給してメモリ・レベルを選択する。１０ビ
ット並列入力線Ｑ力に供給される１０ビツト情報ワード
は、５ビット並列線の２つの組員及び（ハ）の並列５ビ
ツトの２つの等しいグループに分割する。５ビツトの各
グループを、２つのメモリ素子（２０１及び（イ）の夫
々の残シの５つのアドレス端子Ａｏ−Ａ４に供給し、そ
のメモリ・レベル内に含まれたメモリ・ロケーションを
選択する。よって、５ビツトのメモリ・レベル選択ワー
ドを両方のメモリ素子のアドレス端子Ａ、−Ａ、に供給
すると、メモリが２　、即ち３２レベルに分割サレる。

情報ワードの５ビツトの２つのグループの一方を各メモ
リ素子のアドレス端子Ａｏ−Ａ４に供給すると、各メモ
リ・レベルにおいて２５、即ち３２のメモリ・ロケーシ
ョンを与える。各メモリ素子は、そのφ入力端子に、モ
ード制御器（１＆の読出し／書込み出力端から同じ読出
しイネーブル・ストローブ信号を受ける。

ワード認識動作の間、メモリ素子（２０及び器は読出し
モードにストローブされる。各メモリ素子のＤ０出力端
をアンド・ｆｆ−）（ハ）の夫々の入力端子に接続し、
かかるメモリ素子が検出すべき５ビツトパターンがメモ
リ・アドレス端子Ａ。−Ａ４に存在すると、Ｄｏ出力端
にロジック「１」状態が発生する。両方のメモリ素子の
Ｄｏ出力端子に同時にロジック「１」状態が存在すると
、１０ビツト情報ワードの各ビットと、複合ビット・パ
、ターン、即チ２個のメモリ素子に認識するようにプロ
グラムされたノＲターンの各対応ビットとが１対１に対
応したことになる。両方のＤｏ出力端子にロジック「１
」状態が同時に発生すると、アンド・ゲート（ハ）の出
力端子にロジックｒｌＪ状態が発生して、モード制御及
びメモリ・レベル選択回路ＱＳをトリガする。

回路α槌はシーケンスの次の連続したワードに対応した
メモリ・レベル選択ワードを発生することによシ、その
シーケンスの次の指示位置における所望ワードの認識に
応答する。そして、所定の全ワード順序を発生すると、
回路ａυは他の回路（図示せず）等をトリガする出力信
号を発生する。よって、各メモリ・レベルは、情報ワー
ド・シーケンスにおける各所定のワードの異なる位置に
対応する。最大で３２のメモリー・レベルを得ることが
可能であシ、各メモリ・レベルは１０ビツトの並列情報
ワードを認識できる。

よって、本発明の一実施例の回路では、階層化されたメ
モリ構造において情報ワードのビット・パターンの部分
的比較を行なう。ここで選択されたメモリ・レベルにお
けるアドレス指定されたメモリ・ロケーションの出力は
、ロジック的論理積となシ、所望ビット・パターンが存
在するかを決足し、メモリ素子を次の連続したメモリ・
レベルにアドレス指定する。すべてのメモリ素子は同時
に読出しモードにストローブされるので、本発明の認識
器はデジタル・ワード・シーケンスのミラ検出するのに
有用である。なお、所定のワード順序が検出されると回
路−が出力を発生し、他の回路をトリガする。一方、第
１図の従来技術を用いた回路は、シーケンスにおける各
ワードに１個のメモリ素子を用いたが、各メモリ素子は
独立にストローブされて、連続的なワード発生ではない
ワードを検出する。

第３図は本発明の好適な他の実施例のブロック図である
。第３図において、本発明によるデジタル・ワード順序
認識器は、最大で１６個の連続した非冗長デジタル・ワ
ードの情報ワード・シーケンスを検出できる。ワード・
シーケンスは情報ワードの中に含まれておシ、この流れ
は、２つのラッチ回路（ハ）及び（ハ）の入力端子に供
給される並列１２ビツトのデジタル・ワードの一連の流
れで構成される。１２ビツトの内の６ビツトをラッチ回
路（ト）の入力端子に供給し、残シの６ビツトをラッチ
回路（ハ）の入力端子に供給する。ラッチ回路（ハ）及
び（ハ）によシ、１２本の並列ビット入力線の各々に発
生するロジック遷移を、各ラッチ回路に供給されるクロ
ツク入力端（ロ）のシステム・クロックの負方向エツジ
（縁）に同期させる。第３図の回路を構成するナベての
デジタル・ロジック部品は、好適にはエミッタ結合ロジ
ック・ファミリであシ、このロジック・ファミリのロジ
ック状態遷移時間は非常に短かく、超高速ビット・レー
トの回路動作を実現できる。

情報ワードの６ビツトをラッチ回路（ハ）の出力端子に
クロックし、情報ワード・マルチプレクサ（至）の入力
端子ＩＮＡに供給する。また、情報ワードの残シの６ビ
ツトをラッチ回路（ハ）の出力端子にクロックし、情報
ワード・マルチプレクサ０埠の入力端子ＩＮＡに供給す
る。マルチプレクサ（イ）及び０■の６ビツト並列出力
を夫々ランダム・アクセス・メモリ（ＲＡＭ）素子、即
ちメモリ手段（ロ）及び（ト）のアドレス端子Ａ＠−Ａ
４に供給する。マルチプレクサからの出力線を受けるの
に１０個のメモリ・アドレス端子の任意の６個を用いる
ことができる点に留意されたい。よって、明瞭にするた
め、各ＲＡＭ素手の選択したアドレス端子を参照符号（
例えばＡｏ−Ａｓ）で示す。

マルチプレクサ（１）及び０→のＩＮＢ入力端子の夫々
は、陥Ｍロード回路（２）からの１２ビツトの並列ロー
ド・ワードの２つのセグメントの一方を受け、各ロード
・ワード・セグメントは、夫々ラッチ回路■及び（イ）
の出力端が発生する並列６ビツトに対応する。ＲＡＭロ
ード回路（２）はマルチプレクサ（ト）及び０ネの各選
択入力端子に共通信号を供給する。この信号のロジック
状態が、ＲＡＭ（ロ）及び（ハ）のアドレス端子Ａｏ−
Ａｓに供給するデジタル・ワード・ビット源を決定する
。メモリに予めプログラムされたパターン認識情報がＲ
ＡＭ　％及び（ロ）のデータ出力端子Ｄｏから読出され
るメモリ読出しモードにおいては、マルチプレクサのＩ
ＮＡ入力端子に供給された情報ビット・ワードが、ＲＡ
Ｍ（ロ）及び（ハ）のアドレス端子Ａｏ−Ａｓに供給さ
れる。ＲＡＭロード回路に）がパターン認識情報をＲＡ
Ｍ　（ｎ及び（ト）のデータ入力端子ＤＩに供給してこ
れらＲＡＭに１・込むメモリ書込みモードにおいて、マ
ルチプレクサの入力端子ＩＮＢに供給されたロード・ワ
ード・ビットをＲＡＭ（ロ）及び（ト）のアドレス端子
Ａ。−Ａｓに転送−ｔ−ル。

メモリ・レベル制御回路（イ）は、並列４ビツトのメモ
リ・レベル選択ワードをメモリ・レベル・アドレス指定
回路働の入力端子に供給する。回路０■の並列４ビツト
の出力をＲＡＭ（ロ）及び６０の４つのメモリ・アドレ
ス入力端子Ａ、−Ａ、に供給する。各ＲＡＭのアドレス
端子Ａ６−Ａ、に供給されたメモ１ルレペル・アドレス
出力信号の特定ビット・パターンは、最大可能数が２４
、即ち１６のメモリ・レベルの１つを選択し、各メモリ
・レベルは６ビツトの情報ワードがアドレス指定する最
大可能数２６、即ち６４のメモリ・ロケーションを有す
る。よって、メモリ・レベル制御回路（至）及びメモリ
・レベル・アドレス指定回路（６）は、ＲＡＭ（４及び
（ト）のメモリ・レヘルヲアトレス指定するメモリ・ア
ドレス指定手段を構成し、マルチプレクサ（１）及び０
本は、各メ％　ＩＪ・レヘル゛内ニ含マしたメモリ・ロ
ケーションをアドレス指定するデジタル・ワード入力手
段を構成する。

ＲＡＭの各メモリ・レベルにおける各メモリ・ロケーシ
ョンは、１ビツトの蓄積容量を有する。ことで述べる好
適な実施例において、ＲＡＭ（ロ）及び（ト）のアドレ
ス入力端子Ａ０−Ａ、に供給された特定の１２ビツト情
報ワード・ノぐターンが特定のメモリ・レベルによシ検
出されるかを指定するには、２ビツトのノぐターン認識
情報が必要になる。

メモリ書込みモードにおいて、ＲＡＭロード回路（至）
は、書込み信号を礎Ｍのφ入力端に、またノ４ターン認
識情報をＲＡＭのＤ１入力端子に夫々供給する。回路（
ロ）はまたロード・ワード・ビットをＲＡＭのアドレス
入力端子Ａ。−Ａｓに供給して、このロード・ワードが
アドレス指定したメモリ・ロケ−、ジョンにパターン認
識情報を書込む。マルチプレクサ（ト）の入力端子ＩＮ
Ｂに供給された６ビツトに゛よ＼リアトレス指定された
メモリ・ロケーションに初込むべき・リーン認識情報の
１ビツトをＲＡＭ−の入力端子ＤＸに供給し、マルチプ
レクサ０ネの入力端子ＩＮＢに供給された６ビツトによ
シアドレス指定されたメモリ・ロケーションに書込むべ
きパターン認識情報の他のビットをＲＡＭ　（３Ｇの入
力端子り。

に供給する。回路に）がＲＡＭに供給したパターン認識
情報及びロード・ワードは、周辺装置がソフトウェアに
より発生する。このソフトウェアは、所定メモリ・レベ
ルにおいてメモリ・ロケーションをアドレス指定する対
応ロード・ワードに所望ノＲターン認識情報が一致する
ようにプログラムされている。

メモリ読出しモードにおいて、ラッチ回路（ハ）の出力
端子に発生した６ビツトは、マルチプレクサ（ト）を介
してＲＡＭ　（３◆のアドレス端子Ａｏ−Ａ、に転送し
、ラッチ回路（ハ）の出力端子に発生した６ビツトは、
マルチプレクサ０のを介してＲＡＭ０Ｑノアトレス端子
Ａ０−Ａ、に転送する。

ＲＡＭ　６４及び０Ｑの各Ｄｏ出力をアンド・ケ゛−卜
■の各入力端子に供給し、このアンド・ダートの出力端
子をメモリ・レベル制御回路θＱのイベント（事象）入
力端子に接続する。アンド・ダート−の出力端子にロジ
ック「１」状態が発生するには、アンド・ケ９−卜■の
各入力端子にロジック「１」状態が同時に現われなけれ
ばならない。所定メモリ・レベルにおけるメモリ・ロケ
ーションのアドレスが、特定ＲＡＭによシ検出すべき情
報ワードの６ビツト・セグメントのビット・パターンに
対応すると、ロジック「１」状態が各ＲＡＭの出力端子
Ｄｏに現われる。よって、メモリ・ロケーションにプロ
グラムされたロジック「１」状態は、１ビツトの認識状
態ワードを構成し、この認識状態ワードは、ＲＡＭアド
レス端子に供給された情報ワード・セグメントのビット
・ノやターンが検出すべきビット・ノやターンに対応す
ることを示す。

ＲＡＭ　ｅｉ４及び０Ｑのアドレス端子Ａｏ−Ａ５に供
給された６ビツトの２つのグループが、ロジック「１」
状態にプログラムされたメモリ・ロケーションを同時に
アドレス指定し、各出力端子ＤｏにロジックｒｌＪ状態
が同時に発生すると、アンド・ダート（財）の出力はロ
ジック「１」信号と々る。このロジックｒｌＪ信号は、
情報の流れにおける特定ワードが、検出すべきビット・
ノぐターンであるということを示す。このビット・ツヤ
ターンは選択されたメモリ・レベルにプログラムされて
いる。これに応答して、アンド・ｒ−）の出力は制御回
路０＊をトリガする。

この制御回路００はこの事象をアドレス指定回路０埠に
伝え、次にアドレス指定回路（６）は上述の方法で連続
したメモリ・レベルを選択して、シーケンス認識動作を
持続する。シーケンス認識動作期間中、回路（至）が発
生したメモリ読出し信号を各ＲＡＭのり入力端子に供給
して、メモリ・ロケーションの内容を出力端子Ｄｏに読
出す。そして、所定ワード順序のすべてが検出されると
、回路θ０が他の回路等をトリガする。

メモリ・レベル制御回路０Ｏは並列４ビツトのメ％　Ｉ
Ｊ・レベル選択ワードを発生し、このワードをメモリ・
レベル・アドレス指定回路０ａの入力端子に供給する。

アドレス指定回路０→はメモリ・レベル選択ワード・ビ
ット・パターンに応答シ、適当なアドレス信号をＲＡＭ
（ロ）及び（ハ）のメモリ・レベル・アドレス入力端子
Ａｓ−Ａ、に供給する。メモリ・レベルとシーケンス内
の情報ワードとの所望関係に応じて、２つの方法のどち
らか一方によシメモリ・レベルの選択を行なう。

第１の方法は、各メモリ・レベルをシーケンスのワード
の特定位置に割当る必要があシ、表■を参照して次に説
明する。

表　■ 表Ｉにおいて、シーケンスは異なるアルファベットの文
字（第１列）で表わされる１６個の連続した非冗長情報
ワードを含んでいる。このシーケンスにおける各ワード
の位置（第２列）は異なるメモリ・レベル選択ワード（
第３列）により表わす。

よって、メモリ・レベル選択ワード００００はシーケン
スの第１位置における情報ワードＡに対応し、メモリ・
レベル選択ワード０００１はこのシーケンスの第２位置
における情報ワードＢに対応し、以下同様である。ビッ
ト・・母ターン、即ちシーケンスの特定位置における情
報ワードのパターンハ、ＲＡＭ（ロ）及び０Ｑのアドレ
ス端子Ａｏ−Ａ５に供給するビット・パターンを表わし
、ロジックｒｌＪ状態がプログラムされた特定のメモリ
・ロケーションヲ選択する。シーケンス認識動作中、情
報ワードのビット・パターンと検出すべきビット・ノぞ
ターンとが対応すれば、アドレス指定されたメモリ・ロ
ケーションに蓄積された論理「１」状態が各ＲＡＭの出
力端子Ｄｏに同時に現われ＼アンド・ダートθめの出力
端子にもロジック「１」状態が現われる。アンド・ゲー
トＯ→の出力端子は信号を回路００のイベント入力端子
に供給し、次の連続したメモリ・レベル選択ワードをＲ
ＡＭ　（（→及びｅ３→のアドレス入カク１，１子Ａ６
−Ａ、に供給シ、ワード・シーケンスの次の連続した位
置に対応するメモリ・レベルをアドレス指定する。

この第１の方法を実際に行なうには、制御回路θＱ内に
４ビツト２進カウンタを用いる。４ビツト２進カウンタ
の出力で１６の異なるデジタル・ワード・パターンを提
供でき、かかる・ぞターンの６各は、ＲＡＭ（３４１及
び０［相］のメモリ・レベル・アドレス端子Ａ６−Ａ９
に供給される特定の４ピツト・ワード９と１対１で対応
する。

２進カウンタの出力端子における計数パターンハ、メモ
リ・レベル・ワードをワード・シーケンスの特定ワード
位置に割当てる手ごろな手段となる。よって、表Ｉに示
す如く、計数００００はシーケンスのワード位置ｌに対
応し、計数０００１はシーケンスのワード位＠２に対応
し、以下同根である。この第１の方法において、アドレ
ス指定回路（６）は、メモリ・レベル制御回路θ０の並
列４ビツト出力端子とＲＡＭ（ロ）及び（ト）のアドレ
ス端子Ａ、　−Ａｇとの開のインタフェース・バッファ
として働く。

ＲＡＭ（ロ）及び（ト）の出力端子り、にロジック「１
」状態が同時に現われると、アンド・り−卜（ロ）の出
力はロジック「ｌ」状態に変化し、ワード認識信号をメ
モリ・レベル制御回路Ｈのイベント入力端子に供給する
。このワード認識信号を回路ｏＯ内の２進カウンタのク
ロック入力端子に供給し、このカウンタを次の連続した
計数値にトグルする。よって、ＲＡＭ■及び０Ｑを次の
連続したメモリ・レベルにアドレス指定する。また、所
定のワード順序をすべて検出すると、回路０１は出力信
号を発生して、他の回路等をトリガする。ワード・シー
ケンス認識動作の前に、ＲＡＭロード回路０→は信号を
回路００のリセット入力端子に供給して、２進カウンタ
の出力を計数００００に初期化する。よって、シーケン
スのワード位置ｌに対応するＲＡＭ（ハ）及び０Ｑのメ
モリ・レベルをアドレス指定する。

表■を参照して、メ干り・レベルとシーケンスの情報ワ
ードとの関係を確立する代シの方法を説明する。

表　■ ワード・シーケンス：　ＩＡＪＢＫＣＬＤＭＥＮＦＯＧ
ＰＨ↑　↑　↑ この代りの方法は、所定メモリ・レベル内に含まれたメ
モリ・ロケーションに、ビット・ノぐターン、即ちシー
ケンスのワード位置に関係なくそのシーケンスに現われ
る特定ワードの／４’ターンに対応するパターン認識情
報をプログラムする必要がある。

例えば、表■に示すシーケンスは、１６個の連続した非
冗長ワードを備えておシ、各ワードは異なるアルファベ
ットの文字（第１列）で表わせ、かつ所定メモリ′・レ
ベルに割当られている。各メモリ・レベルのメモリ・ロ
ケーションヲ適当ナノ母ターン認識情報によシブログラ
ムし、所望ビット・パターン、即チＲＡＭ■及び（至）
のアドレス端子Ａ６−ＡｌＩに供給される情報ワードの
パターンを認識する。

ビット・パターン、即ちシーケンス内の情報ワードＡの
パターンをメモリ・レベル・アドレス００００（第２行
）のメモリ・ロケーションに蓄積されたパターン認識情
報によシ認識し、ビット・パターン、即ちシーケンス内
の情報ワードＢのノやターンラメモリ・レベル・アドレ
ス０００１（ｉ４行）（７）メモリ・ロケーションに蓄
積されたツクターン認識情報によυ認識する。以下同様
である。シーケンス内の各情報ワードの位置（第２列）
はアドレス指定回路０２内に含まれたメモリ手段に蓄積
しており、このメモリ手段の出力端子から適当なアドレ
ス情報をＲＡＭ　（（４）及び（２）のアドレス端子Ａ
、−Ａ、に供給しく第４列）、対応するメモリ・レベル
を選択する。よって、シーケンス位置１のワードエのビ
ット・ノやターン（第１行）を認識するときは、回路０
埠の出力端子からビット・・母ターン１０００ヲＲＡＭ
（ロ）及び（ロ）のアドレス端子Ａ、−Ａ、に供給する
。

またシーケンス位置２におけるワードＡのビット・パタ
ーン（第２列）を認識するときけ、アドレス指定回路θ
埠の出力端からビット・・母ターン００００をＲＡＭ　
０４１及び（ロ）のアドレス端子Ａ、−Ａ、に供給する
。以下同様である。

この代シの方法を実現するには、回路０ＩＪは更に４ピ
ツト２進カウンタを含む。このカウンタの並列４ビツト
出力を、アドレス指定回路θ埠内に含まれたメモリ手段
の４つのアドレス端子に供給する。

上述の如く、アドレス指定回路働内に含まれたメモリ手
段は、所望情報ワード・シーケンスによシブログラムさ
れている。よって、回路部に含まれた２進カウンタの出
力端に発生する計数パターン（第３列）は、シーケンス
内のワード位置（第２列）に対応する。所望ワード・シ
ーケンスが検出されると回路（イ）は出力信号を発生す
る。この回路０Ｏの２進カウンタの出力（第３列）は、
回路（９）のメモリにおけるメモリ・ロケーションをア
ドレス指定する信号である。このメモリは適当なメモ１
ルレペル・アドレス（第４列）によシブログラムされ、
ＲＡＭ（ロ）及び（ト）を対応メモリ・レベルにする。

このメモリ・レベルのメモリ・ロケーションをノやター
ン認識情報によシブログラムし、ビット・ノ４’ターン
、即ちシーケンスの特定ワードが指定したパターンを認
識する。回路に）内のメモリ手段は、並列４ビツトの出
力端子を備えておシ、その各メモリ・ロケーションの内
容を読出す点に留意されたい。回路θ陣は、特定ワード
・シーケンスに対応する適当な順序で、ＲＡＭ（ロ）及
び（至）のアドレス端子Ａ、−Ａ、に供給するアドレス
をメモリ手段にロードする手段（図示せず）を含んでい
る。所望情報ワードの認ＲＶｃ応答するアンド・ゲート
０→の機能は、メモリ・レベル選択の第１の方法に関し
て述べたのと同じで゛ある。

メモリ・レベル選択の２つ方法に関して述べた回路動作
は、連続した非冗長ワードを有する１６のワード・シー
ケンスについてであるが、回路Ｏ１及び０■の上述した
機能の他に、特定ワードの多くの連続した発生を認識で
きる制御回路を設けて、認識すべきシーケンスの実際の
長さを増すことができる。このような回路として、例え
ばケンタロウ・タキタによる１９８２年８月２日出願の
米国特許出願側４０４，１９３号（特開昭５８−１０３
０４５号に対応）に開示された回路及び技術を利用でき
る。この米国特許出願で開示している回路は、Ｎ　：４
＠カウンタと共にＲＡＭを用い、特定ワードの複数の発
生を検出している。

この米国特許出願に開示された技術を具体化した回路は
、シーケンスにおけるワードの最大数を、メモリ・レベ
ルの最大可能数とシーケンス内の連続した冗長情報ワー
ドの数との和に等しくなるまで増加できる。よって、例
えば、第１位置に現われ、その後直ちに２回繰返した情
報ワードを含むシーケンスの連続した冗長け、２である
。これがシーケンスにおける連続した冗長のみならば、
１６個のメモリ・レベルを有し、連続した冗長を認識で
きる制御回路を含んだワード認識器は、シーケンスにお
ける１８個の情報ワードを認識できる。

次に表■を参照して、順序認識器の動作例を説明する。

表■は仮定のワード・シーケンスにおける初めの２つの
位置において検出される情報ワードのビット・／’Ｐタ
ーンを示している。ワードＡ　ヲＲＡＭ　Ｍ及び（２）
のメモリ・レベルｏｏｏｏに割当て、その並列ビット・
Ａ？ターンは次の通シである。

ワードＡ　：　０ＯＯＯＯ１００ＯＯＩＸ記号「Ｘ」は
「ビット・ケア」を表わし、これは次の並列ビット・ノ
やターンのどちらか一方が現われるとワードＡを認識し
たことになることを意味する。

０００００１００００１０ ０００００１００００１１ 情報ワードにおいて、「ビット・ケア」ビットの数は検
出すべきビット・パターンの数を特定し、２Ｘに等しい
。なお、Ｘは「ビット・ケア」ビットの数である。

ワードＢをメモリ・レベル０００１に割当て、その並列
ビット・パターンは次の通シである。

ワードＢ　：　００００００１０００００表■は、ＲＡ
Ｍ　ｏ４及び（２）のアドレス端子に供給されたロジッ
ク状態を第１−３列に示し、ＲＡＭ　＠及び−の各々の
Ｄｏ出力端に現われるツヤターン認識情報を第４及び５
列に夫々示し、アンド・ゲートθ冶のワード認識出力信
号を第６列に示す。

メモリ認識動作期間中、情報ワードの並列１２ピツトを
ＲＡＭ　％及び（ハ）のアドレス端子Ａｏ−Ａ５に転送
する。メモリ・レベル制御回路０Ｑは並列４ビツトのメ
モリ・レベル選択ワードを発生し、メモリ・レベル・ア
ドレス指定回路０ネを介してこの選択ワードをＲＡＭ（
ロ）及び０Ｑのアドレス端子Ａ、−Ａ９に転送する。ま
た、ＲＡＭロード回路に）は読出し信号を各ＲＡＭの哉
１入力端子に供給し、ＲＡＭ（１：及び０Ｏの読出しを
イネーブルする。説明を明瞭にするため、情報ワードの
帽れに発生したビット・パターンを２進計数パターンと
仮定する。よって、シーケンス認識動作の開始において
、ロジック「０」状態をＲＡＭ　Ｑ４１及び（ト）のア
ドレス端子Ａ（１−Ａ５の各々に供給する。また、各Ｒ
ＡＭの＼メモリ・レベル００００をアドレス指定するよ
うに、メモリ・レベル制御向【 路（／４０がアドレス指定回路＠睦に信号を供給してい
ると仮定する。

上述の如く、表■の第４及び５列にＲＡＭ　（３→及び
＠用）各アドレス・ビット・パターンに対応するパター
ン認識情報を示した。ワードＡの最下位ビット位置は、
「ビット・ケア」状態なので、ワード人は検出すべき２
（２１）個の可能性のあるビットパターンのいずれか一
方であることに留意されたい。ワードＢのビット・ノぐ
ターンは、ｒｌ’ント・ケア」ビット位置を含んでいな
いので、単一に特定できる。

ＲＡＭ　（３４）及び０Ｑのアドレス端子Ａｏ−Ａ５に
供給されるデジタル・ロジック状態は、クロックの負方
向エツジに同期した計数パターンに応じて変化する。メ
モリ・レベル００００に対応する表■の第３及び４行に
示す如（、ＲＡＭ（３４１のワード・ビット・ｉ＋ター
ン・アドレス端子Ａｏ　Ａｓ　（第３　列）　ＶＣ供給
されたビット・パターン０（１００１０及び００００１
１１″ｉ′、ワードＡのそのセグメントの検出条件を満
足する。

よって、各場合において、ロジック「１」状態がＲＡＭ
　％のり、出力（第５列）に現われる。しかし、アドレ
ス・メモリ・レベル００００においてＲＡＭ　（３・の
ビット・パターン・アドレス端子Ａ。−Ａ５に供給され
るビット・）９ターン００００００　（第２　列）　ｉ
ｄワードＡのそのセグメントに対応しないので、アンド
・ダートαゆの出力（第６列）はロジック「０」状態を
維持する。表■の第５行に示す如く、計数ｔ４　ターン
が進むと、ＲＡＭ（ロ）及び０Ｑのアドレス端子Ａｏ−
Ａ５に供給されるビット・パターンの１つもワードＡの
対応ビット・パターン・セグメントと一致しなくなる。

よって、ＲＡＭ（３Φ及び０Ｑのり。出力はロジックｒ
ＯＪ状態である。

表■の第６行に示す如く、１００万回の負方向クロック
・エツジの発生後、ＲＡＭ（ロ）及び０Ｑのアドレス端
子Ａｏ−Ａ５に供給されるロジック状態により、ワード
Ａのセグメントに対応するビット・ノぞターフ　０００
００１７５ＥＲＡＭ％（７）７　）’　ｌ／ス端子Ａｏ
　−Ａｓ　（ｍ２列）に現われる。よって、ＲＡＭ（３
ＱのＤｏ比出力第４列）がロジック「１」状態に変化す
る。ＲＡＭ　Ｈのアドレス端子ＡｏＡｓ（第３列）に供
給されたビット・パターンｏｏｏｏｏｏはワードＡのセ
グメントに対応しないので、アンド・ゲートθ◆の出力
はロジック「０」状態を・維持する。

表■の第８行に示す如（、ＲＡＭ（ト）のアドレス端子
Ａｏ　−Ａｓ　（第２列）に供給されたワード・ビット
・ノセターン０００００１ト、ＲＡＭ（３◆のアドレス
端子Ａｏ　−Ａｓ　（第３列）に供給されたワード・ビ
ット・パターン００００１０とは、ワードＡの２つのビ
ット・パターンの一方をアドレス指定する。ワードＡの
２つの所望ビット・ノＲターンの一方の両セグメントの
一致によシ、両方のＲＡＭのＤｏ比出力同時にロジック
「１」状態に変化しく第４及び５列）、よって、アンド
・ダート（財）の出力（第６列）がロジック「１」状態
になる。アンド・ダート出力に現われたロジック「１」
状態によシ、メモリ・レベル制御回路θ０のイベント入
力端子に信号を供給し、メモリ・レベル制御ワードを変
化させて、ＲＡＭ　ＧＡ及び０Ｑの次の連続したメモリ
・レベル（レベル０００１　）をアドレス指定する。表
■の第９行では、ＲＡＭ　（３４１及び０時のアドレス
端子Ａ０−Ａｓに供給されたビット・）！ターンがワー
ドＢの対応ビット・ノやターン・セグメントに一致しな
い。よって、ＲＡＭ（３ψ及び００のＤｏ比出力ロジッ
クｒＯＪ状態に戻る。最終的にワード・シーケンスを検
出すると、回路０１が他の回路（図示せず）用の出力信
号を発生する。

メモリ・レベルをアドレス指定するためのアドレス指定
の数を減らしたシ、又は増したシして、夫々短い又は長
いワード順序の認識を行なうように上述の回路を変更で
きることが、当渠者には理解できよう。これは、メモリ
・レベル選択ワードにおけるビット数を対応して減少又
は増加することになる。

同様に、所定メモリ・レベルにおけるメモリ・ロケーシ
ョンをアドレス指定するためのアドレス端子数を減少又
は増加することによシ、回路が認識可能な情報ワードの
最大ビット数を夫々減少又は増加できる。

回路内に１個のＲＡＭを用いることにより、ビット数が
非常に小さい情報ワードを検１３できる。この回路の変
更には、アンド・ゲート０→を除去し、そのＲＡＭの出
力端子り、をメモリ・レベル制御回路００のイベント入
力端子に直接に接続する。並列ビット数が非常に大きい
情報ワードを扱うには、増加したビット用に別のＲＡＭ
素子を設ける。そして、アドレス指定回路０→の並列ビ
ット出力端子を付加したＲＡＭの各々のアドレス端子に
電気的に接続し、これら各ＲＡＭのＤｏ比出力アンド・
ｒ−）の付加した入力端子に供給する。必要数の入力及
び出力端子を有するラッチ回路（ハ）及び（ハ）並びに
マルチプレクサ（イ）及び０９を介して、情報ワードの
付加した並列ビットを必要数の残シのアドレス端子に転
送する。

ＲＡＭ（ロ）及び６Ｑと並列に付加したＲＡＭ素子をカ
スケード接続し、すべての対応するアドレス端子及び号
仝入力信号線を相互接続することによシ、複数のＲＡＭ
素子の出力端子Ｄｏからの並列ビット出力に付加したＲ
ＡＭ素子用の１ビット以上のパターン認識情報１ｂ力が
含まれた順序認識器を提供できる。

このような構成において、ＲＡＭロード回路０→は付加
的な出力を発生し、所望パターン認識情報を付加したＲ
ＡＭ素子のＤＩ入力端子に供給する。すべてのＲＡＭの
り、出力をアンド・ケ”−トＯ◆の異なる入力端子に供
給する。パターン認識情報は、カスケード接続したＲＡ
Ｍ素子の数に等しいビット数の並列ビットで構成する。

発明の効果 上述の如く本発明のデジタル・ワード順序認識器によれ
ば、検出するワード及びメモリ・レベルに応じたデジタ
ル・７（’ターンをメモリに記憶し、このメモリのアド
レス端子に入力デジタル・ワード及びメモリ・レベル選
択ワードを供給し、メモリの出力信号に応じてメモリ・
レベル選択ワードを変化させている。よって、簡単な構
成で、デジタル・ワードの流れにおいて所定順序で複数
の所定ワードが発生したことを認識（検出）できる。

【図面の簡単な説明】

第１図は従来のデジタル・ワード順序認識器を示すブロ
ック図、第２図は本発明の好適な第１実施例を示すブロ
ック図、第３図は本発明の好適な第２実施例を示すブロ
ック図である。 図において、（国及び００〜りのはアドレス指定手段、
（’２（１１、に）、６→及び００はメモリ手段である
。

Claims (1)

【特許請求の範囲】
1. 所定デジタル・ワード及びメモリ・レベルに応じたデジ
   タル・ノ４ターンを記憶し、複数のアドレス端子の第１
   部分に入力デジタル・ワードを受けるメモリ手段と、該
   メモリ手段からの出力信号に応じて変化するメモリ・レ
   ベル選択ワードを発生し、該選択ワードを上記メモリ手
   段の上記複数のアドレス端子の第２部分に供給するアド
   レス指定手段とを具え、上記入力デジタル・ワードに所
   定ワードが所定順序で発生したことを認識することを特
   徴とするデジタル・ワード順序認識器。