SU1474656A1

SU1474656A1 - Устройство дл откладки программ

Info

Publication number: SU1474656A1
Application number: SU874277378A
Authority: SU
Inventors: Леонид Олегович Беспалов; Алла Павловна Гладких; Владимир Яковлевич Зельченко; Михаил Николаевич Рахманин
Original assignee: Предприятие П/Я Г-4152
Priority date: 1987-07-06
Filing date: 1987-07-06
Publication date: 1989-04-23

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано в процессе отладки программ задач СЦВМ. Цель изобретени - сокращение объема отладочной пам ти. Цель достигаетс за счет введени одноразр дного блока пам ти. Устройство содержит блок 1 отладочной пам ти, блок 2 элементов ИЛИ, триггер 3, дешифратор 4, блоки 5₁-5_п посто нной пам ти, элементы 6,7 задержки, одноразр дный блок пам ти 8, регистр базового адреса 9,регистр адреса 10, элементы И 18,17. Изобретение позвол ет увеличить объем отлаживаемых программ при небольшой информационной емкости отладочного блока пам ти путем модификации адреса отладочного блока и замещени последним любого из нескольких посто нных запоминающих блоков. 1 ил.

Description

Јь

СП

оэ

Изобретение относитс к цифровой вычислительной технике и может быть использовано в процессе отладки программ задач специализированных цифровых вычислительных машин (СЦВМ) или систем дл обработки цифровых данных, работающих в реальном масштабе времени .

Цель изобретени - сокращение объема отладочной пам ти.

На чертеже показана блок-схема устройства.

Устройство содержит блок 1 отладочной пам ти, блок 2 элементов ИЛИ, триггер 3, дешифратор 4, блоки 5,- 5 (, посто нной пам ти, элементы 6 и 7 задержки, одноразр дный блок 8 пам ти, регистр 9 базового адреса, регистр 10 адреса, первый адресный вход 11, второй адресный вход 12, вход 13 опроса считывани , вход 14 опроса записи, информационный вход 15, информационный выход 16 и элементы И 17 и 18.

Устройство работает следующим образом .

В блок 1 отладочной пам ти производитс загрузка исходного варианта программы, подлежащей отладке, дл чего на информационный вход 15 и на адресный вход 12 устройства подаютс соответственно коды командных слов и их текущие адреса, а на вход 14 - сигналы записи. Затем в одноразр дном блоке 8 пам ти оператором или с помощью операционной системы производитс формирование (запись) единицы в той чейке блока 8„ адрес которой соответствует базовому адресу (или номеру) замещаемого блока (ПЗБ) 5, - 5ц. После этого устройство пре- водитс в режим отладки программ и отработки алгоритмов СЦВС, дл чего на входы 12 и 11 из ЦВМ подаетс код текущего и базового адресов, а на вход 13 - сигнал опроса считывани . Значени текущего и базового адресов запоминаютс соответственно в регистрах 10 и 9. Сигнал опроса считывани с входа 13 устройства, поступа на первый вход блока 8, вызывает считывание информации (признака необходимости замещени ) с блока 8, причем адрес считываемой чейки определ ет10

15

20

25

состо ние. Одновременно с этим сигнал опроса считывани , задержанный с помощью элемента 6 на врем завершени переходных процессов в блоке 8 и переключени триггера 3, поступает на пераые входы элементов И 17 и 18 и по разрешению, выставленному триггером 3 дл элемента И 18, проходит на выход этого элемента. Сигнал опроса с выхода элемента И 18 поступает на четвертый вход блока 1 отладочной пам ти и на вход элемента 7 задержки . В первом случае его по вление вызывает считывание команды отлаживаемой программы с блока 1 и передачу ее через блок 2 на выход устройства . Во втором случае сигнал опроса , задержанный элементом 6, подаетс на второй вход триггера 3 и устанавливает его в исходное состо ние , которое при работе устройства с блоком 1 отладочной пам ти сохран етс до прихода очередного сигнала опроса.

Если в чейке одноразр дного блока 8 пам ти по адресу, выставленному регистром 9, записан О, то по вление очередного сигнала опроса не приводит к считыванию с блока 8 информации , указывающей на необходимость замещени отладочным блоком одного из блоком ПЗБ. Триггер 3 сохран ет свое исходное состо ние, обеспечива прохождение сигнала опроса через элемент И 17 на вход дешифратора 4 и далее на один из входов блоков 5,- 5h. В результате командна информаци , зафиксированна в ПЗБ, считываетс из выбранного блока и через 40 блок 2 поступает на выход 16 устройства .

Claims

Формула изобретени

45

Устройство дл отладки программ,

содержащее регистр адреса, регистр базового адреса, п блоков посто нной пам ти, блок отладочной пам ти, де- 50 шифратор, триггер, два элемента задержки , два элемента И, блок элементов ИЛИ, причем вход опроса устройства через первый элемент задержки соединен с первыми входами первого

30

35

с значением кода, хран щегос в ре- 55 и ВТ°РОГО элементов И, вторые входы гистре 9, Признак необходимости за- которых соединены соответственно с мещени , считанный с блока 8, заломи- пр мым и инверсным выходами триггера, наетс в триггере 3, который в этом нулевой вход которого соединен через случае устанавливаетс в единичное второй элемент задержки с выходом

5

0

5

состо ние. Одновременно с этим сигнал опроса считывани , задержанный с помощью элемента 6 на врем завершени переходных процессов в блоке 8 и переключени триггера 3, поступает на пераые входы элементов И 17 и 18 и по разрешению, выставленному триггером 3 дл элемента И 18, проходит на выход этого элемента. Сигнал опроса с выхода элемента И 18 поступает на четвертый вход блока 1 отладочной пам ти и на вход элемента 7 задержки . В первом случае его по вление вызывает считывание команды отлаживаемой программы с блока 1 и передачу ее через блок 2 на выход устройства . Во втором случае сигнал опроса , задержанный элементом 6, подаетс на второй вход триггера 3 и устанавливает его в исходное состо ние , которое при работе устройства с блоком 1 отладочной пам ти сохран етс до прихода очередного сигнала опроса.

Если в чейке одноразр дного блока 8 пам ти по адресу, выставленному регистром 9, записан О, то по вление очередного сигнала опроса не приводит к считыванию с блока 8 информации , указывающей на необходимость замещени отладочным блоком одного из блоком ПЗБ. Триггер 3 сохран ет свое исходное состо ние, обеспечива прохождение сигнала опроса через элемент И 17 на вход дешифратора 4 и далее на один из входов блоков 5,- 5h. В результате командна информаци , зафиксированна в ПЗБ, считываетс из выбранного блока и через 0 блок 2 поступает на выход 16 устройства .

0

5

Формула изобретени

Устройство дл отладки программ,

содержащее регистр адреса, регистр базового адреса, п блоков посто нной пам ти, блок отладочной пам ти, де- шифратор, триггер, два элемента задержки , два элемента И, блок элементов ИЛИ, причем вход опроса устройства через первый элемент задержки соединен с первыми входами первого

первого элемента И, информационные вход и выход регистра базового адреса подключены соответственно к первому адресному входу устройства и информационному входу дешифратора, информационный вход регистра адреса вл етс вторым адресным входом устройства , отличающеес тем, что, с целью сокращени объема отладочной пам ти, устройство содержит одноразр дный блок пам ти, причем адресный вход и вход считывани одноразр дного блока пам ти соединены соответственно с выходом регистра базового адреса и входом опроса устройства , выход одноразр дного блока пам ти соединен с единичным входом триггера, выход второго элемента И

соединен с тактовым входом дешифратора , выходы которого соединены с входами считывани соответствующих блоков посто нной пам ти, выход регистра адреса соединен с адресными входами блоков посто нной пам ти и блока отладочной пам ти, вход считывани блока отладочной пам ти соединен с выходом первого элемента И, выходы блоков посто нной пам ти и блока отладочной пам ти соединены с соответствующими входами блока элементов ИЛИ, выход которого вл етс информационным выходом устройства, вход записи и информационный вход блока отладочной пам ти вл ютс соответственно входом записи и информационным входом устройства.