SU1633414A1 - Устройство дл сопр жени и отладки программ - Google Patents

Abstract

Изобретение относитс  к вычистигель ной технике и может быть использовано дл  отладки программ и сопр жени  цифро вых. процессоров обработки сигналов с ЭВМ Целью изобретени   вл етс  повышение ко эффициента использовани  оборудовани  Усфойство содержит регистр I управлени , дешифраторы 2, 12 управл ющих сигналов, входной, выходной и буферный регистры 3, 4, 18 шины адреса 5, 13, шины данных 7 8, пам ти 6 17, триггеры 9, 16, блок 10 сравнени , м 1ыигмексоры 11, 24, элементы И 19-23 Трип epov режима 16 устанавливаетс  режим работы пам тей h и 17, сигналы записи и чтени  которых формируютс  элементами И 19-22 В  чейках пам ти 17точек останова описываютс  услови  останова Во врем  работы в режиме отладки программ, хран щихс  в пам ти 6 происходит проверка УСЛОВИИ останова, в результате которой в процессоре обработки cm налов вызывает с  программа обработки прерывани  по вектору 800Н М ьтиплексор 24 адреса позвол ет адресовать пам ти 6 и 17 либо от процессора 14 обработки сигналов, либо с бхферною регистра 18. который св зан с интерфейсом ввода вывода ЭВМ 1 ил Ј (Л

Description

Изобретение относится к вычислительной технике и может быть использовано для сопряжения цифрового процессора обработки сигналов ЭВМ и отладки программ сопрягаемого процессора.

Целью изобретения является повышение коэффициента использования оборудования.

На чертеже приведена блок-схема устройства.

Устройство содержит регистр 1 управления, первый дешифратор 2 управляющих сигналов, входной регистр 3 ввода, выходной регистр 4 вывода, первую адресную шину 5, управляющую первую память 6, первую 7 и вторую 8 шины данных, первый триггер 9, блок 10 сравнения, первый мультиплексор 11 условий, второй дешифратор 12 управляющих сигналов, вторую адресную шину 13, процессор 14 обработки сигналов (ПОС), интерфейс 15 ввода-вывода, второй триггер 16 режима, вторую память 17 (точек останова), буферный регистр 18, первый — пятый элементы И 19—23 и второй мультиплексор 24 адреса.

Устройство сопряжения работает следующим образом.

Для конкретизации описания работы устройства сопряжения рассмотрим вариант сопряжения процессора обработки сигналов типа TMS 320 и интерфейса И 41 в режиме реализации циклов обмена двухбайтным словом данных. В пространстве адресов памяти обмена данными по интерфейсу сопровождается сигналами по линиям управления MWIC и MRDC, а в пространстве адресов ввода-вывода — 10WC и 10RC., Ширину обмена, обмен словом или обмен отдельными его байтами по линиям младших разрядов шины данных определяет сигнал BHE.N. На каждый из сигналов MWTC, MRDC, 10WC, 10RC устройство должно ответить сигналом подтверждения ХАСК по принципу квитирования.

Устройство работает под управлением программы процессора 14 обработки сигналов, которая помещена в памяти 6.

Работа осуществляется в двух режимах — обмена информацией ПОС 14 с интерфейсом 15 и в режиме отладки программ ПОС 14 с остановом по выбранным точкам останова. Устройство может так же выполнить программу работы ПОС 14 без останова.

С выхода регистра 1 управления на управляющий вход мультиплексора 24 адреса и вход RS ПОС 14 поступает сигнал RS, по которому осуществляется останов ПОС 14, а мультиплексор 24 адреса переводится в режим, в котором адрес на адресные входы 6 и 17 памяти поступает с выхода буферного регистра 18. С выхода регистра 1 управления на синхро-вход триггера 16 режима поступает сигнал WR16 записи, по которому он устанавливается в нулевое состояние, снимая запрещающий сигнал с элемента и 19. С шины 7 данных по сигналу записи WR 18 в буферный регистр 18 записывается адрес ячейки памяти. Затем с шины 7 данных по сигналу записи WR 4 дешифратора 12 управляющих сигналов в регистр 4 записывают информацию. В регистр 1 управления от шины 7 данных записывается управляющая информация, по которой с регистра 4 содержимое поступает на шину 8 данных процессора 14 обработки сигналов. В регистр 1 управления от шины 7 данных по сигналу записи WR 1 записывается следующая информация управления, по которой с выхода регистра 1 на элементы И 19 и 20 поступают сигналы EWE и ECS разрешения и выборки памяти 6 соответственно. На элементах И 19, 20 и 23 формируются сигналы записи Ц77? 6, разрешения выбора CS и выбора памяти 6 CS 6 соответственно. По сигналу записи WR 6 с шины 8 данных в память 6 по адресу на выходе мультиплексора 24 адреса в выбранную ячейку памяти 6 записывается информация. После загрузки памяти 6 программой монитора и отлаживаемой программой снимают сигнал RS и происходит запуск ПОС 14 на выполнение программы монитора с остановом (режим трассировки) по выбранным точкам останова или без останова.

Затем происходит загрузка памяти 17 отлаживаемой программы, которая хранится в управляющей памяти 6. В регистр 4 вывода от шины 7 данных по сигналу записи WR 4 дешифратора 12 записывается информация, которая содержит адрес памяти 17 и бит управления (единица этого бита означает, что по данному адресу предусматривается останов), а сигналом RS мультиплексор 24 адреса переводит в режим передачи адреса памяти от адресной шины 5 процессора 14 на адресные входы памятей 6 и 17. Командой 1N от процессора 14 поступает сигнал DEN, по которому на выходе первого дешифратора 2 управляющих сигналов (адрес на вход дешифратора 2 поступает с шины 5 процессора 14) формируется сигнал разрешения выдачи содержимого регистра 4 вывода ка шину 8. С шины 8 данных содержимое записывается в память данных процессора 14. Затем следующей командой 1N на выходе дешифратора 2, на вход которого с шины 5 и первого управляющего входа поступают адрес и сигнал DEN разрешения (сигнал DEN вырабатывается процессором 14 во всех командах 1 N), формируется сигнал ST16. По сигналу ST 16 триггер 16 режи> ма устанавливается в «единичное» состоя ние. В этом состоянии выходам триггера режима 16 разрешается формирование сигнала записи WR 17 на элементе И 22 и запрещается формирование сигнала записи WR 6 на элементе И 19. Командой TBLW данные из памяти данных ПОС 14 поступают на шину 8, а сигнал WE —- на четвертый управляющий вход устройства и второй вход элемента И 22, на выходе которого формируется сигнал записи 17. По сигналу WR17 в память 17 точек^останова по адресу на шине 5 с шины 8 записывается информация. Сформированный сигнал WR 17 запрещает формирование сигнала выборки CS 6 на элементе И 23, т.е. запрещается запись в памяти 6. Процесс записи в память 17 точек останова заканчивается командой 1N процессора 14, по которой на выходе дешифратора 2 вырабатывается сигнал RT 16, по которому триггер 16 режима устанавливается в «нулевое> состояние, т.е. разрешается запись в памяти 6. Цикл записи повторяется до заполнения всей памяти 17 по инициативе от интерфейса 15.

Чтение команд из памяти 6 происходит выставлением на первую шину 5 адреса адреса команды, который через мультиплексор 24 поступает на входы адреса блоков памяти би 17. Адрес команды сопровождают сигналом MEN, по которому элементами И 20 и 23 формируется сигнал CS6 разрешения чтения памяти 6. Считанное слово команды с выхода памяти 6 поступает на первую шину 7 данных и по ней в ПОС 14. Работа устройства основана на программном опросе ПОС 14 состояния линий управления интерфейса 15 командой B10Z и формирования ответных сигналов ХАСК на выходе регистра 1 управления, в который командой OUT 1 заносится слово управления Состояние линий управления интерфейса 15 опрашивает мультиплексор 11, работа которого управляется младшими разрядами с шины 8. Модифицированная команда B10Z проверки состояния внешних устройств, осуществляющая переход по адресу в зависимости от состояния сигнала B10Z на выходе триггера 9, выполняется следующим образом. В момент чтения из памяти 6 управления первого слова команды B10Z на вход мультиплексора 1 1 с шины 7 данных поступает код, размещенный в неиспользованные разряды 0, 1, 2 первого слова команды. Этим кодом выбирается информационный вход мультиплексора 11, к которому подключена опрашиваемая линия интерфейса 15. С выхода блока 10 сравнения сигнал поступает на информационый вход триггер:: 9 и фиксируется задним фронтом сигнала MEN на входе управления. С выхода триггера 9 сигнал В10 поступает на информационый вход В10 процессора 14. Если В10=0, то ПОС 14 осуществляет переход по адресу, указанному во втором слове команды B10Z. Если В 10=1, то следующая команда выбирается в естественном порядке.

Для обмена одним словом в пространстве адресов памяти устройство следит за состоянием линий MWTC и MRDC интерфейса 15 путем циклического выполнения команды B10Z с соответствующей выборкой опрашиваемых линий. Если по интерфейсу 15 поступает низкий уровень сигнала MWTC=0, свидетельствующий об операции вывода данных из интерфейса 15 в устройство, и если сигнал ΒΗΕΝ=0, происхо дит обмен словом. Посредством команды OUT1, при выполнении которой по адресу с младших разрядов первой шины 5 адреса и при наличии сигнала первый дешифратор 2 выдает на вход управления регистра 1 управления сигнал записи, по которому с второй шины 8 данных в регистр 1 управления записывают слово управления. В слове управления установлен разряд С|, разрешающий по второму входу управления запись слова с первой шины 7 данных в регистр 4, и разряд ХАСК=0, формирующий ответный низкий уровень сигнала квитирования на соответствующей линии интерфейса 15. Затем командой B10Z устройство проверяет снятие интерфейсом 15 активного низкого уровня сигнала MWTC и посредством команды OUT 1 регистр 1 управления снимает активный низкий уровень сигнала ХАСК.

Цикл обмена одним словом завершается выполнением команды 1 N. Первый дешифратор 2, управляемый кодом с первой шины 5 адреса и сигналом управления DEN с ПОС 14, выдает сигнал на первый вход управления регистра 4, данные из которого по этому сигналу поступают на вторую шину 8 данных и далее в ПОС 14.

При появлении на информационных входах мультиплексора 11 сигнала BHEN=1 устройство переходит в режим последовательного обмена байтами между ПОС 14 и интерфейсом 15. Выданные в регистр 1 управления командой OUT 1 слова управления содержат разряды С, и С₂, поступающие с первого выхода регистра 1 управления на второй вход разрешение чтения регистра 4 вывода. Разряд С₂ обеспечивает прием в регистр 4 вывода старшего байта слова с младших разрядов первой шины 7 данных, а затем разряд С,₃ обеспечивает прием младшею разряда слова. Каждый прием байта сопровождается обменом квитирующих сигналов MWTC и ХАСК·

При появлении на информационных входах мультиплексора 11 низкого уровня сигнала MRDC=0, свидетельствующего об операции ввода слова в интерфейс 15, ПОС 14, выполняя команду OUT 2. выдает на первую шину 5 адреса код, по которому первый дешифратор 2 задает на второй вход записи регистра 3 ввода сигнал записи. По этому сигналу в регистр 3 ввода с второй шины 8 данных записывают слово данных.

Затем, при состоянии сигнала интерфейса ВHEN= 1, ПОС 14 по команде OUT 1 выдает на первую шину 5 адреса код, по которому первый дешифратор 2 выставляет на вход регистра 1 управления сигнал записи управляющего слова с разрядом Е|, который поступает на первый вход записи регистра 3 ввода. По разряду Е, слово данных из регистра 3 ввода выдается на первую шину 7 данных. При состоянии сигнала ΒΗΕΝ=0 в данных команды OUT 1 присутствуют разряды Е₂ и Ез. По разряду Е₂ осуществляют передачу старшего байта слова данных из регистра 3 ввода на младшие разряды первой шины 7 данных и затем по разряду Ез осуществляют передачу младшего байта слова данных из регистра 3 ввода на младшие разряды первой шины 7 данных. Обмен сопровождается квитированием сигналами MRDC и ХАСК.

Обмен в пространстве адресов ввода-вывода происходит как было описано выше, однако при этом используются сигналы 10WC и 10RC интерфейса 15.

Процесс отладки программ управляется монитором ПОС 14, записанному в память 6, совместно с управлением от интерфейса 15. В режиме отладки программ с шины 7 данных в регистр 1 управления по сигналу WR 1 дешифратора 12 записывается бит разрешения останова, который с седьмого выхода регистра I поступает на вход третьего элемента И 21. На первой шине 5 адреса ПОС 14 выставляет адрес текущей команды, который через мультиплексор 24 адреса поступает на адресные входы памяти 6 и 17. Сигналом MEN процессора 14 от элемента И 20 формируется сигнал С выборки, который поступает на первый вход пятого элемента И 23, на второй вход которого поступает разрешающий сигнал WR 17, на выходе пятого элемента И 23 формируется сигнал CS6 выборки памяти 6. С выхода памяти 6 команда поступает на вторую шину 8 данных и шину данных ПОС 14. По этому же адресу на выходе памяти 17 точек останова выставляется сигнал станова 1 NT= 1 означает, что по данному адресу программы отладки предусмотрен останов. Если I NT= 1, на третьем элементе И 21 формируется сигнал останова, который поступает на вход МР/МС процессора 14. По этому сигналу в ПОС 14 вызывается программа обработки прерывания по вектору 8Н. По этому адресу находится начало программы монитора. Монитор содействует с сигналами интерфейса 15 и осуществляет отладку программы по шагам (можно проследить процесс выполнения программы отладки, которая хранится в памяти -6).

Claims (1)

1. Формула изобретения

   Устройство для сопряжения и отладки программ, содержащее первый мультиплексор, управляющий вход которого соединен с входом условий устройства, выход первого мультиплексора соединен с первым входом блока сравнения, выход которого соединен с информационным входом первого триггера, выход которого является выходом условия перехода устройства, вход разрешения выборки которого соединен с синхровходом первого триггера, первый адресный вход устройства через шину адреса соединен с информационным входом первого дешифратора управляющих сигналов, с первого по третий выходы которого соединены соот ветственно с входом записи входного регистра, входом чтения выходного регистра и входом чтения регистра управления, с первого по третий выходы которого соединены с управляющими входами входного ц выходного регистра и управляющим выходом устройства, первый информационный вход-выход которого соединен через первую шину данных с информационным входом выходного регистра, первым информационным входом регистра управления и выходом входного регистра, второй информационный входвыход устройства соединен через вторую шину данных с вторым входом блока сравнения, информационным входом первого мультиплексора, информационным входом-выходом первой памяти, с выходом выходного регистра, информационным входом входного регистра и вторым информационным входом регистра управления, второй адресный вход устройства соединен с информационным входом второго дешифратора управляющих сигналов, вход разрешения выдачи устройства соединен с первым управляющим входом первого дешифратора управляющих сигналов, отличающееся тем, что, с целью повышения коэффициента использования оборудования, в него введены второй триггер, второй мультиплексор, буферный регистр, вторая память, пять элементов И, причем вход разрешения записи устройства соединен с первыми входами с первого по третий элементов И и вторым управляющим входом первого дешифратора управляющих сигналов, третий и четвертый выходы которого соединены с единичным и нулевым входами второго триггера, нулевой и единичный выходы которого соединены с вторыми входами соответственно первого и второго элементов И, вход разрешения выборки устройства соединен с вторым входом третьего элемента И, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с входом выборки первой памяти, вход записи которой соединен с выходом второго элемента И, выход первого элемента И соединен с входом записи второй памяти, информационный вход которого соединен через вторую шину данных с вторым информационным входом-выходом устройства, первый адресный вход которого соединен через шину адреса с первым информационным входом второго мультиплексора, выход которого соединен с адресными входами первой и второй памяти, выход первой памяти и четвертый выход регистра управления соединены с входами пятого элемента И, выход которого соединен с выходом прерывания устройства, первый информационный вход—выход которого через первую шину данных соединен с информационным входом буферного регистра, выход которого соединен с вторым информационным входом второго мультиплексора, управляющий вход которого и выход останова устройства соединен с пятым выходом регистра управления, шестой, седьмой и восьмой выходы которого соединены с третьими входами соответственно второго и третьего элементов И и синхровходом второго триггера, управляющий вход устройства соединен с управляющим входом вто10 рого дешифратора управляющих сигналов, с первого по четвертый выходы которого соединены с входами записи выходного регистра, регистра управления и буферного регистра и входом чтения входного ре⁵ гистра.