SU1297117A1 - Оперативное запоминающее устройство с обнаружением ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам дл  чтени  информации из запоминающих устройств , и может быть применено при создании надежных систем обработки данных. Цель изобретени  - повышение надежности устройства. Устройство содержит регистр 1 адреса, входной регистр 2 информации , два выходных регистра 8 и 9 информации дл  хранени  чисел в пр мом и обратном кодах соответственно, одноразр дные блоки 7 пам ти, блок 10 контрол , блок 3 синхронизации, элемент ИЛИ 4, элемент ИЛИ-НЕ 5, элементы И-ИЛИ 6. В устройстве осуществл етс  анализ его работоспособности по анализу информации, содержащейс  в регистрах 8 и 9. 2 ил. ю со

Description

Изобретение относитс  к вычислительной технике, в частности к,устройствам дл  чтени  информации из запоминающих устройств, и может быть применено при создании надежных систем обработки данных.

Цель изобретени  - повышение надежности устройства.

На фиг. изображена структурна  схема оперативного запоминающего устройства с обнаружением ошибок; на фиг. 2 - структурна  схема возможного варианта блока синхронизации.

Оперативное запоминаюш,ее устройство с обнаружением ошибок (фиг. 1) содержит регистр 1 адреса, входной регистр 2 информации , блок 3 синхронизации, элемент ИЛИ 4 и элемент ИЛИ-НЕ 5, элементы И-ИЛИ 6|-6k (где k - число разр дов устройства ), одноразр дные блоки пам ти, первый выходной регистр 8 информации, хра- н ш,ий информацию в пр мом коде, второй выходной регистр 9 информации, хран щий информацию в обратном коде, блок 10 контрол , имеющий управл ющий вход П. Регистры 8 и 9 выполнены соответственно на триггерах 12i -12, и 13i -13. Блок выполнен на сумматорах 14i -14 по модулю два. Устройство имеет вход 15 записи, вход 16 синхронизации, информационный вход 17, адресный вход 18 и выход 19.Блок 3 синхронизации содержит (фиг. 2} триггеры 20- 22 и элементы 23-25 задержки.

Устройство работает следуюш,им образом,

В исходном состо нии регистры 1, 2,8 и 9 наход тс  в нулевом состо нии, в блоках 7 записана нулева  информаци  (здесь и далее индекс k в цифровых позици х опущен).

Рассмотрим работу устройства на приме- ре записи числа 10... 1 по первому адресу. Из внешнего устройства (не показано) на входы 15, 17 и 18 устройства поступают соответствующие сигналы «Занись,«Инфор- маци  и «Адрес, по которым происходит запись указанного числа 10...1 в бло- ки 7 по первому адресу. Далее по сигналу «Считывание, поступающему на вход 16, и «Адрес, поступающему на вход 18, происходит считывание из блоков 7 по первому адресу числа 0... в регистр 8.

Сигнал «Считывание с входа 16 поступает также на вход блока 3 и задним фронтом запускает его. При этом на первом выходе блока 3 вырабатываетс  сигнал «Запись 1, с помощью которого в блоки 7 происходит запись инверсного числа 01...О, гак как элементы И-ИЛИ 6 оказываютс  открытыми дл  прохождени  сигналов с инверсных выходов триггеров 12 регистра 8 (что легко проследить по чертежу, при этом на регистре 1 сохран етс  код первого адреса ).

После прохождени  сигнала «Запись 1 на втором выходе блока 3 вырабатываетс  сигнал «Считывание Ь, с помощью которого происходит считывание из блоков 7 в регистр 9 инверсного числа 01...0.

Таким образом в регистрах 8 и 9 записываютс  соответственно числа 10...1 и 01...О, которые поступают на входы блока 10, в котором производитс  сложение по модулю два этих чисел.

Далее происходит восстановление исходного числа. Дл  этого на третьем выходе блока 3 вырабатываетс  сигнал «Запись 2, с помощью которого в блоки 7 происходит запись пр .мого числа 10...1, так как элементы И-ИЛИ 6 оказываютс  открытыми дл  прохождени  сигналов с пр мых выходов триггеров 12 регистра 8.

По сигналу «Запись 2, поступающему на вход 11 блока 10, происходит выдача содержимого блока 0 на выход 19 устройства. При правильной работе блоков 7 на выходе каждого из сумматоров 14 должен присутствовать сигнал высокого уровн . на выходе хот  бы одного из сумматоров 4 будет обнаружен сигнал нулевого уровн , то блок 10 зафиксирует это как ошибку и по сигналу «Запись 2 выдаст на выход 19 сигнал неисправности.

Claims (1)

1. Формула изобретени 

   Оперативное запоминающее устройство с обнаружением ошибок, содержащее входной регистр информации, вход которого  вл етс  информационным входом устройства, первый выходной регистр информации, блок контрол , регистр адреса, вход которого  вл етс  адресным входом устройства, одноразр дные блоки пам ти, адресные входы которых подключены к выходам регистра адреса , а выходы - к информационным входам первого выходного регистра информации , управл ющий вход которого  вл етс  входом синхронизации устройства, отличающеес  тем, что, с целью повышени  надежности устройства, в него введены второй выходной регистр информации, элементы И-ИЛИ, элемент ИЛИ, элемент ИЛИ- НЕ и блок синхронизации, первый выход которого подключен к первым входам элемента ИЛИ, элемента ИЛИ-НЕ и элементов И-ИЛИ, второй вход блока синхронизации соединен с вторыми входами элемента ИЛИ, элемента ИЛИ-НЕ, элементов И-ИЛИ и управл ющим входом блока контрол , третий выход блока синхронизации подключен к третье.му входу элемента ИЛИ- НЕ и входу синхронизации второго выходного регистра информации, информационные входы которого соединены с выходами одноразр дных блоков пам ти,четвертый вход элемента ИЛИ-НЕ подключен к входу блока синхронизации и входу синхронизации устройства, п тый вход элемента ИЛИ-НЕ и третьи входы элемента ИЛИ и элементов И-ИЛИ  вл ютс  входом записи устройства , четвертый-шестой входы элементов И-ИЛИ подключены соответственно к выходам входного регистра информации и пр мым инверсным выходам первого выходного регистра информации, выходы элементов И-ИЛИ, элемента ИЛИ и элемента ИЛИ- НЕ соединены соответственно с информационными входами, входами записи-чтени  и входами выбора кристалла одноразр дных блоков пам ти, пр мые выходы первого и выходы второго выходных регистров информации соединены с информационными входами блока контрол , выход которого  вл етс  выходом устройства.

   20

   21

   22

   фиг. 2