JPH08102184A - 半導体集積回路装置およびそのスクリーニング方法 - Google Patents
半導体集積回路装置およびそのスクリーニング方法Info
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- JPH08102184A JPH08102184A JP6236263A JP23626394A JPH08102184A JP H08102184 A JPH08102184 A JP H08102184A JP 6236263 A JP6236263 A JP 6236263A JP 23626394 A JP23626394 A JP 23626394A JP H08102184 A JPH08102184 A JP H08102184A
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Abstract
(57)【要約】
【目的】 半導体集積回路装置のスクリーニングにおい
て、Ｉ／Ｏ方向の縮約を行い、短時間で効率よく確実に
スクリーニングを行う。 【構成】 スクリーニングを行うメモリ回路のメインア
ンプの後段に、Ｅｘｃｌｕｓｉｖｅ ＮＯＲの比較回路
２〜５をそれぞれ接続し、その比較回路２〜５の比較結
果をＡＮＤの比較回路６に入力させ、比較回路６の出力
を所定のＩ／Ｏポートに出力させる。メモリ回路に不良
がない場合には、比較回路６の出力は、Ｈｉ信号出力と
なり、不良発生時にはＬｏ信号出力となる。
て、Ｉ／Ｏ方向の縮約を行い、短時間で効率よく確実に
スクリーニングを行う。 【構成】 スクリーニングを行うメモリ回路のメインア
ンプの後段に、Ｅｘｃｌｕｓｉｖｅ ＮＯＲの比較回路
２〜５をそれぞれ接続し、その比較回路２〜５の比較結
果をＡＮＤの比較回路６に入力させ、比較回路６の出力
を所定のＩ／Ｏポートに出力させる。メモリ回路に不良
がない場合には、比較回路６の出力は、Ｈｉ信号出力と
なり、不良発生時にはＬｏ信号出力となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＶＲＡＭ（Ｖｉｄｅｏ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉ
ｃ ＲＡＭ）などのＩ（Ｉｎｐｕｔ）／Ｏ（Ｏｕｔｐｕ
ｔ）の数が多い半導体集積回路装置に適用して有効な技
術に関するものである。
関し、特に、ＶＲＡＭ（Ｖｉｄｅｏ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉ
ｃ ＲＡＭ）などのＩ（Ｉｎｐｕｔ）／Ｏ（Ｏｕｔｐｕ
ｔ）の数が多い半導体集積回路装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところでは、ＤＲＡ
Ｍのスクリーニングで４ビット縮約を例に取ると、図６
に示すように、メモリアレイから４Ｃｏｌｕｍｎ分同時
に読み出したデータをメインアンプによって増幅させ、
そのメインアンプからＨｉ信号読み出し時の出力信号Ｍ
Ｏi 〜ＭＯi+7 およびＬｏ信号読み出し時の出力信号Ｍ
Ｏi Ｂ〜ＭＯi+7 Ｂを半導体集積回路装置内に設けたＮ
ＡＮＤにより構成されている比較回路３０に入力させ、
その比較結果をＩ／Ｏポートに出力させることによって
行っている。
Ｍのスクリーニングで４ビット縮約を例に取ると、図６
に示すように、メモリアレイから４Ｃｏｌｕｍｎ分同時
に読み出したデータをメインアンプによって増幅させ、
そのメインアンプからＨｉ信号読み出し時の出力信号Ｍ
Ｏi 〜ＭＯi+7 およびＬｏ信号読み出し時の出力信号Ｍ
Ｏi Ｂ〜ＭＯi+7 Ｂを半導体集積回路装置内に設けたＮ
ＡＮＤにより構成されている比較回路３０に入力させ、
その比較結果をＩ／Ｏポートに出力させることによって
行っている。
【０００３】なお、ＤＲＡＭのスクリーニングについて
記載されている例として、株式会社工業調査会、１９９
１年６月１日発行「電子材料」６月号（第３０巻６
号）、Ｐ４４〜Ｐ４８がある。
記載されている例として、株式会社工業調査会、１９９
１年６月１日発行「電子材料」６月号（第３０巻６
号）、Ｐ４４〜Ｐ４８がある。
【０００４】
【発明が解決しようとする課題】ところが、上記で用い
た比較回路では、８ビットの縮約を行うために８入力の
ＮＡＮＤまたはその等価回路が必要になり、半導体チッ
プ内の配線数の増加および比較回路による遅延時間が問
題となる。
た比較回路では、８ビットの縮約を行うために８入力の
ＮＡＮＤまたはその等価回路が必要になり、半導体チッ
プ内の配線数の増加および比較回路による遅延時間が問
題となる。
【０００５】また、テスタの信号入力数が限られている
ので、Ｉ／Ｏ数の多いＤＲＡＭやＶＲＡＭなどの半導体
集積回路装置では同時にスクリーニングできる数が減っ
てしまい、スクリーニング効率が下がってしまう。
ので、Ｉ／Ｏ数の多いＤＲＡＭやＶＲＡＭなどの半導体
集積回路装置では同時にスクリーニングできる数が減っ
てしまい、スクリーニング効率が下がってしまう。
【０００６】本発明の目的は、アドレス方向の縮約だけ
でなく、Ｉ／Ｏ方向の縮約を行うことにより短時間で効
率よくスクリーニングを行い、スクリーニング回路の配
線数を削減することのできる半導体集積回路装置を提供
することにある。
でなく、Ｉ／Ｏ方向の縮約を行うことにより短時間で効
率よくスクリーニングを行い、スクリーニング回路の配
線数を削減することのできる半導体集積回路装置を提供
することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】すなわち、本発明の半導体集積回路装置
は、排他的否定論理和回路による比較回路と、論理積回
路による比較回路とよりなるスクリーニング回路であ
り、排他的否定論理和回路による比較回路の出力を論理
積回路による比較回路によって縮約させるものである。
は、排他的否定論理和回路による比較回路と、論理積回
路による比較回路とよりなるスクリーニング回路であ
り、排他的否定論理和回路による比較回路の出力を論理
積回路による比較回路によって縮約させるものである。
【００１０】また、本発明の半導体集積回路装置は、否
定回路によるインバータと、排他的論理和回路による比
較回路と、論理積回路による比較回路とよりなるスクリ
ーニング回路であり、１入力置きのＩ／Ｏからの入力信
号を否定回路によるインバータによって信号反転させメ
モリに書き込み、読み出し時には、排他的論理和回路に
よる比較回路に入力させ、その出力を論理積回路による
比較回路によって縮約させるものである。
定回路によるインバータと、排他的論理和回路による比
較回路と、論理積回路による比較回路とよりなるスクリ
ーニング回路であり、１入力置きのＩ／Ｏからの入力信
号を否定回路によるインバータによって信号反転させメ
モリに書き込み、読み出し時には、排他的論理和回路に
よる比較回路に入力させ、その出力を論理積回路による
比較回路によって縮約させるものである。
【００１１】さらに、本発明の半導体集積回路装置は、
すべてのＩ／Ｏポートにテスト信号が伝達されるように
接続された所定の１本のＩ／Ｏポートにテスト信号を入
力しメモリに書き込みメモリから読み出すときは、隣接
する２本毎のＩ／Ｏポートの排他的論理和による比較を
行い、排他的論理和によるそれらの比較結果の出力を論
理積により比較することにより半導体集積回路装置のＲ
ＡＭのスクリーニングを行い、Ｉ／Ｏ方向の縮約を行う
ものである。
すべてのＩ／Ｏポートにテスト信号が伝達されるように
接続された所定の１本のＩ／Ｏポートにテスト信号を入
力しメモリに書き込みメモリから読み出すときは、隣接
する２本毎のＩ／Ｏポートの排他的論理和による比較を
行い、排他的論理和によるそれらの比較結果の出力を論
理積により比較することにより半導体集積回路装置のＲ
ＡＭのスクリーニングを行い、Ｉ／Ｏ方向の縮約を行う
ものである。
【００１２】
【作用】上記のような構成の半導体集積回路装置によれ
ば、複数のＩ／Ｏポートの信号入出力を１本のＩ／Ｏポ
ートの信号入出力に縮約することができる。
ば、複数のＩ／Ｏポートの信号入出力を１本のＩ／Ｏポ
ートの信号入出力に縮約することができる。
【００１３】また、１ピン置きのＩ／Ｏポートの入力信
号を反転させることにより、メモリアレイだけでなくＹ
デコーダのスクリーニングも行うことができるようにな
る。
号を反転させることにより、メモリアレイだけでなくＹ
デコーダのスクリーニングも行うことができるようにな
る。
【００１４】それにより、スクリーニング回路の配線数
を低減させることができるので、半導体集積回路装置の
集積度が向上する。
を低減させることができるので、半導体集積回路装置の
集積度が向上する。
【００１５】また、短時間で確実に半導体集積回路装置
のスクリーニングを行うことができるようになる。
のスクリーニングを行うことができるようになる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１７】（実施例１）図１は、本発明の実施例１に
よるＤＲＡＭのスクリーニング回路の要部ブロック図、
図２は、本発明の実施例１による半導体集積回路装置の
全体ブロック図、図３（ａ）は、本発明の実施例１によ
るＤＲＡＭのスクリーニング回路の配線チャネル図、
（ｂ）は、本発明者が検討を行った８Ｉ／Ｏ縮約に応用
したＤＲＡＭのスクリーニング回路の配線チャネル図で
ある。
よるＤＲＡＭのスクリーニング回路の要部ブロック図、
図２は、本発明の実施例１による半導体集積回路装置の
全体ブロック図、図３（ａ）は、本発明の実施例１によ
るＤＲＡＭのスクリーニング回路の配線チャネル図、
（ｂ）は、本発明者が検討を行った８Ｉ／Ｏ縮約に応用
したＤＲＡＭのスクリーニング回路の配線チャネル図で
ある。
【００１８】本実施例１において、Ｉ／Ｏ方向の縮約を
行うための半導体集積回路装置のスクリーニング回路１
は、比較回路２〜５と比較回路６とによって構成されて
いる。
行うための半導体集積回路装置のスクリーニング回路１
は、比較回路２〜５と比較回路６とによって構成されて
いる。
【００１９】この比較回路２〜５は、Ｅｘｃｌｕｓｉｖ
ｅ ＮＯＲ（排他的否定論理和回路）による論理回路で
あり、比較回路６は、ＡＮＤ（論理積回路）による論理
回路である。
ｅ ＮＯＲ（排他的否定論理和回路）による論理回路で
あり、比較回路６は、ＡＮＤ（論理積回路）による論理
回路である。
【００２０】次に、図２に示すように、スクリーニング
を行うための信号がテスタ２０から外部入力されるＩ／
ＯポートＩ／Ｏｉは、１本の所定のＩ／Ｏポートのみに
入力することにより、Ｉ／Ｏポートすべてに信号が入力
されるように半導体集積回路装置内で接続されている。
を行うための信号がテスタ２０から外部入力されるＩ／
ＯポートＩ／Ｏｉは、１本の所定のＩ／Ｏポートのみに
入力することにより、Ｉ／Ｏポートすべてに信号が入力
されるように半導体集積回路装置内で接続されている。
【００２１】また、テスタにより信号入力されたＩ／Ｏ
ポートＩ／Ｏｉは、それぞれのＩ／Ｏポートの読み出し
および書き込みの動作を行うメモリアレイ２１に接続さ
れており、そのメモリアレイ２１は信号の増幅を行うそ
れぞれのメインアンプ２２に接続され、メインアンプ２
２により増幅された信号は比較回路２〜６により構成さ
れた縮約回路２３に入力される。
ポートＩ／Ｏｉは、それぞれのＩ／Ｏポートの読み出し
および書き込みの動作を行うメモリアレイ２１に接続さ
れており、そのメモリアレイ２１は信号の増幅を行うそ
れぞれのメインアンプ２２に接続され、メインアンプ２
２により増幅された信号は比較回路２〜６により構成さ
れた縮約回路２３に入力される。
【００２２】そして、それぞれのメインアンプからの出
力信号ＭＯi 〜ＭＯp は、比較回路２〜５の入力ＩＰ1
とＩＰ2 に接続され、出力ＯＰ1 から出力される。
力信号ＭＯi 〜ＭＯp は、比較回路２〜５の入力ＩＰ1
とＩＰ2 に接続され、出力ＯＰ1 から出力される。
【００２３】この出力ＯＰ1 から出力された信号は、そ
の後段に接続されている比較回路６の入力ＩＰ3 に入力
され、出力ＯＰ2 から比較結果の信号が出力され出力用
の所定のＩ／ＯポートＩ／Ｏｉに出力される。
の後段に接続されている比較回路６の入力ＩＰ3 に入力
され、出力ＯＰ2 から比較結果の信号が出力され出力用
の所定のＩ／ＯポートＩ／Ｏｉに出力される。
【００２４】次に、本実施例の動作について説明する。
【００２５】所定のＩ／ＯポートＩ／Ｏｉにテスタによ
ってデータが書き込まれる。読み出し時には、それぞれ
のメモリアレイ２１およびメインアンプ２２を介して、
出力信号ＭＯi 〜ＭＯp が比較回路２〜５の入力ＩＰ1,
ＩＰ2 に入力される。
ってデータが書き込まれる。読み出し時には、それぞれ
のメモリアレイ２１およびメインアンプ２２を介して、
出力信号ＭＯi 〜ＭＯp が比較回路２〜５の入力ＩＰ1,
ＩＰ2 に入力される。
【００２６】この比較回路２〜５は、Ｅｘｃｌｕｓｉｖ
ｅ ＮＯＲによる論理回路であるので、たとえば、比較
回路２の入力ＩＰ1 およびＩＰ2 の入力がＨｉ信号入力
の場合、出力ＯＰ1 はＨｉ信号出力となるが、そのほか
の信号入力の場合では、すべて出力ＯＰ1 はＬｏ信号が
出力されることになる。
ｅ ＮＯＲによる論理回路であるので、たとえば、比較
回路２の入力ＩＰ1 およびＩＰ2 の入力がＨｉ信号入力
の場合、出力ＯＰ1 はＨｉ信号出力となるが、そのほか
の信号入力の場合では、すべて出力ＯＰ1 はＬｏ信号が
出力されることになる。
【００２７】よって、所定のＩ／ＯポートＩ／ＯｉにＨ
ｉ信号が入力されると、メモリアレイ２１内のメモリ回
路が正常の動作時に比較回路２の入力ＩＰ1,ＩＰ2 は、
Ｈｉ信号が入力され、出力ＯＰ1 は、Ｈｉ信号となる。
ｉ信号が入力されると、メモリアレイ２１内のメモリ回
路が正常の動作時に比較回路２の入力ＩＰ1,ＩＰ2 は、
Ｈｉ信号が入力され、出力ＯＰ1 は、Ｈｉ信号となる。
【００２８】次に、比較回路２〜５の後段に接続されて
いる比較回路６はＡＮＤによる論理回路であるので、入
力ＩＰ3 がすべてＨｉ信号入力の場合は出力ＯＰ2 がＨ
ｉ信号出力となり、その他の場合、出力ＯＰ2 はすべて
Ｌｏ信号出力となる。
いる比較回路６はＡＮＤによる論理回路であるので、入
力ＩＰ3 がすべてＨｉ信号入力の場合は出力ＯＰ2 がＨ
ｉ信号出力となり、その他の場合、出力ＯＰ2 はすべて
Ｌｏ信号出力となる。
【００２９】よって、所定のＩ／ＯポートＩ／ＯｉにＨ
ｉ信号が入力された場合、比較回路２〜５の出力ＯＰ1
がすべてＨｉ信号出力であるので、比較回路６の出力Ｏ
Ｐ２はＨｉ信号出力となる。
ｉ信号が入力された場合、比較回路２〜５の出力ＯＰ1
がすべてＨｉ信号出力であるので、比較回路６の出力Ｏ
Ｐ２はＨｉ信号出力となる。
【００３０】また、所定のＩ／ＯポートＩ／ＯｉにＬｏ
信号が入力された場合も、比較回路２〜５の出力ＯＰ1
はＨｉ信号出力となる。そして、比較回路２〜５の出力
ＯＰ2 は、入力ＩＰ3 がすべてＨｉ信号入力となるの
で、出力ＯＰ2 はＨｉ信号出力となり、出力ＯＰ2 に接
続されている所定のＩ／ＯポートＩ／ＯｉもＨｉ信号出
力となる。
信号が入力された場合も、比較回路２〜５の出力ＯＰ1
はＨｉ信号出力となる。そして、比較回路２〜５の出力
ＯＰ2 は、入力ＩＰ3 がすべてＨｉ信号入力となるの
で、出力ＯＰ2 はＨｉ信号出力となり、出力ＯＰ2 に接
続されている所定のＩ／ＯポートＩ／ＯｉもＨｉ信号出
力となる。
【００３１】次に、メモリアレイ２１におけるメモリ回
路に不良がある場合、比較回路２〜５の入力ＩＰ1 また
はＩＰ2 のどちらか一方の入力信号がＩ／ＯポートＩ／
Ｏｉの入力信号と反対の信号、すなわち、Ｉ／Ｏポート
Ｉ／ＯｉがＨｉ信号入力の場合はＬｏ信号入力が、Ｉ／
ＯポートＩ／ＯｉがＬｏ信号入力の場合はＨｉ信号が入
力されることになり、不良回路が接続されている比較回
路２〜５の出力ＯＰ1はＬｏ信号出力となることによっ
て比較回路６の出力ＯＰ2 もＬｏ信号出力となる。
路に不良がある場合、比較回路２〜５の入力ＩＰ1 また
はＩＰ2 のどちらか一方の入力信号がＩ／ＯポートＩ／
Ｏｉの入力信号と反対の信号、すなわち、Ｉ／Ｏポート
Ｉ／ＯｉがＨｉ信号入力の場合はＬｏ信号入力が、Ｉ／
ＯポートＩ／ＯｉがＬｏ信号入力の場合はＨｉ信号が入
力されることになり、不良回路が接続されている比較回
路２〜５の出力ＯＰ1はＬｏ信号出力となることによっ
て比較回路６の出力ＯＰ2 もＬｏ信号出力となる。
【００３２】これにより、所定のＩ／ＯポートＩ／Ｏｉ
にＨｉ信号またはＬｏ信号を入力させると、メモリアレ
イ２１内のメモリ回路に不良がない場合には、比較回路
６の出力ＯＰ2 、すなわち、出力用の所定のＩ／Ｏポー
トＩ／ＯｉはＨｉ信号が出力されることになり、不良が
発生している場合には比較回路６の出力ＯＰ2 はＬｏ信
号出力となる。
にＨｉ信号またはＬｏ信号を入力させると、メモリアレ
イ２１内のメモリ回路に不良がない場合には、比較回路
６の出力ＯＰ2 、すなわち、出力用の所定のＩ／Ｏポー
トＩ／ＯｉはＨｉ信号が出力されることになり、不良が
発生している場合には比較回路６の出力ＯＰ2 はＬｏ信
号出力となる。
【００３３】また、図３（ａ）に示すように、本実施例
１のメインアンプ７から比較回路２〜５に入力される配
線数と、図３（ｂ）に示す本発明者が検討したスクリー
ニング回路によるメインアンプ７から比較回路７ａに入
力される配線数とを比較すると、８本から３本に削減さ
れていることがわかる。
１のメインアンプ７から比較回路２〜５に入力される配
線数と、図３（ｂ）に示す本発明者が検討したスクリー
ニング回路によるメインアンプ７から比較回路７ａに入
力される配線数とを比較すると、８本から３本に削減さ
れていることがわかる。
【００３４】それによって、本実施例１においては、ス
クリーニング回路の配線を大幅に削減することができ、
半導体集積回路装置の集積度を向上させることができ
る。
クリーニング回路の配線を大幅に削減することができ、
半導体集積回路装置の集積度を向上させることができ
る。
【００３５】また、スクリーニングに必要なＩ／Ｏポー
トＩ／Ｏｉが１ピンで良くなるので、１度に複数の半導
体集積回路装置のスクリーニングが行え、スクリーニン
グが短時間で確実に行うことができ、スクリーニングの
工数を削減できるようになる。
トＩ／Ｏｉが１ピンで良くなるので、１度に複数の半導
体集積回路装置のスクリーニングが行え、スクリーニン
グが短時間で確実に行うことができ、スクリーニングの
工数を削減できるようになる。
【００３６】（実施例２）図４は、本発明の実施例２に
よる半導体集積回路装置のデータ書き込み反転回路のブ
ロック図、図５は、本発明の実施例２による半導体集積
回路装置のスクリーニング回路の要部ブロック図であ
る。
よる半導体集積回路装置のデータ書き込み反転回路のブ
ロック図、図５は、本発明の実施例２による半導体集積
回路装置のスクリーニング回路の要部ブロック図であ
る。
【００３７】本実施例２においては、テスタによって信
号を入力する１本の所定のＩ／Ｏポートの後段に図４に
示すような信号反転回路８を設ける。
号を入力する１本の所定のＩ／Ｏポートの後段に図４に
示すような信号反転回路８を設ける。
【００３８】この信号反転回路８の信号反転は、否定回
路であるインバータ８ａによって構成されており、Ｉ／
Ｏポートの１ピン置きにインバータ８ａが配設されてい
る。
路であるインバータ８ａによって構成されており、Ｉ／
Ｏポートの１ピン置きにインバータ８ａが配設されてい
る。
【００３９】次に、信号反転回路８から出力された信号
は、図示しないメモリアレイおよびメインアンプを介し
て図５に示す比較回路９〜１２に出力され、その比較結
果は、比較回路１３に出力される。
は、図示しないメモリアレイおよびメインアンプを介し
て図５に示す比較回路９〜１２に出力され、その比較結
果は、比較回路１３に出力される。
【００４０】この比較回路９〜１２は、Ｅｘｃｌｕｓｉ
ｖｅ ＯＲ（排他的論理和回路）による論理回路によっ
て構成されている。このＥｘｃｌｕｓｉｖｅ ＯＲによ
る論理回路は、たとえば、比較回路９の入力ＩＰ4 およ
びＩＰ5 の信号がどちらもＨｉ信号またはＬｏ信号の入
力の場合、出力ＯＰ3 の信号はＬｏ信号出力となるが、
そのほかの信号入力の場合では、すべて出力ＯＰ3 はＨ
ｉ信号が出力されることになる。
ｖｅ ＯＲ（排他的論理和回路）による論理回路によっ
て構成されている。このＥｘｃｌｕｓｉｖｅ ＯＲによ
る論理回路は、たとえば、比較回路９の入力ＩＰ4 およ
びＩＰ5 の信号がどちらもＨｉ信号またはＬｏ信号の入
力の場合、出力ＯＰ3 の信号はＬｏ信号出力となるが、
そのほかの信号入力の場合では、すべて出力ＯＰ3 はＨ
ｉ信号が出力されることになる。
【００４１】また、比較回路１３は、ＡＮＤ（論理積回
路）による論理回路であり、その出力は所定のＩ／Ｏポ
ートに接続されている。
路）による論理回路であり、その出力は所定のＩ／Ｏポ
ートに接続されている。
【００４２】次に、動作について説明する。
【００４３】スクリーニング時にＩ／ＯポートにＨｉ信
号を入力すると、メインアンプの出力信号ＭＯi 〜ＭＯ
p は、ＭＯi 、ＭＯk 、ＭＯm およびＭＯo がインバー
タ８ａによって信号が反転されるのでＬｏ信号出力とな
り、ＭＯj 、ＭＯl 、ＭＯnおよびＭＯp は、インバー
タ８ａが接続されていないのでＨｉ信号出力となる。
号を入力すると、メインアンプの出力信号ＭＯi 〜ＭＯ
p は、ＭＯi 、ＭＯk 、ＭＯm およびＭＯo がインバー
タ８ａによって信号が反転されるのでＬｏ信号出力とな
り、ＭＯj 、ＭＯl 、ＭＯnおよびＭＯp は、インバー
タ８ａが接続されていないのでＨｉ信号出力となる。
【００４４】そして、それらの信号は、比較回路９〜１
２に入力される。たとえば、この時の比較回路９の出力
は、インバータ８ａによって反転された信号であるＬｏ
信号が入力ＩＰ4 に入力され、入力ＩＰ5 にＨｉ信号が
入力されることになる。
２に入力される。たとえば、この時の比較回路９の出力
は、インバータ８ａによって反転された信号であるＬｏ
信号が入力ＩＰ4 に入力され、入力ＩＰ5 にＨｉ信号が
入力されることになる。
【００４５】ここで、比較回路９は、Ｅｘｃｌｕｓｉｖ
ｅ ＯＲであるので、出力ＯＰ3 にはＨｉ信号が出力さ
れる。また、他の比較回路１０〜１２も同様に出力ＯＰ
3 にＨｉ信号が出力されることになる。
ｅ ＯＲであるので、出力ＯＰ3 にはＨｉ信号が出力さ
れる。また、他の比較回路１０〜１２も同様に出力ＯＰ
3 にＨｉ信号が出力されることになる。
【００４６】そして、比較回路９の後段に接続されてい
るＡＮＤの比較回路１３の入力ＩＰ6 には、すべてＨｉ
信号が入力されることとなり、出力ＯＰ4 はＨｉ信号が
出力される。
るＡＮＤの比較回路１３の入力ＩＰ6 には、すべてＨｉ
信号が入力されることとなり、出力ＯＰ4 はＨｉ信号が
出力される。
【００４７】このＯＰ4 のＨｉ信号の出力を所定のＩ／
Ｏポートに出力することで、不良回路がないことをテス
タによって検出する。
Ｏポートに出力することで、不良回路がないことをテス
タによって検出する。
【００４８】次に、所定のＩ／ＯポートにＬｏ信号が入
力された場合、メインアンプの出力信号ＭＯi 〜ＭＯp
は、ＭＯi 、ＭＯk 、ＭＯm およびＭＯo がインバータ
８ａによって信号が反転されるのでＨｉ信号出力とな
り、ＭＯj 、ＭＯl 、ＭＯn およびＭＯp はインバータ
８ａが接続されていないのでＬｏ信号出力となる。
力された場合、メインアンプの出力信号ＭＯi 〜ＭＯp
は、ＭＯi 、ＭＯk 、ＭＯm およびＭＯo がインバータ
８ａによって信号が反転されるのでＨｉ信号出力とな
り、ＭＯj 、ＭＯl 、ＭＯn およびＭＯp はインバータ
８ａが接続されていないのでＬｏ信号出力となる。
【００４９】これらの信号が比較回路９〜１２の入力Ｉ
Ｐ4,ＩＰ5 に入力されると、比較回路９〜１２はＨｉ信
号を出力する。
Ｐ4,ＩＰ5 に入力されると、比較回路９〜１２はＨｉ信
号を出力する。
【００５０】そして、比較回路１３の入力ＩＰ6 には、
すべてＨｉ信号が入力されることとなり、出力ＯＰ4 は
Ｈｉ信号が出力される。
すべてＨｉ信号が入力されることとなり、出力ＯＰ4 は
Ｈｉ信号が出力される。
【００５１】この場合でも、ＯＰ4 のＨｉ信号の出力を
所定のＩ／Ｏポートに出力することで、不良回路がない
ことをテスタによって検出する。
所定のＩ／Ｏポートに出力することで、不良回路がない
ことをテスタによって検出する。
【００５２】次に、メモリアレイ内のメモリ回路もしく
はメモリ回路を選択するためのＹデコーダ（図示せず）
に不良がある場合には、比較回路９〜１２の中の不良回
路が接続されている比較回路にメインアンプからの信号
の入力がどちらもＨｉ信号またはどちらもＬｏ信号が入
力されることになる。
はメモリ回路を選択するためのＹデコーダ（図示せず）
に不良がある場合には、比較回路９〜１２の中の不良回
路が接続されている比較回路にメインアンプからの信号
の入力がどちらもＨｉ信号またはどちらもＬｏ信号が入
力されることになる。
【００５３】よって、比較回路１３には、Ｈｉ信号とＬ
ｏ信号とが混在して入力されることになり、その出力Ｏ
Ｐ4 は、Ｌｏ信号が出力されるので所定のＩ／Ｏポート
の出力もＬｏ信号となり、不良回路を検出することとな
る。
ｏ信号とが混在して入力されることになり、その出力Ｏ
Ｐ4 は、Ｌｏ信号が出力されるので所定のＩ／Ｏポート
の出力もＬｏ信号となり、不良回路を検出することとな
る。
【００５４】それによって、本実施例２においても、ス
クリーニング回路の配線を大幅に削減することができる
ようになり、半導体集積回路装置の集積度を向上させる
ことができる。
クリーニング回路の配線を大幅に削減することができる
ようになり、半導体集積回路装置の集積度を向上させる
ことができる。
【００５５】また、スクリーニングに必要なＩ／Ｏポー
トが１ピンで良くなるので、１度に複数の半導体集積回
路装置のスクリーニングが行え、スクリーニングが短時
間で確実に行うことができ、スクリーニングの工数を削
減できるようになる。
トが１ピンで良くなるので、１度に複数の半導体集積回
路装置のスクリーニングが行え、スクリーニングが短時
間で確実に行うことができ、スクリーニングの工数を削
減できるようになる。
【００５６】以上、本発明者によってなされた発明を実
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
【００５７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５８】（１）本発明によれば、半導体集積回路装
置のスクリーニングにおいて、アドレス方向の縮約だけ
でなくＩ／Ｏ方向の縮約を行うことができる。
置のスクリーニングにおいて、アドレス方向の縮約だけ
でなくＩ／Ｏ方向の縮約を行うことができる。
【００５９】（２）また、上記（１）により、本発明で
は、所定の１本のＩ／Ｏポートに信号を入力するだけ
で、その他のＩ／Ｏポートのメモリアレイ回路もスクリ
ーニングでき、１度のスクリーニングにおいて複数の半
導体集積回路装置をスクリーニングすることができるよ
うになるので、短時間で効率よくスクリーニングを行う
ことができる。
は、所定の１本のＩ／Ｏポートに信号を入力するだけ
で、その他のＩ／Ｏポートのメモリアレイ回路もスクリ
ーニングでき、１度のスクリーニングにおいて複数の半
導体集積回路装置をスクリーニングすることができるよ
うになるので、短時間で効率よくスクリーニングを行う
ことができる。
【００６０】（３）さらに、本発明によれば、半導体集
積回路装置のスクリーニング回路の配線数を大幅に削減
することができるので、半導体集積回路装置の集積度を
上げることができる。
積回路装置のスクリーニング回路の配線数を大幅に削減
することができるので、半導体集積回路装置の集積度を
上げることができる。
【図１】本発明の実施例１によるＤＲＡＭのスクリーニ
ング回路の要部ブロック図である。
ング回路の要部ブロック図である。
【図２】本発明の実施例１による半導体集積回路装置の
全体ブロック図である。
全体ブロック図である。
【図３】（ａ）は、本発明の実施例１によるＤＲＡＭの
スクリーニング回路の配線チャネル図、（ｂ）は、本発
明者が検討を行った８Ｉ／Ｏ縮約に応用したＤＲＡＭの
スクリーニング回路の配線チャネル図である。
スクリーニング回路の配線チャネル図、（ｂ）は、本発
明者が検討を行った８Ｉ／Ｏ縮約に応用したＤＲＡＭの
スクリーニング回路の配線チャネル図である。
【図４】本発明の実施例２によるＤＲＡＭのデータ書き
込み反転回路のブロック図である。
込み反転回路のブロック図である。
【図５】本発明の実施例２によるＤＲＡＭのスクリーニ
ング回路の要部ブロック図である。
ング回路の要部ブロック図である。
【図６】本発明者により検討されたＤＲＡＭのスクリー
ニング回路の等価回路の要部ブロック図である。
ニング回路の等価回路の要部ブロック図である。
１ スクリーニング回路 ２ 比較回路（排他的否定論理和回路） ３ 比較回路（排他的否定論理和回路） ４ 比較回路（排他的否定論理和回路） ５ 比較回路（排他的否定論理和回路） ６ 比較回路（論理積回路） ７ メインアンプ ７ａ 比較回路 ８ 信号反転回路 ８ａ インバータ ９ 比較回路（排他的論理和回路） １０ 比較回路（排他的論理和回路） １１ 比較回路（排他的論理和回路） １２ 比較回路（排他的論理和回路） １３ 比較回路（論理積回路） ２０ テスタ ２１ メモリアレイ ２２ メインアンプ ２３ 縮約回路 Ｉ／Ｏｉ Ｉ／Ｏポート ＭＯi 〜ＭＯp 出力信号 ＩＰ1 〜ＩＰ6 入力 ＯＰ1 〜ＯＰ4 出力 ３０ 比較回路 ＭＯi 〜ＭＯi+7 出力信号 ＭＯiB〜ＭＯi+7B 出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 省治 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (3)
- 【請求項１】 排他的否定論理和回路による比較回路
と、論理積回路による比較回路とよりなるスクリーニン
グ回路が設けられていることを特徴とする半導体集積回
路装置。 - 【請求項２】 否定回路によるインバータと、排他的論
理和回路による比較回路と、論理積回路による比較回路
とよりなるスクリーニング回路が設けられていることを
特徴とする半導体集積回路装置。 - 【請求項３】 すべてのＩ／Ｏポートにテスト信号が入
力されるように半導体集積回路装置内部で接続された所
定の１本のＩ／Ｏポートに前記テスト信号を入力し、隣
接する２本毎のＩ／Ｏポートの排他的論理和による比較
を行い、前記排他的論理和によるそれらの比較結果を論
理積により比較することにより、ＲＡＭのスクリーニン
グを行うことを特徴とする半導体集積回路装置のスクリ
ーニング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236263A JPH08102184A (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路装置およびそのスクリーニング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236263A JPH08102184A (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路装置およびそのスクリーニング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102184A true JPH08102184A (ja) | 1996-04-16 |
Family
ID=16998195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6236263A Withdrawn JPH08102184A (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路装置およびそのスクリーニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8042404B2 (en) | 2007-05-31 | 2011-10-25 | Samsung Electronics Co., Ltd. | Stress detection circuit and semiconductor chip including same |
-
1994
- 1994-09-30 JP JP6236263A patent/JPH08102184A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8042404B2 (en) | 2007-05-31 | 2011-10-25 | Samsung Electronics Co., Ltd. | Stress detection circuit and semiconductor chip including same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |