JP2894106B2 - 遅延解析方式 - Google Patents
遅延解析方式Info
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- JP2894106B2 JP2894106B2 JP4259183A JP25918392A JP2894106B2 JP 2894106 B2 JP2894106 B2 JP 2894106B2 JP 4259183 A JP4259183 A JP 4259183A JP 25918392 A JP25918392 A JP 25918392A JP 2894106 B2 JP2894106 B2 JP 2894106B2
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Description
【０００１】
【産業上の利用分野】本発明は遅延解析方式、特に、遅
延解析後の疑似エラーを排除する遅延解析方式に属す
る。
延解析後の疑似エラーを排除する遅延解析方式に属す
る。
【０００２】
【従来の技術】図２は従来の一例を示すフローチャート
である。図１に示す遅延解析方式は、回路情報格納手順
Ｓ１０で回路の情報を格納し、遅延解析手順Ｓ１１で、
回路情報から各パスの遅延時間を算出し、エラー・パス
解析手順Ｓ１２で、遅延時間を規格より外れたパスを抽
出する。
である。図１に示す遅延解析方式は、回路情報格納手順
Ｓ１０で回路の情報を格納し、遅延解析手順Ｓ１１で、
回路情報から各パスの遅延時間を算出し、エラー・パス
解析手順Ｓ１２で、遅延時間を規格より外れたパスを抽
出する。
【０００３】次に図３（ａ），（ｂ）を用いて具体例を
説明する。すなわちＲＡＭ回路０１０にデータ入力０１
２とアドレス入力０１３、ライトセレクト信号０１４と
ライトイネーブル信号０１５はＡＮＤ回路０１２を通っ
て入る。ここで図の様にライトセレクト信号０１４がデ
ータ入力０１２、アドレス入力０１３と同じタイミング
で動作すると、ライトイネーブルが０１５が規格を満足
しているにも拘らず、疑似エラーを出力してしまう。
説明する。すなわちＲＡＭ回路０１０にデータ入力０１
２とアドレス入力０１３、ライトセレクト信号０１４と
ライトイネーブル信号０１５はＡＮＤ回路０１２を通っ
て入る。ここで図の様にライトセレクト信号０１４がデ
ータ入力０１２、アドレス入力０１３と同じタイミング
で動作すると、ライトイネーブルが０１５が規格を満足
しているにも拘らず、疑似エラーを出力してしまう。
【０００４】
【発明が解決しようとする課題】上述した従来の遅延解
析方式では、全エラー・パスよりパスの終点が同一であ
るパスをまとめることなくエラー・パスの抽出を行うの
で、複数のパス間にまたがる条件に基づく疑似エラー・
パスを排除できない、という欠点がある。
析方式では、全エラー・パスよりパスの終点が同一であ
るパスをまとめることなくエラー・パスの抽出を行うの
で、複数のパス間にまたがる条件に基づく疑似エラー・
パスを排除できない、という欠点がある。
【０００５】
【課題を解決するための手段】本発明の遅延解析方式
は、遅延解析の対象となる論理回路の情報を格納する回
路情報格納手順と、論理回路の情報に基づき遅延解析を
行いエラー・パスを出力する遅延解析手順と、エラー・
パスを格納するエラー・パス格納手順と、全エラー・パ
スによりパスの終点が同一であるパスをまとめた集合を
作成する同一終点パスの集合を作成する手順と、パスの
終点が同一であるパスをまとめた集合を格納する同一終
点パスの集合格納手順と、エラー・パスの中から疑似エ
ラー・パスを排除するための条件を格納するＡＮＤ条件
格納手順と、エラー・パスの中から疑似エラー・パスを
排除するための条件に基づきパスの終点が同一であるパ
スをまとめた集合の中から疑似エラー・パスを排除し真
のエラー・パスのみを出力するチェック手順と、真のエ
ラー・パスを格納する真のエラー格納手順とを含んで構
成される。
は、遅延解析の対象となる論理回路の情報を格納する回
路情報格納手順と、論理回路の情報に基づき遅延解析を
行いエラー・パスを出力する遅延解析手順と、エラー・
パスを格納するエラー・パス格納手順と、全エラー・パ
スによりパスの終点が同一であるパスをまとめた集合を
作成する同一終点パスの集合を作成する手順と、パスの
終点が同一であるパスをまとめた集合を格納する同一終
点パスの集合格納手順と、エラー・パスの中から疑似エ
ラー・パスを排除するための条件を格納するＡＮＤ条件
格納手順と、エラー・パスの中から疑似エラー・パスを
排除するための条件に基づきパスの終点が同一であるパ
スをまとめた集合の中から疑似エラー・パスを排除し真
のエラー・パスのみを出力するチェック手順と、真のエ
ラー・パスを格納する真のエラー格納手順とを含んで構
成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すフローチャ
ートである。回路情報格納手順Ｓ１は、回路の情報を格
納する。遅延解析手順Ｓ２は、回路情報に基づき、各パ
スの遅延時間情報を作成する。エラー・パス解析手順Ｓ
３は、各パスの遅延時間情報をチェックし、回路情報か
ら得たパスと照合し、規格を越えるエラーとなるパスを
抽出する。同一終点パスの集合を作成する手順Ｓ４は、
エラーとなるパスをそれぞれ終点毎にまとめ、同一終点
パスの集合を作成する（Ｓ５）。
ートである。回路情報格納手順Ｓ１は、回路の情報を格
納する。遅延解析手順Ｓ２は、回路情報に基づき、各パ
スの遅延時間情報を作成する。エラー・パス解析手順Ｓ
３は、各パスの遅延時間情報をチェックし、回路情報か
ら得たパスと照合し、規格を越えるエラーとなるパスを
抽出する。同一終点パスの集合を作成する手順Ｓ４は、
エラーとなるパスをそれぞれ終点毎にまとめ、同一終点
パスの集合を作成する（Ｓ５）。
【０００８】ＡＮＤ条件格納手順Ｓ６は、同一終点パス
の場合、ＡＮＤをとるエラーとならない条件を格納す
る。チェック手順Ｓ７は同一終点パスの集合の中からＡ
ＮＤ条件格納手順Ｓ６による、ＡＮＤ条件とを比較し、
一致する場合は、その同一終点パスの集合からそのパス
の削除を行う。真のエラー格納手順Ｓ８はチェック手順
Ｓ７で削除された、疑似エラーの無い真のエラーを格納
する。
の場合、ＡＮＤをとるエラーとならない条件を格納す
る。チェック手順Ｓ７は同一終点パスの集合の中からＡ
ＮＤ条件格納手順Ｓ６による、ＡＮＤ条件とを比較し、
一致する場合は、その同一終点パスの集合からそのパス
の削除を行う。真のエラー格納手順Ｓ８はチェック手順
Ｓ７で削除された、疑似エラーの無い真のエラーを格納
する。
【０００９】次に図３（ａ），（ｂ）を用いて本発明の
具体例を用いて説明する。ＲＡＭ回路０１０の入力にデ
ータ入力０１２、アドレス入力０１３、ライトセレクト
信号０１４、ライトイネーブル信号０１５を有してい
る。ライトセレクト信号０１４とライトイネーブル信号
０１５はＡＮＤ回路０１１により論理和されて、ＲＡＭ
回路のライトイネーブル信号となる。
具体例を用いて説明する。ＲＡＭ回路０１０の入力にデ
ータ入力０１２、アドレス入力０１３、ライトセレクト
信号０１４、ライトイネーブル信号０１５を有してい
る。ライトセレクト信号０１４とライトイネーブル信号
０１５はＡＮＤ回路０１１により論理和されて、ＲＡＭ
回路のライトイネーブル信号となる。
【００１０】ここで回路情報としてはＲＡＭ回路０１０
とＡＮＤ回路０１１が格納されるが、図に示すような入
力波形の場合。すなわちアドレス入力１２とデータ入力
０１３・ライトセレクト信号０１４が同時に変化してい
る場合、エラー・パス解析手段２でアドレス入力０１２
とライトセレクト信号０１４は疑似エラーとなってエラ
ー・パス解析手段３に格納される。
とＡＮＤ回路０１１が格納されるが、図に示すような入
力波形の場合。すなわちアドレス入力１２とデータ入力
０１３・ライトセレクト信号０１４が同時に変化してい
る場合、エラー・パス解析手段２でアドレス入力０１２
とライトセレクト信号０１４は疑似エラーとなってエラ
ー・パス解析手段３に格納される。
【００１１】ここではライトイネーブル信号０１５が遅
延時間を満足している場合は、ライトセレクト信号０１
４とライトイネーブル信号０１５はＡＮＤ回路０１１で
論理積を取っているためにエラーとは成らない。従って
ＡＮＤ条件に該当するため、ＡＮＤ条件格納手段５でこ
の条件が格納される。
延時間を満足している場合は、ライトセレクト信号０１
４とライトイネーブル信号０１５はＡＮＤ回路０１１で
論理積を取っているためにエラーとは成らない。従って
ＡＮＤ条件に該当するため、ＡＮＤ条件格納手段５でこ
の条件が格納される。
【００１２】そこで、エラー・パス解析手順Ｓ３で格納
されたパスは同一終点パスとしてＡＮＤ条件格納手順Ｓ
５と一致することとなるので、チェック手順Ｓ７でその
パスは削除されることとなる。つまり、このＲＡＭに入
る入力波形はライトイネーブル信号０１５が他の信号と
規格を満足すれば、ライトイネーブル信号０１４とデー
タ入力０１２・アドレス入力０１３との規格を満足して
いなくとも、エラーとは成らずに、真のエラーのみを格
納する。
されたパスは同一終点パスとしてＡＮＤ条件格納手順Ｓ
５と一致することとなるので、チェック手順Ｓ７でその
パスは削除されることとなる。つまり、このＲＡＭに入
る入力波形はライトイネーブル信号０１５が他の信号と
規格を満足すれば、ライトイネーブル信号０１４とデー
タ入力０１２・アドレス入力０１３との規格を満足して
いなくとも、エラーとは成らずに、真のエラーのみを格
納する。
【００１３】
【発明の効果】以上説明したように本発明は、全エラー
・パスよりパスの終点が同一であるパスをまとめた後に
疑似エラー・パスの排除を行うので、複数のパス間にま
たがる条件に基づく疑似エラー・パスを排除できる、と
いう効果がある。
・パスよりパスの終点が同一であるパスをまとめた後に
疑似エラー・パスの排除を行うので、複数のパス間にま
たがる条件に基づく疑似エラー・パスを排除できる、と
いう効果がある。
【図１】本発明の一実施例を示すフローチャートであ
る。
る。
【図２】従来の一例を示すフローチャートである。
【図３】（ａ），（ｂ）は具体例を示すためのブロック
図およびタイムチャートである。
図およびタイムチャートである。
０１０ ＲＡＭ回路 ０１１ ＡＮＤ回路 ０１２ データ入力 ０１３ アドレス入力 ０１４ ライトセレクト信号 ０１５ ライトイネーブル信号
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50
Claims (1)
- 【請求項１】 遅延解析の対象となる論理回路の情報を
格納する回路情報格納手順と、論理回路の情報に基づき
遅延解析を行いエラー・パスを出力する遅延解析手順
と、エラー・パスを格納するエラー・パス格納手順と、
全エラー・パスによりパスの終点が同一であるパスをま
とめた集合を作成する同一終点パスの集合を作成する手
順と、パスの終点が同一であるパスをまとめた集合を格
納する同一終点パスの集合格納手順と、エラー・パスの
中から疑似エラー・パスを排除するための条件を格納す
るＡＮＤ条件格納手順と、エラー・パスの中から疑似エ
ラー・パスを排除するための条件に基づきパスの終点が
同一であるパスをまとめた集合の中から疑似エラー・パ
スを排除し真のエラー・パスのみを出力するチェック手
順と、真のエラー・パスを格納する真のエラー格納手順
とを含むことを特徴とする遅延解析方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259183A JP2894106B2 (ja) | 1992-09-29 | 1992-09-29 | 遅延解析方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259183A JP2894106B2 (ja) | 1992-09-29 | 1992-09-29 | 遅延解析方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06110958A JPH06110958A (ja) | 1994-04-22 |
| JP2894106B2 true JP2894106B2 (ja) | 1999-05-24 |
Family
ID=17330526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259183A Expired - Fee Related JP2894106B2 (ja) | 1992-09-29 | 1992-09-29 | 遅延解析方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894106B2 (ja) |
-
1992
- 1992-09-29 JP JP4259183A patent/JP2894106B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06110958A (ja) | 1994-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990202 |
|
| LAPS | Cancellation because of no payment of annual fees |