JPH06162131A - 大規模集積回路の故障シミュレーション方式 - Google Patents
大規模集積回路の故障シミュレーション方式Info
- Publication number
- JPH06162131A JPH06162131A JP4316959A JP31695992A JPH06162131A JP H06162131 A JPH06162131 A JP H06162131A JP 4316959 A JP4316959 A JP 4316959A JP 31695992 A JP31695992 A JP 31695992A JP H06162131 A JPH06162131 A JP H06162131A
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- JP
- Japan
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- ram
- simulation
- failure
- logic
- scale integrated
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭ内臓ＬＳＩをシミュレーションモデル
化してその故障動作解析を実行する際に、マシンリソー
スの削減と故障情報の検出の容易化を図る。 【構成】 前段ロジック３２の故障情報をＲＡＭ３１ａ
内部のメモリセルを経由せず、バイパス３１ｃ，３１ｄ
によってセレクタ３１ｂ，３１ｃに直接伝搬するモデル
に変換する。セレクタ３１ｂ，３１ｃでは、論理シミュ
レーションにより得られたＲＡＭ３１ａの出力データと
前段ロジック３２の故障情報とのいずれか一方をイネー
ブル信号WEに基づいて選択し、後段ロジック３２に出力
する。
化してその故障動作解析を実行する際に、マシンリソー
スの削減と故障情報の検出の容易化を図る。 【構成】 前段ロジック３２の故障情報をＲＡＭ３１ａ
内部のメモリセルを経由せず、バイパス３１ｃ，３１ｄ
によってセレクタ３１ｂ，３１ｃに直接伝搬するモデル
に変換する。セレクタ３１ｂ，３１ｃでは、論理シミュ
レーションにより得られたＲＡＭ３１ａの出力データと
前段ロジック３２の故障情報とのいずれか一方をイネー
ブル信号WEに基づいて選択し、後段ロジック３２に出力
する。
Description
【０００１】
【産業上の利用分野】本発明は大規模集積回路（Large
scale integrated circuit、以下ＬＳＩと称する）の故
障シミュレーション方式に関し、特に、ＲＡＭ（Rundum
access memory、以下同じ）を内臓するＬＳＩの故障シ
ミュレーション方式に関する。
scale integrated circuit、以下ＬＳＩと称する）の故
障シミュレーション方式に関し、特に、ＲＡＭ（Rundum
access memory、以下同じ）を内臓するＬＳＩの故障シ
ミュレーション方式に関する。
【０００２】
【従来の技術】近年、ＬＳＩやメモリを含む論理システ
ムの応用範囲は飛躍的に増加しており、これらが一旦故
障を起こしたときの社会的、経済的影響は甚大になって
いる。そこで、論理システムの故障による影響を小さく
するため、予め定義した故障の存在する回路に所定のテ
スト入力パターンを印加してその動作解析を行う故障シ
ミュレーション（模擬実験）が従来より行われている。
この故障シミュレーションは、通常は情報処理装置によ
って行われるが、ハードウエアで実現することもあり、
あるいは手作業にて行うこともある。
ムの応用範囲は飛躍的に増加しており、これらが一旦故
障を起こしたときの社会的、経済的影響は甚大になって
いる。そこで、論理システムの故障による影響を小さく
するため、予め定義した故障の存在する回路に所定のテ
スト入力パターンを印加してその動作解析を行う故障シ
ミュレーション（模擬実験）が従来より行われている。
この故障シミュレーションは、通常は情報処理装置によ
って行われるが、ハードウエアで実現することもあり、
あるいは手作業にて行うこともある。
【０００３】図４はこの種のＬＳＩの回路構成図であ
り、メモリを内蔵する場合の例が示されている。図中、
４０はＬＳＩ、４１はメモリ部、４２は前段ロジック、
４３は後段ロジックを表す。メモリ部４１は、複数のメ
モリセルを有するＲＡＭにて構成され、前段ロジック４
２及び後段ロジック４３は、メモリ以外の論理回路を含
んで構成されている。
り、メモリを内蔵する場合の例が示されている。図中、
４０はＬＳＩ、４１はメモリ部、４２は前段ロジック、
４３は後段ロジックを表す。メモリ部４１は、複数のメ
モリセルを有するＲＡＭにて構成され、前段ロジック４
２及び後段ロジック４３は、メモリ以外の論理回路を含
んで構成されている。
【０００４】図４を参照して従来の故障シミュレーショ
ン方式の概要を説明すると、予め定めた定義故障と入力
テストパターンとにより前段ロジック４２の故障シミュ
レーションを行った後、その結果を表す故障情報をメモ
リ部４１に導き、これをメモリ部４１自体の故障情報と
ともに後段ロジック４３に導いていた。
ン方式の概要を説明すると、予め定めた定義故障と入力
テストパターンとにより前段ロジック４２の故障シミュ
レーションを行った後、その結果を表す故障情報をメモ
リ部４１に導き、これをメモリ部４１自体の故障情報と
ともに後段ロジック４３に導いていた。
【０００５】
【発明が解決しようとする課題】このように、従来のＬ
ＳＩの故障シミュレーション方式は、前段ロジック４２
の故障情報をメモリ部４１の故障情報とともに後段ロジ
ック４３に伝搬するものであったため、シミュレーショ
ン結果を表す故障情報の形式が複雑となり、特に、前段
ロジック４２の故障の識別が困難となる問題があった。
また、前段ロジック４２の故障情報をメモリ部４１のＲ
ＡＭに一旦蓄えておかなければならず、莫大なメモリ容
量を必要とする問題もあった。
ＳＩの故障シミュレーション方式は、前段ロジック４２
の故障情報をメモリ部４１の故障情報とともに後段ロジ
ック４３に伝搬するものであったため、シミュレーショ
ン結果を表す故障情報の形式が複雑となり、特に、前段
ロジック４２の故障の識別が困難となる問題があった。
また、前段ロジック４２の故障情報をメモリ部４１のＲ
ＡＭに一旦蓄えておかなければならず、莫大なメモリ容
量を必要とする問題もあった。
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的とするところは、故障情報の識別が容易
で、しかも、マシンリソースが削減されるＬＳＩの故障
シミュレーション方式を提供することにある。
ので、その目的とするところは、故障情報の識別が容易
で、しかも、マシンリソースが削減されるＬＳＩの故障
シミュレーション方式を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の故障シミュレーション方式は、ＲＡＭと、ＲＡＭの
前後段に夫々配された論理回路とを含んでなるＬＳＩの
故障を模擬的に発生させてその動作解析を行う方式であ
って、前記ＬＳＩをシミュレーションモデルに変換する
シミュレーションモデル変換手段と、変換されたモデル
に予め定めた定義故障及び所定の入力テストパターンを
付与して故障情報を得る故障情報出力手段とを有し、前
記シミュレーションモデル変換手段は、ＲＡＭ前段の論
理回路の通常出力をＲＡＭを介してＲＡＭ後段の論理回
路に導くと共に、前記テストパターン入力時にはＲＡＭ
前段の論理回路の出力を直接ＲＡＭ後段の論理回路に導
くモデルに変換するものであることを特徴とする。
明の故障シミュレーション方式は、ＲＡＭと、ＲＡＭの
前後段に夫々配された論理回路とを含んでなるＬＳＩの
故障を模擬的に発生させてその動作解析を行う方式であ
って、前記ＬＳＩをシミュレーションモデルに変換する
シミュレーションモデル変換手段と、変換されたモデル
に予め定めた定義故障及び所定の入力テストパターンを
付与して故障情報を得る故障情報出力手段とを有し、前
記シミュレーションモデル変換手段は、ＲＡＭ前段の論
理回路の通常出力をＲＡＭを介してＲＡＭ後段の論理回
路に導くと共に、前記テストパターン入力時にはＲＡＭ
前段の論理回路の出力を直接ＲＡＭ後段の論理回路に導
くモデルに変換するものであることを特徴とする。
【０００８】なお、前記故障情報出力手段は、前記ＲＡ
Ｍの論理シミュレーションを行う論理シミュレーション
手段と、この論理シミュレーションと独立して前記ＲＡ
Ｍ以外の論理回路の故障シミュレーションを行う故障シ
ミュレーション手段と、これらシミュレーションにより
得られた情報を選択出力する選択切換手段とを有するも
のであり、また、前記ＲＡＭはライトスルー型のもの
で、前記故障が定義されていないものとする。
Ｍの論理シミュレーションを行う論理シミュレーション
手段と、この論理シミュレーションと独立して前記ＲＡ
Ｍ以外の論理回路の故障シミュレーションを行う故障シ
ミュレーション手段と、これらシミュレーションにより
得られた情報を選択出力する選択切換手段とを有するも
のであり、また、前記ＲＡＭはライトスルー型のもの
で、前記故障が定義されていないものとする。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１０】図１は本発明の一実施例となる故障シミュ
レーション方式の構成図で、ＲＡＭと、ＲＡＭの前後段
に夫々配された論理回路とを含んでなるＬＳＩの故障を
模擬的に発生させてその動作解析を行う方式の例が示さ
れている。
レーション方式の構成図で、ＲＡＭと、ＲＡＭの前後段
に夫々配された論理回路とを含んでなるＬＳＩの故障を
模擬的に発生させてその動作解析を行う方式の例が示さ
れている。
【００１１】図１を参照すると、本実施例の故障シミュ
レーション方式は、ＬＳＩ１をシミュレーションモデル
に変換する手段３を有する。図２はこのＬＳＩ１の回路
構成図、図３は変換後のシミュレーションモデルの構成
図である。図２中、２１はメモリ部、２２は前段ロジッ
ク、２３は後段ロジックを表す。メモリ部２１はＲＡＭ
を含んで構成され、前段ロジック２２及び後段ロジック
２３はメモリ以外の論理回路を含んで構成されている。
本実施例で用いるＲＡＭはスルー型のＲＡＭであり、故
障は定義されていないものとする。前段ロジック２２か
らメモリ部２１にはイネーブル信号WEが入力されてお
り、このイネーブル信号WEのアクティブ時にのみメモリ
部２１への書込が行われる。
レーション方式は、ＬＳＩ１をシミュレーションモデル
に変換する手段３を有する。図２はこのＬＳＩ１の回路
構成図、図３は変換後のシミュレーションモデルの構成
図である。図２中、２１はメモリ部、２２は前段ロジッ
ク、２３は後段ロジックを表す。メモリ部２１はＲＡＭ
を含んで構成され、前段ロジック２２及び後段ロジック
２３はメモリ以外の論理回路を含んで構成されている。
本実施例で用いるＲＡＭはスルー型のＲＡＭであり、故
障は定義されていないものとする。前段ロジック２２か
らメモリ部２１にはイネーブル信号WEが入力されてお
り、このイネーブル信号WEのアクティブ時にのみメモリ
部２１への書込が行われる。
【００１２】図３を参照すると、シミュレーションモデ
ル３０は、メモリ部３１と、前段ロジック３２と、後段
ロジック３３とで構成されている。メモリ部３１は、Ｒ
ＡＭ３１ａと、その後段に設けられた一対のセレクタ３
１ｂ，３１ｃと、ＲＡＭ３１ａの入力データを各セレク
タ３１ｂ，３１ｃに直接導くバイパス３１ｃ，３１ｄに
よってモデル化される。各セレクタ３１ｂ，３１ｃは、
ＲＡＭ３１ａの出力データとバイパス３１ｃ，３１ｄか
ら導かれたデータとをイネーブル信号WEの分岐信号によ
り切り換えて出力する。
ル３０は、メモリ部３１と、前段ロジック３２と、後段
ロジック３３とで構成されている。メモリ部３１は、Ｒ
ＡＭ３１ａと、その後段に設けられた一対のセレクタ３
１ｂ，３１ｃと、ＲＡＭ３１ａの入力データを各セレク
タ３１ｂ，３１ｃに直接導くバイパス３１ｃ，３１ｄに
よってモデル化される。各セレクタ３１ｂ，３１ｃは、
ＲＡＭ３１ａの出力データとバイパス３１ｃ，３１ｄか
ら導かれたデータとをイネーブル信号WEの分岐信号によ
り切り換えて出力する。
【００１３】図１に戻ると、本実施例の故障シミュレー
ション方式は、上記シミュレーションモデルに対して予
め定めた定義故障３及び所定の入力テストパターン４を
付与して故障情報、即ち、故障検出率データ６と出力テ
ストパターン７との少なくとも一方を得る故障情報出力
手段５をも有している。この故障情報出力手段５は、Ｒ
ＡＭの論理シミュレーションを行う論理シミュレーショ
ン手段５ａと、この論理シミュレーションと独立してＲ
ＡＭ以外の論理回路の故障シミュレーションを行う故障
シミュレーション手段５ｂと、これらシミュレーション
により得られた情報を選択出力する選択切換手段５ｃと
を含んで構成される。
ション方式は、上記シミュレーションモデルに対して予
め定めた定義故障３及び所定の入力テストパターン４を
付与して故障情報、即ち、故障検出率データ６と出力テ
ストパターン７との少なくとも一方を得る故障情報出力
手段５をも有している。この故障情報出力手段５は、Ｒ
ＡＭの論理シミュレーションを行う論理シミュレーショ
ン手段５ａと、この論理シミュレーションと独立してＲ
ＡＭ以外の論理回路の故障シミュレーションを行う故障
シミュレーション手段５ｂと、これらシミュレーション
により得られた情報を選択出力する選択切換手段５ｃと
を含んで構成される。
【００１４】図３の構成を参照して具体的に説明する
と、ＲＡＭ３１ａは、故障情報の内部伝搬は行わず、論
理シミュレーションのみを行う。前段ロジック３２から
の故障情報は、従来はＲＡＭ３１ａを経由して伝搬され
ていたが、本実施例では、バイパス３１ｃ，３１ｄによ
ってセレクタ３１ｂ，３１ｃに直接伝搬し、イネーブル
信号WEの分岐信号にて切換出力することで、通常時以外
はＲＡＭ３１ａからの出力データではなく、前段ロジッ
ク３２の故障情報が後段ロジック３３に伝搬される。ま
た、ＲＡＭ３１ａを除くその他の論理回路については故
障シミュレーションを行うことで、故障検出率データ６
と出力テストパターン７の一方又は双方が出力される。
と、ＲＡＭ３１ａは、故障情報の内部伝搬は行わず、論
理シミュレーションのみを行う。前段ロジック３２から
の故障情報は、従来はＲＡＭ３１ａを経由して伝搬され
ていたが、本実施例では、バイパス３１ｃ，３１ｄによ
ってセレクタ３１ｂ，３１ｃに直接伝搬し、イネーブル
信号WEの分岐信号にて切換出力することで、通常時以外
はＲＡＭ３１ａからの出力データではなく、前段ロジッ
ク３２の故障情報が後段ロジック３３に伝搬される。ま
た、ＲＡＭ３１ａを除くその他の論理回路については故
障シミュレーションを行うことで、故障検出率データ６
と出力テストパターン７の一方又は双方が出力される。
【００１５】このライトスルーのＲＡＭ３１ａを含むＬ
ＳＩの故障シミュレーション方式では、従来方式と同様
の期待値が得られ、更に、前段ロジック３２の故障が後
段ロジック３３に直接伝搬されるので、当該故障の検出
が容易となる。
ＳＩの故障シミュレーション方式では、従来方式と同様
の期待値が得られ、更に、前段ロジック３２の故障が後
段ロジック３３に直接伝搬されるので、当該故障の検出
が容易となる。
【００１６】
【発明の効果】以上説明したように、本発明では、ＲＡ
Ｍ内蔵ＬＳＩの故障シミュレーションの際に、ＲＡＭ内
部の故障伝搬は行わず、ＲＡＭ前段の論理回路の故障情
報をＲＡＭ後段の論理回路に直接伝搬させるモデルに変
換するようにしたので、故障シミュレーションが容易且
つ簡略となり、マシンリソースが削減され、更に、ＲＡ
Ｍ前段の論理回路の故障が検出され易くなるという効果
がある。これにより当該ＬＳＩの正確な故障動作解析を
迅速に行うことができる。
Ｍ内蔵ＬＳＩの故障シミュレーションの際に、ＲＡＭ内
部の故障伝搬は行わず、ＲＡＭ前段の論理回路の故障情
報をＲＡＭ後段の論理回路に直接伝搬させるモデルに変
換するようにしたので、故障シミュレーションが容易且
つ簡略となり、マシンリソースが削減され、更に、ＲＡ
Ｍ前段の論理回路の故障が検出され易くなるという効果
がある。これにより当該ＬＳＩの正確な故障動作解析を
迅速に行うことができる。
【図１】本発明の一実施例に係るＬＳＩの故障シミュレ
ーション方式の構成図。
ーション方式の構成図。
【図２】本実施例によるＬＳＩの回路構成図。
【図３】上記ＬＳＩのシミュレーションモデルの構成
図。
図。
【図４】従来の故障シミュレーション方式によるＬＳＩ
の回路構成図。
の回路構成図。
１…ＬＳＩ（大規模集積回路） ２…シミュレーションモデル変換手段 ３…定義故障 ４…入力テストパターン ５…故障情報出力手段 ５ａ…論理シミュレーション手段 ５ｂ…故障シミュレーション手段 ５ｃ…選択切換手段 ６…故障検出率データ ７…出力テストパターン
Claims (3)
- 【請求項１】 ＲＡＭと、該ＲＡＭの前後段に夫々配さ
れた論理回路とを含んでなる大規模集積回路の故障を模
擬的に発生させてその動作解析を行う故障シミュレーシ
ョン方式であって、前記大規模集積回路をシミュレーシ
ョンモデルに変換するシミュレーションモデル変換手段
と、変換されたシミュレーションモデルに予め定めた定
義故障及び所定のテストパターンを付与して故障情報を
得る故障情報出力手段とを有し、前記シミュレーション
モデル変換手段は、ＲＡＭ前段の論理回路の通常出力を
前記ＲＡＭを介してＲＡＭ後段の論理回路に導くと共
に、前記テストパターン入力時にはＲＡＭ前段の論理回
路の出力を直接ＲＡＭ後段の論理回路に導くモデルに変
換することを特徴とする大規模集積回路の故障シミュレ
ーション方式。 - 【請求項２】 前記故障情報出力手段は、前記ＲＡＭの
論理シミュレーションを行う論理シミュレーション手段
と、この論理シミュレーションと独立して前記ＲＡＭ以
外の論理回路の故障シミュレーションを行う故障シミュ
レーション手段と、これらシミュレーションにより得ら
れた情報を選択出力する選択切換手段とを有することを
特徴とする請求項１記載の大規模集積回路の故障シミュ
レーション方式。 - 【請求項３】 前記ＲＡＭはライトスルー型のものであ
り、且つ、前記故障が定義されていないものであること
を特徴とする請求項２記載の大規模集積回路の故障シミ
ュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316959A JPH06162131A (ja) | 1992-11-26 | 1992-11-26 | 大規模集積回路の故障シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316959A JPH06162131A (ja) | 1992-11-26 | 1992-11-26 | 大規模集積回路の故障シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162131A true JPH06162131A (ja) | 1994-06-10 |
Family
ID=18082847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316959A Pending JPH06162131A (ja) | 1992-11-26 | 1992-11-26 | 大規模集積回路の故障シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06162131A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820047B1 (en) | 1999-11-05 | 2004-11-16 | Kabushiki Kaisha Toshiba | Method and system for simulating an operation of a memory |
-
1992
- 1992-11-26 JP JP4316959A patent/JPH06162131A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820047B1 (en) | 1999-11-05 | 2004-11-16 | Kabushiki Kaisha Toshiba | Method and system for simulating an operation of a memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990512 |