JPH05282395A - ハードウェアシミュレータの双方向ピン入出力切換え方法 - Google Patents

ハードウェアシミュレータの双方向ピン入出力切換え方法

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JPH05282395A
JPH05282395A JP7102292A JP7102292A JPH05282395A JP H05282395 A JPH05282395 A JP H05282395A JP 7102292 A JP7102292 A JP 7102292A JP 7102292 A JP7102292 A JP 7102292A JP H05282395 A JPH05282395 A JP H05282395A
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JP
Japan
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bidirectional pin
output switching
input
simulation
pin input
Prior art date
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Withdrawn
Application number
JP7102292A
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English (en)
Inventor
Yuko Shiratori
優子 白鳥
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】 【目的】並列にシミュレーションを行うハードウェアシ
ミュレータで、シミュレーションパターンの入出力を制
御する命令列中に、双方向ピンの入出力切換えを制御す
る命令を発生させる。 【構成】双方向ピン分割部11より、双方向ピンが入力
端子ゲートと出力端子ゲートとに分割されたシミュレー
ションモデルについて、シミュレーション実行部14
は、シミュレーションを実行し、双方向ピン入出力切換
えタイミングを得る。命令列編集部18は、得られた双
方向ピン入出力切換えタイミングを用いて命令列を編集
し、命令列中に双方向ピン入出力切換え命令を発生させ
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ハードウェアシミュレ
ータの双方向ピン入出力切換え方法に関する。
【0002】
【従来の技術】従来のハードウェアシミュレータの双方
向ピン入出力切換え方法は、入力端子ゲートと出力端子
ゲートとの2つのゲートに分割をせずに、通常のゲート
と同様の処理を行っていた。
【0003】
【発明が解決しようとする課題】上述した従来のハード
ウェアシミュレータの双方向ピン入出力切換え方法は、
シミュレーションモデル上の双方向ピンを入力端子ゲー
トと出力端子ゲートとの2つのゲートに分割せずに処理
を行うが、双方向ピンの入力と出力とを切換えるタイミ
ングが実際にシミュレーションを実行しないと分からな
いために、双方向ピンの入出力の切換えを制御する命令
を発生することが難しいという欠点を有している。
【0004】
【課題を解決するための手段】本発明のハードウェアシ
ミュレータの双方向ピン入出力切換え方法は、シミュレ
ーションモデル上の双方向ピンを入力端子ゲートおよび
出力端子ゲートの2つのゲートに分割する手段と、双方
向ピンが分割されて生じた出力端子ゲートに双方向ピン
入出力切換えタイミング格納手段を接続する手段と、前
記シミュレーションモデルをロードする手段と、命令列
中の1命令についてシミュレーションを実行する手段
と、双方向ピン入出力切換えタイミングを記憶する記憶
手段と、双方向ピン入出力切換えタイミングを前記記憶
手段に格納する手段と、命令列中の全命令についてシミ
ュレーションが終了したかどうかを判断する手段と、シ
ミュレーションが終了したと判定した場合に、前記記憶
手段に記憶された双方向ピン入出力切換えタイミングを
用いて命令列を編集する手段とを有して構成されてい
る。
【0005】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は、本発明のハードウェアシミュレー
タの双方向ピン入出力切換え方法の一実施例を示すフロ
ーチャートである。図1に示すように、本実施例は、双
方向ピン分割部11と、双方向ピン入出力切換えタイミ
ング格納手段接続部12と、シミュレーションモデルロ
ード部13と、シミュレーション実行部14と、双方向
ピン入出力切換えタイミング記憶部15と、双方向ピン
入出力切換えタイミング格納手段16と、シミュレーシ
ョン終了判定部17と、命令列編集部18とを含む。ま
た、図1において、1aはシミュレーションモデル,1
bは入力命令列,1cは出力命令列である。
【0006】図2は、本実施例で用いられるハードウェ
アシミュレータの一例を示す図である。図2に示すよう
に、201,202は、実際にシミュレーションを行う
処理プロセッサ、203,204は、各ゲートの出力デ
ータを接続先のゲートが割付いている処理プロセッサに
転送するデータ転送部、205,206は、データ転送
部203,204より転送されたデータを受信するデー
タ受信部、207,208は、シミュレーションパター
ンの入出力を制御する命令列1bを格納する命令列格納
部、209,210は、命令列格納部207,208に
格納された命令を1つ取り出して解釈し、解釈された命
令に従ってシミュレーションを実行するシミュレーショ
ン実行部、211,212は、シミュレーションモデル
1aの回路情報を格納するシミュレーションモデル格納
部である。
【0007】また、213,〜215は、シミュレーシ
ョンモデル1a上の各ゲートで、それぞれの処理プロセ
ッサに割付いていることを示している。そして、213
は、双方向ピンが分割されて生じた出力端子ゲートの接
続元ゲート、214は、双方向ピンが分割されて生じた
出力端子ゲート、215は、双方向ピン入出力切換えタ
イミング格納手段で、シミュレーションモデル1a上で
は、接続元ゲート213、出力端子ゲート214、双方
向ピン入出力切換えタイミング格納手段215の順番に
接続されている。
【0008】さらに、216は、双方向ピン入出力切換
えタイミング記憶部で、処理プロセッサ202に割付い
ていることを示している。なお、217は、処理プロセ
ッサ間のデータの受け渡しを行うネットワーク、218
は、上述した201,〜217を含むハードウェアシミ
ュレータである。
【0009】まず、双方向ピン分割部11は、シミュレ
ーションモデル1a上の全双方向ピンを入出力端子ゲー
トと出力端子ゲートとの2つのゲートに分割する。次
に、双方ピン入出力切換えタイミング格納手段接続部1
2は、双方向ピン分割部11より分割されて生じた出力
端子ゲートに、双方向ピン入出力切換えタイミング格納
手段を接続する。双方向ピン入出力切換えタイミング格
納手段は、ゲートとしてシミュレーションモデル1a上
に存在することになる。
【0010】次に、シミュレーションモデルロード部1
3は、シミュレーションモデル1aを各処理プロセッサ
内のシミュレーションモデル格納部211,212にロ
ードする。同時に、シミュレーションパターンの入出力
を制御する入力命令列1bを、各処理プロセッサ内の命
令列格納部207,208にロードする。
【0011】次に、シミュレーション実行部14は、入
力命令列1b中の1命令についてシミュレーションを実
行し、出力データの1つとして双方向ピン入出力切換え
タイミングを得る。また、双方向ピン入出力切換えタイ
ミング格納手段16は、シミュレーション実行部14よ
り得られた双方向ピン入出力切換えタイミングを双方向
ピン入出力切換えタイミング記憶部15に格納する。
【0012】この時に、ハードウェアシミュレータ21
8では、各処理プロセッサ内のシミュレーション実行部
209,210が命令列格納部207,208に格納さ
れた命令列1bより命令を1つ取り出して解釈し、解釈
された命令に従ってシミュレーションを進めていく。任
意のゲートとその接続先ゲートとが同じ処理プロセッサ
に割付いている場合には、シミュレーション実行部20
9,210が任意のゲートについて、シミュレーション
を実行して得られた出力データは、ネットワーク217
を通さずに、接続先ゲートへ入力データとして渡され
る。
【0013】任意のゲートとその接続先ゲートとが同じ
処理プロセッサに割り付いていない場合に、シミュレー
ション実行部209,210が任意のゲートについてシ
ミュレーションを実行して得られた出力データは、デー
タ転送部203,204よりネットワーク217を通し
て、接続先ゲートの割付いている処理プロセッサへ転送
される。接続先ゲートの割付いている処理プロセッサで
は、データ受信部205,206がデータ転送部20
3,204より転送されたデータを接続先ゲートの入力
データとして受け取る。
【0014】シミュレーション1a上に双方向ピン分割
部11より双方向ピンが分割されて生じた出力端子ゲー
トの接続元ゲート213が出現した時に、次の処理を行
う。まず、接続元ゲート213が割付いている処理プロ
セッサ201のシミュレーション実行部209は、接続
元ゲート213についてシミュレーションを実行する。
接続元ゲート213についてシミュレーションを実行し
た結果、双方向ピンが入力となるか出力となるかが判定
され、双方向ピン入出力切換えタイミングが得られる。
【0015】接続元ゲート213とその接続先ゲートで
ある出力端子ゲート214は、同じ処理プロセッサ20
1に割付いているので、シミュレーション実行部209
より得られた双方向ピン入出力切換えタイミングは、ネ
ットワーク217を通さずに、出力端子ゲート214へ
渡される。
【0016】次に、出力端子ゲート214は、接続元ゲ
ート213より受け取った双方向ピン入出力切換えタイ
ミングを接続先ゲートへ渡す。出力端子ゲート214と
その接続先ゲートである双方向ピン入出力切換えタイミ
ング格納手段214とは、同じ処理プロセッサに割付い
ていないので、接続元ゲート213より渡された双方向
ピン入出力切換えタイミングは、データ転送部206よ
りネットワーク217を通して、双方向ピン入出力切換
えタイミング格納手段215が割付いている処理プロセ
ッサ202へ転送される。
【0017】処理プロセッサ202では、データ受信部
206が、出力端子ゲート214より渡された双方向ピ
ン入出力切換えタイミングを双方向ピン入出力切換えタ
イミング格納手段215の入力データとして受け取る。
【0018】次に、双方向ピン入出力切換えタイミング
格納手段25は、出力端子ゲート214より受け取った
双方向ピン入出力切換えタイミングを双方向ピン入出力
切換えタイミング記憶部216に格納する。双方向ピン
入出力切換えタイミング格納手段215と双方向ピン入
出力切換えタイミング記憶部216は、同じ処理プロセ
ッサ202に割付いているので、双方向ピン入出力切換
えタイミング格納手段215は、出力端子ゲート214
より渡された双方向ピン入出力切換えタイミングを、ネ
ットワーク217を通さずに、双方向ピン入出力切換え
タイミング記憶部216に格納する。命令列1b中の1
つの命令について、シミュレーションを実行することに
より、双方向ピン入出力切換えタイミングは1つ得られ
る。
【0019】次に、シミュレーション終了判定部17
は、命令列1b中の全命令について、シミュレーション
が終了したかどうかを判定し、シミュレーションが終了
したと判定されなかった場合に、シミュレーション実行
部14に戻り、命令列1b中の次の命令についてシミュ
レーションを実行する。シミュレーションが終了したと
判定された場合に、命令列編集部18は、双方向ピン入
出力切換えタイミング記憶部15に記憶された双方向ピ
ン入出力切換えタイミングを用いて、命令列1b中に双
方向ピン入出力切換え命令を発生させ、命令列1cを作
成する。
【0020】上述した例では、ハードウェアシミュレー
タとして処理プロセッサを2台使用したが、必要に応じ
てこの台数を変化させることができる。また、1つの双
方向ピンが分割されて生じた出力端子ゲートに、双方向
ピン入出力切換えタイミング格納手段を1つ接続した
が、複数の双方向ピンが分割されて生じた出力端子ゲー
トに、双方向ピン入出力切換えタイミング格納手段を1
つ接続することも可能である。
【0021】
【発明の効果】本発明のハードウェアシミュレータの双
方向ピン入出力切換え方法は、上述したように、シミュ
レーションモデル上の双方向ピンを入力端子ゲートと出
力端子ゲートとの2つのゲートに分割してシミュレーシ
ョンを実行し、得られた双方向ピン入出力切換えタイミ
ングを用いて、シミュレーションパターンの入出力を制
御する命令列を編集することにより、命令列中の双方向
ピンの入出力切換えを制御する命令を発生することがで
きるという効果を有している。
【図面の簡単な説明】
【図1】本発明のハードウェアシミュレータの双方向ピ
ン入出力切換え方法の一実施例を示すフローチャートで
ある。
【図2】本実施例で用いられるハードウェアシミュレー
タの一例を示す図である。
【符号の説明】
11 双方向ピン分割部 12 双方向ピン入出力切換えタイミング格納手段接
続部 13 シミュレーションモデルロード部 14 シミュレーション実行部 15 双方向ピン入出力切換えタイミング記憶部 16 双方向ピン入出力切換えタイミング格納手段 17 シミュレーション終了判定部 18 命令列編集部 1a シミュレーションモデル 1b 入力命令列 1c 出力命令列 201,202 処理プロセッサ 203,204 データ転送部 205,206 データ受信部 207,208 命令列格納部 209,210 シミュレーション実行部 211,212 シミュレーションモデル格納部 213 接続元ゲート 214 出力端子ゲート 215 双方向ピン入出力切換えタイミング格納手段 216 双方向ピン入出力切換えタイミング記憶部 217 ネットワーク 218 ハードウェアシミュレータ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 複数の処理プロセッサを有し、並列にシ
    ミュレーションを行うハードウェアシミュレータの双方
    向ピン入出力切換え方法において、シミュレーションモ
    デル上の双方向ピンを入力端子ゲートおよび出力端子ゲ
    ートの2つのゲートに分割する手段と、双方向ピンが分
    割されて生じた出力端子ゲートに双方向ピン入出力切換
    えタイミング格納手段を接続する手段と、前記シミュレ
    ーションモデルをロードする手段と、命令列中の1命令
    についてシミュレーションを実行する手段と、双方向ピ
    ン入出力切換えタイミングを記憶する記憶手段と、双方
    向ピン入出力切換えタイミングを前記記憶手段に格納す
    る手段と、命令列中の全命令についてシミュレーション
    が終了したかどうかを判断する手段と、シミュレーショ
    ンが終了したと判定した場合に、前記記憶手段に記憶さ
    れた双方向ピン入出力切換えタイミングを用いて命令列
    を編集する手段とを有することを特徴とするハードウェ
    アシミュレータの双方向ピン入出力切換え方法。
JP7102292A 1992-03-27 1992-03-27 ハードウェアシミュレータの双方向ピン入出力切換え方法 Withdrawn JPH05282395A (ja)

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JP7102292A Withdrawn JPH05282395A (ja) 1992-03-27 1992-03-27 ハードウェアシミュレータの双方向ピン入出力切換え方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0855143A (ja) * 1994-08-12 1996-02-27 Nec Corp Vhdlシミュレータ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0855143A (ja) * 1994-08-12 1996-02-27 Nec Corp Vhdlシミュレータ

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Effective date: 19990608