JPH05282395A - ハードウェアシミュレータの双方向ピン入出力切換え方法 - Google Patents
ハードウェアシミュレータの双方向ピン入出力切換え方法Info
- Publication number
- JPH05282395A JPH05282395A JP7102292A JP7102292A JPH05282395A JP H05282395 A JPH05282395 A JP H05282395A JP 7102292 A JP7102292 A JP 7102292A JP 7102292 A JP7102292 A JP 7102292A JP H05282395 A JPH05282395 A JP H05282395A
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- JP
- Japan
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- simulation
- pin input
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Abstract
(57)【要約】
【目的】並列にシミュレーションを行うハードウェアシ
ミュレータで、シミュレーションパターンの入出力を制
御する命令列中に、双方向ピンの入出力切換えを制御す
る命令を発生させる。 【構成】双方向ピン分割部１１より、双方向ピンが入力
端子ゲートと出力端子ゲートとに分割されたシミュレー
ションモデルについて、シミュレーション実行部１４
は、シミュレーションを実行し、双方向ピン入出力切換
えタイミングを得る。命令列編集部１８は、得られた双
方向ピン入出力切換えタイミングを用いて命令列を編集
し、命令列中に双方向ピン入出力切換え命令を発生させ
る。
ミュレータで、シミュレーションパターンの入出力を制
御する命令列中に、双方向ピンの入出力切換えを制御す
る命令を発生させる。 【構成】双方向ピン分割部１１より、双方向ピンが入力
端子ゲートと出力端子ゲートとに分割されたシミュレー
ションモデルについて、シミュレーション実行部１４
は、シミュレーションを実行し、双方向ピン入出力切換
えタイミングを得る。命令列編集部１８は、得られた双
方向ピン入出力切換えタイミングを用いて命令列を編集
し、命令列中に双方向ピン入出力切換え命令を発生させ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ハードウェアシミュレ
ータの双方向ピン入出力切換え方法に関する。
ータの双方向ピン入出力切換え方法に関する。
【０００２】
【従来の技術】従来のハードウェアシミュレータの双方
向ピン入出力切換え方法は、入力端子ゲートと出力端子
ゲートとの２つのゲートに分割をせずに、通常のゲート
と同様の処理を行っていた。
向ピン入出力切換え方法は、入力端子ゲートと出力端子
ゲートとの２つのゲートに分割をせずに、通常のゲート
と同様の処理を行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のハード
ウェアシミュレータの双方向ピン入出力切換え方法は、
シミュレーションモデル上の双方向ピンを入力端子ゲー
トと出力端子ゲートとの２つのゲートに分割せずに処理
を行うが、双方向ピンの入力と出力とを切換えるタイミ
ングが実際にシミュレーションを実行しないと分からな
いために、双方向ピンの入出力の切換えを制御する命令
を発生することが難しいという欠点を有している。
ウェアシミュレータの双方向ピン入出力切換え方法は、
シミュレーションモデル上の双方向ピンを入力端子ゲー
トと出力端子ゲートとの２つのゲートに分割せずに処理
を行うが、双方向ピンの入力と出力とを切換えるタイミ
ングが実際にシミュレーションを実行しないと分からな
いために、双方向ピンの入出力の切換えを制御する命令
を発生することが難しいという欠点を有している。
【０００４】
【課題を解決するための手段】本発明のハードウェアシ
ミュレータの双方向ピン入出力切換え方法は、シミュレ
ーションモデル上の双方向ピンを入力端子ゲートおよび
出力端子ゲートの２つのゲートに分割する手段と、双方
向ピンが分割されて生じた出力端子ゲートに双方向ピン
入出力切換えタイミング格納手段を接続する手段と、前
記シミュレーションモデルをロードする手段と、命令列
中の１命令についてシミュレーションを実行する手段
と、双方向ピン入出力切換えタイミングを記憶する記憶
手段と、双方向ピン入出力切換えタイミングを前記記憶
手段に格納する手段と、命令列中の全命令についてシミ
ュレーションが終了したかどうかを判断する手段と、シ
ミュレーションが終了したと判定した場合に、前記記憶
手段に記憶された双方向ピン入出力切換えタイミングを
用いて命令列を編集する手段とを有して構成されてい
る。
ミュレータの双方向ピン入出力切換え方法は、シミュレ
ーションモデル上の双方向ピンを入力端子ゲートおよび
出力端子ゲートの２つのゲートに分割する手段と、双方
向ピンが分割されて生じた出力端子ゲートに双方向ピン
入出力切換えタイミング格納手段を接続する手段と、前
記シミュレーションモデルをロードする手段と、命令列
中の１命令についてシミュレーションを実行する手段
と、双方向ピン入出力切換えタイミングを記憶する記憶
手段と、双方向ピン入出力切換えタイミングを前記記憶
手段に格納する手段と、命令列中の全命令についてシミ
ュレーションが終了したかどうかを判断する手段と、シ
ミュレーションが終了したと判定した場合に、前記記憶
手段に記憶された双方向ピン入出力切換えタイミングを
用いて命令列を編集する手段とを有して構成されてい
る。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明のハードウェアシミュレー
タの双方向ピン入出力切換え方法の一実施例を示すフロ
ーチャートである。図１に示すように、本実施例は、双
方向ピン分割部１１と、双方向ピン入出力切換えタイミ
ング格納手段接続部１２と、シミュレーションモデルロ
ード部１３と、シミュレーション実行部１４と、双方向
ピン入出力切換えタイミング記憶部１５と、双方向ピン
入出力切換えタイミング格納手段１６と、シミュレーシ
ョン終了判定部１７と、命令列編集部１８とを含む。ま
た、図１において、１ａはシミュレーションモデル，１
ｂは入力命令列，１ｃは出力命令列である。
て説明する。図１は、本発明のハードウェアシミュレー
タの双方向ピン入出力切換え方法の一実施例を示すフロ
ーチャートである。図１に示すように、本実施例は、双
方向ピン分割部１１と、双方向ピン入出力切換えタイミ
ング格納手段接続部１２と、シミュレーションモデルロ
ード部１３と、シミュレーション実行部１４と、双方向
ピン入出力切換えタイミング記憶部１５と、双方向ピン
入出力切換えタイミング格納手段１６と、シミュレーシ
ョン終了判定部１７と、命令列編集部１８とを含む。ま
た、図１において、１ａはシミュレーションモデル，１
ｂは入力命令列，１ｃは出力命令列である。
【０００６】図２は、本実施例で用いられるハードウェ
アシミュレータの一例を示す図である。図２に示すよう
に、２０１，２０２は、実際にシミュレーションを行う
処理プロセッサ、２０３，２０４は、各ゲートの出力デ
ータを接続先のゲートが割付いている処理プロセッサに
転送するデータ転送部、２０５，２０６は、データ転送
部２０３，２０４より転送されたデータを受信するデー
タ受信部、２０７，２０８は、シミュレーションパター
ンの入出力を制御する命令列１ｂを格納する命令列格納
部、２０９，２１０は、命令列格納部２０７，２０８に
格納された命令を１つ取り出して解釈し、解釈された命
令に従ってシミュレーションを実行するシミュレーショ
ン実行部、２１１，２１２は、シミュレーションモデル
１ａの回路情報を格納するシミュレーションモデル格納
部である。
アシミュレータの一例を示す図である。図２に示すよう
に、２０１，２０２は、実際にシミュレーションを行う
処理プロセッサ、２０３，２０４は、各ゲートの出力デ
ータを接続先のゲートが割付いている処理プロセッサに
転送するデータ転送部、２０５，２０６は、データ転送
部２０３，２０４より転送されたデータを受信するデー
タ受信部、２０７，２０８は、シミュレーションパター
ンの入出力を制御する命令列１ｂを格納する命令列格納
部、２０９，２１０は、命令列格納部２０７，２０８に
格納された命令を１つ取り出して解釈し、解釈された命
令に従ってシミュレーションを実行するシミュレーショ
ン実行部、２１１，２１２は、シミュレーションモデル
１ａの回路情報を格納するシミュレーションモデル格納
部である。
【０００７】また、２１３，〜２１５は、シミュレーシ
ョンモデル１ａ上の各ゲートで、それぞれの処理プロセ
ッサに割付いていることを示している。そして、２１３
は、双方向ピンが分割されて生じた出力端子ゲートの接
続元ゲート、２１４は、双方向ピンが分割されて生じた
出力端子ゲート、２１５は、双方向ピン入出力切換えタ
イミング格納手段で、シミュレーションモデル１ａ上で
は、接続元ゲート２１３、出力端子ゲート２１４、双方
向ピン入出力切換えタイミング格納手段２１５の順番に
接続されている。
ョンモデル１ａ上の各ゲートで、それぞれの処理プロセ
ッサに割付いていることを示している。そして、２１３
は、双方向ピンが分割されて生じた出力端子ゲートの接
続元ゲート、２１４は、双方向ピンが分割されて生じた
出力端子ゲート、２１５は、双方向ピン入出力切換えタ
イミング格納手段で、シミュレーションモデル１ａ上で
は、接続元ゲート２１３、出力端子ゲート２１４、双方
向ピン入出力切換えタイミング格納手段２１５の順番に
接続されている。
【０００８】さらに、２１６は、双方向ピン入出力切換
えタイミング記憶部で、処理プロセッサ２０２に割付い
ていることを示している。なお、２１７は、処理プロセ
ッサ間のデータの受け渡しを行うネットワーク、２１８
は、上述した２０１，〜２１７を含むハードウェアシミ
ュレータである。
えタイミング記憶部で、処理プロセッサ２０２に割付い
ていることを示している。なお、２１７は、処理プロセ
ッサ間のデータの受け渡しを行うネットワーク、２１８
は、上述した２０１，〜２１７を含むハードウェアシミ
ュレータである。
【０００９】まず、双方向ピン分割部１１は、シミュレ
ーションモデル１ａ上の全双方向ピンを入出力端子ゲー
トと出力端子ゲートとの２つのゲートに分割する。次
に、双方ピン入出力切換えタイミング格納手段接続部１
２は、双方向ピン分割部１１より分割されて生じた出力
端子ゲートに、双方向ピン入出力切換えタイミング格納
手段を接続する。双方向ピン入出力切換えタイミング格
納手段は、ゲートとしてシミュレーションモデル１ａ上
に存在することになる。
ーションモデル１ａ上の全双方向ピンを入出力端子ゲー
トと出力端子ゲートとの２つのゲートに分割する。次
に、双方ピン入出力切換えタイミング格納手段接続部１
２は、双方向ピン分割部１１より分割されて生じた出力
端子ゲートに、双方向ピン入出力切換えタイミング格納
手段を接続する。双方向ピン入出力切換えタイミング格
納手段は、ゲートとしてシミュレーションモデル１ａ上
に存在することになる。
【００１０】次に、シミュレーションモデルロード部１
３は、シミュレーションモデル１ａを各処理プロセッサ
内のシミュレーションモデル格納部２１１，２１２にロ
ードする。同時に、シミュレーションパターンの入出力
を制御する入力命令列１ｂを、各処理プロセッサ内の命
令列格納部２０７，２０８にロードする。
３は、シミュレーションモデル１ａを各処理プロセッサ
内のシミュレーションモデル格納部２１１，２１２にロ
ードする。同時に、シミュレーションパターンの入出力
を制御する入力命令列１ｂを、各処理プロセッサ内の命
令列格納部２０７，２０８にロードする。
【００１１】次に、シミュレーション実行部１４は、入
力命令列１ｂ中の１命令についてシミュレーションを実
行し、出力データの１つとして双方向ピン入出力切換え
タイミングを得る。また、双方向ピン入出力切換えタイ
ミング格納手段１６は、シミュレーション実行部１４よ
り得られた双方向ピン入出力切換えタイミングを双方向
ピン入出力切換えタイミング記憶部１５に格納する。
力命令列１ｂ中の１命令についてシミュレーションを実
行し、出力データの１つとして双方向ピン入出力切換え
タイミングを得る。また、双方向ピン入出力切換えタイ
ミング格納手段１６は、シミュレーション実行部１４よ
り得られた双方向ピン入出力切換えタイミングを双方向
ピン入出力切換えタイミング記憶部１５に格納する。
【００１２】この時に、ハードウェアシミュレータ２１
８では、各処理プロセッサ内のシミュレーション実行部
２０９，２１０が命令列格納部２０７，２０８に格納さ
れた命令列１ｂより命令を１つ取り出して解釈し、解釈
された命令に従ってシミュレーションを進めていく。任
意のゲートとその接続先ゲートとが同じ処理プロセッサ
に割付いている場合には、シミュレーション実行部２０
９，２１０が任意のゲートについて、シミュレーション
を実行して得られた出力データは、ネットワーク２１７
を通さずに、接続先ゲートへ入力データとして渡され
る。
８では、各処理プロセッサ内のシミュレーション実行部
２０９，２１０が命令列格納部２０７，２０８に格納さ
れた命令列１ｂより命令を１つ取り出して解釈し、解釈
された命令に従ってシミュレーションを進めていく。任
意のゲートとその接続先ゲートとが同じ処理プロセッサ
に割付いている場合には、シミュレーション実行部２０
９，２１０が任意のゲートについて、シミュレーション
を実行して得られた出力データは、ネットワーク２１７
を通さずに、接続先ゲートへ入力データとして渡され
る。
【００１３】任意のゲートとその接続先ゲートとが同じ
処理プロセッサに割り付いていない場合に、シミュレー
ション実行部２０９，２１０が任意のゲートについてシ
ミュレーションを実行して得られた出力データは、デー
タ転送部２０３，２０４よりネットワーク２１７を通し
て、接続先ゲートの割付いている処理プロセッサへ転送
される。接続先ゲートの割付いている処理プロセッサで
は、データ受信部２０５，２０６がデータ転送部２０
３，２０４より転送されたデータを接続先ゲートの入力
データとして受け取る。
処理プロセッサに割り付いていない場合に、シミュレー
ション実行部２０９，２１０が任意のゲートについてシ
ミュレーションを実行して得られた出力データは、デー
タ転送部２０３，２０４よりネットワーク２１７を通し
て、接続先ゲートの割付いている処理プロセッサへ転送
される。接続先ゲートの割付いている処理プロセッサで
は、データ受信部２０５，２０６がデータ転送部２０
３，２０４より転送されたデータを接続先ゲートの入力
データとして受け取る。
【００１４】シミュレーション１ａ上に双方向ピン分割
部１１より双方向ピンが分割されて生じた出力端子ゲー
トの接続元ゲート２１３が出現した時に、次の処理を行
う。まず、接続元ゲート２１３が割付いている処理プロ
セッサ２０１のシミュレーション実行部２０９は、接続
元ゲート２１３についてシミュレーションを実行する。
接続元ゲート２１３についてシミュレーションを実行し
た結果、双方向ピンが入力となるか出力となるかが判定
され、双方向ピン入出力切換えタイミングが得られる。
部１１より双方向ピンが分割されて生じた出力端子ゲー
トの接続元ゲート２１３が出現した時に、次の処理を行
う。まず、接続元ゲート２１３が割付いている処理プロ
セッサ２０１のシミュレーション実行部２０９は、接続
元ゲート２１３についてシミュレーションを実行する。
接続元ゲート２１３についてシミュレーションを実行し
た結果、双方向ピンが入力となるか出力となるかが判定
され、双方向ピン入出力切換えタイミングが得られる。
【００１５】接続元ゲート２１３とその接続先ゲートで
ある出力端子ゲート２１４は、同じ処理プロセッサ２０
１に割付いているので、シミュレーション実行部２０９
より得られた双方向ピン入出力切換えタイミングは、ネ
ットワーク２１７を通さずに、出力端子ゲート２１４へ
渡される。
ある出力端子ゲート２１４は、同じ処理プロセッサ２０
１に割付いているので、シミュレーション実行部２０９
より得られた双方向ピン入出力切換えタイミングは、ネ
ットワーク２１７を通さずに、出力端子ゲート２１４へ
渡される。
【００１６】次に、出力端子ゲート２１４は、接続元ゲ
ート２１３より受け取った双方向ピン入出力切換えタイ
ミングを接続先ゲートへ渡す。出力端子ゲート２１４と
その接続先ゲートである双方向ピン入出力切換えタイミ
ング格納手段２１４とは、同じ処理プロセッサに割付い
ていないので、接続元ゲート２１３より渡された双方向
ピン入出力切換えタイミングは、データ転送部２０６よ
りネットワーク２１７を通して、双方向ピン入出力切換
えタイミング格納手段２１５が割付いている処理プロセ
ッサ２０２へ転送される。
ート２１３より受け取った双方向ピン入出力切換えタイ
ミングを接続先ゲートへ渡す。出力端子ゲート２１４と
その接続先ゲートである双方向ピン入出力切換えタイミ
ング格納手段２１４とは、同じ処理プロセッサに割付い
ていないので、接続元ゲート２１３より渡された双方向
ピン入出力切換えタイミングは、データ転送部２０６よ
りネットワーク２１７を通して、双方向ピン入出力切換
えタイミング格納手段２１５が割付いている処理プロセ
ッサ２０２へ転送される。
【００１７】処理プロセッサ２０２では、データ受信部
２０６が、出力端子ゲート２１４より渡された双方向ピ
ン入出力切換えタイミングを双方向ピン入出力切換えタ
イミング格納手段２１５の入力データとして受け取る。
２０６が、出力端子ゲート２１４より渡された双方向ピ
ン入出力切換えタイミングを双方向ピン入出力切換えタ
イミング格納手段２１５の入力データとして受け取る。
【００１８】次に、双方向ピン入出力切換えタイミング
格納手段２５は、出力端子ゲート２１４より受け取った
双方向ピン入出力切換えタイミングを双方向ピン入出力
切換えタイミング記憶部２１６に格納する。双方向ピン
入出力切換えタイミング格納手段２１５と双方向ピン入
出力切換えタイミング記憶部２１６は、同じ処理プロセ
ッサ２０２に割付いているので、双方向ピン入出力切換
えタイミング格納手段２１５は、出力端子ゲート２１４
より渡された双方向ピン入出力切換えタイミングを、ネ
ットワーク２１７を通さずに、双方向ピン入出力切換え
タイミング記憶部２１６に格納する。命令列１ｂ中の１
つの命令について、シミュレーションを実行することに
より、双方向ピン入出力切換えタイミングは１つ得られ
る。
格納手段２５は、出力端子ゲート２１４より受け取った
双方向ピン入出力切換えタイミングを双方向ピン入出力
切換えタイミング記憶部２１６に格納する。双方向ピン
入出力切換えタイミング格納手段２１５と双方向ピン入
出力切換えタイミング記憶部２１６は、同じ処理プロセ
ッサ２０２に割付いているので、双方向ピン入出力切換
えタイミング格納手段２１５は、出力端子ゲート２１４
より渡された双方向ピン入出力切換えタイミングを、ネ
ットワーク２１７を通さずに、双方向ピン入出力切換え
タイミング記憶部２１６に格納する。命令列１ｂ中の１
つの命令について、シミュレーションを実行することに
より、双方向ピン入出力切換えタイミングは１つ得られ
る。
【００１９】次に、シミュレーション終了判定部１７
は、命令列１ｂ中の全命令について、シミュレーション
が終了したかどうかを判定し、シミュレーションが終了
したと判定されなかった場合に、シミュレーション実行
部１４に戻り、命令列１ｂ中の次の命令についてシミュ
レーションを実行する。シミュレーションが終了したと
判定された場合に、命令列編集部１８は、双方向ピン入
出力切換えタイミング記憶部１５に記憶された双方向ピ
ン入出力切換えタイミングを用いて、命令列１ｂ中に双
方向ピン入出力切換え命令を発生させ、命令列１ｃを作
成する。
は、命令列１ｂ中の全命令について、シミュレーション
が終了したかどうかを判定し、シミュレーションが終了
したと判定されなかった場合に、シミュレーション実行
部１４に戻り、命令列１ｂ中の次の命令についてシミュ
レーションを実行する。シミュレーションが終了したと
判定された場合に、命令列編集部１８は、双方向ピン入
出力切換えタイミング記憶部１５に記憶された双方向ピ
ン入出力切換えタイミングを用いて、命令列１ｂ中に双
方向ピン入出力切換え命令を発生させ、命令列１ｃを作
成する。
【００２０】上述した例では、ハードウェアシミュレー
タとして処理プロセッサを２台使用したが、必要に応じ
てこの台数を変化させることができる。また、１つの双
方向ピンが分割されて生じた出力端子ゲートに、双方向
ピン入出力切換えタイミング格納手段を１つ接続した
が、複数の双方向ピンが分割されて生じた出力端子ゲー
トに、双方向ピン入出力切換えタイミング格納手段を１
つ接続することも可能である。
タとして処理プロセッサを２台使用したが、必要に応じ
てこの台数を変化させることができる。また、１つの双
方向ピンが分割されて生じた出力端子ゲートに、双方向
ピン入出力切換えタイミング格納手段を１つ接続した
が、複数の双方向ピンが分割されて生じた出力端子ゲー
トに、双方向ピン入出力切換えタイミング格納手段を１
つ接続することも可能である。
【００２１】
【発明の効果】本発明のハードウェアシミュレータの双
方向ピン入出力切換え方法は、上述したように、シミュ
レーションモデル上の双方向ピンを入力端子ゲートと出
力端子ゲートとの２つのゲートに分割してシミュレーシ
ョンを実行し、得られた双方向ピン入出力切換えタイミ
ングを用いて、シミュレーションパターンの入出力を制
御する命令列を編集することにより、命令列中の双方向
ピンの入出力切換えを制御する命令を発生することがで
きるという効果を有している。
方向ピン入出力切換え方法は、上述したように、シミュ
レーションモデル上の双方向ピンを入力端子ゲートと出
力端子ゲートとの２つのゲートに分割してシミュレーシ
ョンを実行し、得られた双方向ピン入出力切換えタイミ
ングを用いて、シミュレーションパターンの入出力を制
御する命令列を編集することにより、命令列中の双方向
ピンの入出力切換えを制御する命令を発生することがで
きるという効果を有している。
【図１】本発明のハードウェアシミュレータの双方向ピ
ン入出力切換え方法の一実施例を示すフローチャートで
ある。
ン入出力切換え方法の一実施例を示すフローチャートで
ある。
【図２】本実施例で用いられるハードウェアシミュレー
タの一例を示す図である。
タの一例を示す図である。
１１ 双方向ピン分割部 １２ 双方向ピン入出力切換えタイミング格納手段接
続部 １３ シミュレーションモデルロード部 １４ シミュレーション実行部 １５ 双方向ピン入出力切換えタイミング記憶部 １６ 双方向ピン入出力切換えタイミング格納手段 １７ シミュレーション終了判定部 １８ 命令列編集部 １ａ シミュレーションモデル １ｂ 入力命令列 １ｃ 出力命令列 ２０１，２０２ 処理プロセッサ ２０３，２０４ データ転送部 ２０５，２０６ データ受信部 ２０７，２０８ 命令列格納部 ２０９，２１０ シミュレーション実行部 ２１１，２１２ シミュレーションモデル格納部 ２１３ 接続元ゲート ２１４ 出力端子ゲート ２１５ 双方向ピン入出力切換えタイミング格納手段 ２１６ 双方向ピン入出力切換えタイミング記憶部 ２１７ ネットワーク ２１８ ハードウェアシミュレータ
続部 １３ シミュレーションモデルロード部 １４ シミュレーション実行部 １５ 双方向ピン入出力切換えタイミング記憶部 １６ 双方向ピン入出力切換えタイミング格納手段 １７ シミュレーション終了判定部 １８ 命令列編集部 １ａ シミュレーションモデル １ｂ 入力命令列 １ｃ 出力命令列 ２０１，２０２ 処理プロセッサ ２０３，２０４ データ転送部 ２０５，２０６ データ受信部 ２０７，２０８ 命令列格納部 ２０９，２１０ シミュレーション実行部 ２１１，２１２ シミュレーションモデル格納部 ２１３ 接続元ゲート ２１４ 出力端子ゲート ２１５ 双方向ピン入出力切換えタイミング格納手段 ２１６ 双方向ピン入出力切換えタイミング記憶部 ２１７ ネットワーク ２１８ ハードウェアシミュレータ
Claims (1)
- 【請求項１】 複数の処理プロセッサを有し、並列にシ
ミュレーションを行うハードウェアシミュレータの双方
向ピン入出力切換え方法において、シミュレーションモ
デル上の双方向ピンを入力端子ゲートおよび出力端子ゲ
ートの２つのゲートに分割する手段と、双方向ピンが分
割されて生じた出力端子ゲートに双方向ピン入出力切換
えタイミング格納手段を接続する手段と、前記シミュレ
ーションモデルをロードする手段と、命令列中の１命令
についてシミュレーションを実行する手段と、双方向ピ
ン入出力切換えタイミングを記憶する記憶手段と、双方
向ピン入出力切換えタイミングを前記記憶手段に格納す
る手段と、命令列中の全命令についてシミュレーション
が終了したかどうかを判断する手段と、シミュレーショ
ンが終了したと判定した場合に、前記記憶手段に記憶さ
れた双方向ピン入出力切換えタイミングを用いて命令列
を編集する手段とを有することを特徴とするハードウェ
アシミュレータの双方向ピン入出力切換え方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102292A JPH05282395A (ja) | 1992-03-27 | 1992-03-27 | ハードウェアシミュレータの双方向ピン入出力切換え方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102292A JPH05282395A (ja) | 1992-03-27 | 1992-03-27 | ハードウェアシミュレータの双方向ピン入出力切換え方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282395A true JPH05282395A (ja) | 1993-10-29 |
Family
ID=13448487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7102292A Withdrawn JPH05282395A (ja) | 1992-03-27 | 1992-03-27 | ハードウェアシミュレータの双方向ピン入出力切換え方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282395A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855143A (ja) * | 1994-08-12 | 1996-02-27 | Nec Corp | Ｖｈｄｌシミュレータ |
-
1992
- 1992-03-27 JP JP7102292A patent/JPH05282395A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855143A (ja) * | 1994-08-12 | 1996-02-27 | Nec Corp | Ｖｈｄｌシミュレータ |
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |