JP3246668B2

JP3246668B2 - 並列処理プログラムコンパイル装置

Info

Publication number: JP3246668B2
Application number: JP24957391A
Authority: JP
Inventors: 喜弘林
Original assignee: Nitto Seiko Co Ltd
Current assignee: Nitto Seiko Co Ltd
Priority date: 1991-09-27
Filing date: 1991-09-27
Publication date: 2002-01-15
Anticipated expiration: 2017-01-15
Also published as: JPH0588910A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列実行の記述が可能
な高水準言語による並列処理プログラムをコンパイルす
る並列処理プログラムコンパイル装置に関するものであ
る。

【０００２】

【従来の技術】従来のコンパイル装置は、並列処理プロ
グラムをコンパイルする機能を有していなかった。した
がって、複数のプロセッサを用いて１つの仕事をさせる
場合、設計者が予めプロセッサの数やプロセッサ間のネ
ットワークを決定し、それに基づいて各プロセッサ毎に
プログラムを作成して、各プログラムをコンパイル装置
によりコンパイルしていた。

【０００３】

【発明が解決しようとする課題】従来のプログラム開発
方式では、設計者が予めプロセッサの数やプロセッサ間
のネットワークを決定し、それに基づいて各プロセッサ
毎にプログラムを作成するので、プロセッサ間の通信処
理の記述に誤りがあるなどすると、各プロセッサが同時
に通信待ちになってしまう、いわゆるデッドロック等が
発生してシステムが動作不能になったり（並列処理プロ
グラムの場合、その原因求明は非常に困難である。）、
ネットワークの最適化が図れずハードウエアや通信効率
に無駄を生じたりすることがあった。また設計者に過大
な負担がかかり、開発効率が悪かった。

【０００４】本発明はかかる事情に鑑みて成されたもの
であり、プロセッサの数やプロセッサ間の通信を考慮す
ることなく並列実行の記述が可能な高水準言語による並
列処理プログラムをコンパイルできる並列処理プログラ
ムコンパイル装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、同時に実行す
る処理をまとめた並列実行文を含む高水準言語による並
列処理プログラムを複数の各プロセッサ単位のプログラ
ムに変換する機能分割手段と、前記機能分割手段による
変換結果に基づいて、前記各プロセッサ単位のプログラ
ムに同期命令を挿入する同期命令挿入手段と、前記機能
分割手段による変換結果に基づいて必要なプロセッサの
数とプロセッサ間のネットワークとを決定する決定手段
と、前記機能分割手段により変換された各プロセッサ単
位のプログラムを命令コードに変換する命令コード生成
手段とを設けたことを特徴としている。また、本発明の
第２の並列処理プログラムコンパイル装置は、同時に実
行する処理をまとめた並列実行文を含む高水準言語によ
る並列処理プログラムを複数の各プロセッサ単位のプロ
グラムに変換する機能分割手段と、前記機能分割手段に
よる変換に際し、並列実行文を含む再帰手続きである再
帰プロセスを通常の再帰手続きに変換する非再帰化処理
手段と、前記機能分割手段による変換結果に基づいて必
要なプロセッサの数とプロセッサ間のネットワークとを
決定する決定手段と、前記機能分割手段により変換され
た各プロセッサ単位のプログラムを命令コードに変換す
る命令コード生成手段とを設けたことを特徴としてい
る。また、本発明の第３の並列処理プログラムコンパイ
ル装置は、同時に実行する処理をまとめた並列実行文を
含む高水準言語による並列処理プログラムを複数の各プ
ロセッサ単位のプログラムに変換する機能分割手段と、
前記機能分割手段による変換結果及びプロセッサ間の通
信量に基づいて、必要なプロセッサの数とプロセッサ間
のネットワークとを決定する決定手段と、前記機能分割
手段により変換された各プロセッサ単位のプログラムを
命令コードに変換する命令コード生成手段とを設けたこ
とを特徴としている。

【０００６】

【作用】本発明の第１の並列処理プログラムコンパイル
装置では、機能分割手段は、同時に実行する処理をまと
めた並列実行文を含む高水準言語による並列処理プログ
ラムを複数の各プロセッサ単位のプログラムに変換す
る。同期命令挿入手段は、前記機能分割手段による変換
結果に基づいて、前記各プロセッサ単位のプログラムに
同期命令を挿入する。決定手段は、機能分割手段による
変換結果に基づいて必要なプロセッサの数とプロセッサ
間のネットワークとを決定する。命令コード生成手段
は、機能分割手段により変換された各プロセッサ単位の
プログラムを命令コードに変換する。本発明の第２の並
列処理プログラムコンパイル装置では、機能分割手段
は、同時に実行する処理をまとめた並列実行文を含む高
水準言語による並列処理プログラムを複数の各プロセッ
サ単位のプログラムに変換する。非再帰化処理手段は、
前記機能分割手段による変換に際し、並列実行文を含む
再帰手続きである再帰プロセスを通常の再帰手続きに変
換する。決定手段は、機能分割手段による変換結果に基
づいて必要なプロセッサの数とプロセッサ間のネットワ
ークとを決定する。命令コード生成手段は、機能分割手
段により変換された各プロセッサ単位のプログラムを命
令コードに変換する。本発明の第３の並列処理プログラ
ムコンパイル装置では、機能分割手段は、同時に実行す
る処理をまとめた並列実行文を含む高水準言語による並
列処理プログラムを複数の各プロセッサ単位のプログラ
ムに変換する。決定手段は、機能分割手段による変換結
果及びプロセッサ間の通信量に基づいて、必要なプロセ
ッサの数とプロセッサ間のネットワークとを決定する。
命令コード生成手段は、機能分割手段により変換された
各プロセッサ単位のプログラムを命令コードに変換す
る。

【０００７】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例における並列処理プ
ログラムコンパイル装置を備えた並列処理システム設計
支援装置の概略構成図で、この並列処理システム設計支
援装置は、入力手段１と、シミュレータ２と、並列処理
プログラムコンパイル装置３と、マルチプロセッサシミ
ュレータ４とにより構成されている。

【０００８】入力手段１は、入力機能と表示機能とを有
していると共に、図形表現型言語を計算機処理に有利な
テキスト型言語に自動変換する機能を有している。シミ
ュレータ２は、入力手段１を用いて入力される設計者の
指示に基づいて、入力手段１によりテキスト型言語に変
換された並列処理プログラムを実行して、文法チェック
等を行うと共に、各プロセスの実行時間等を計測するこ
とにより並列処理プログラムコンパイル装置３による機
能分割に必要なデータを生成して入力手段１に表示させ
る。さらにシミュレータ２は、入力手段１を用いて入力
される設計者の指示に基づいて、並列処理プログラムコ
ンパイル装置３により機能分割された各プロセッサ毎の
プログラムを実行して、各プロセッサの動作時間や同期
待ち時間等を計測することにより並列処理プログラムコ
ンパイル装置３による最適プロセッサ数および結合方式
の決定に必要なデータを生成すると共に入力手段１に表
示させる。

【０００９】並列処理プログラムコンパイル装置３は、
入力手段１を用いて入力される設計者の指示に基づい
て、テキスト型の高水準言語で記述された並列処理プロ
グラムをコンパイルして複数のプロセッサを作動させる
ための命令コードを生成すると共に、最適なプロセッサ
の数とプロセッサ間の結合方式を決定する。マルチプロ
セッサシミュレータ４は、入力手段１を用いて入力され
る設計者の指示に基づいて、並列処理プログラムコンパ
イル装置３により生成された各プロッセッサ毎の命令コ
ードを実行し、各プロセッサやプロセッサ間の結合方式
の効率等を計測して入力手段１に表示させる。

【００１０】この並列処理システム設計支援装置は、例
えばワークステーションあるいはパーソナルコンピュー
タ等により実現される。図２は並列処理プログラムコン
パイル装置３の構成図で、並列処理プログラムコンパイ
ル装置３は、機能分割手段７と、プロセッサ台数・結合
方式決定手段８と、，命令コード生成手段９とにより構
成されており、機能分割手段７は、非再帰化処理手段１
０と、剥離処理手段１１と、１ループ化処理手段１２と
により構成されている。

【００１１】機能分割手段７は、入力手段１によりテキ
スト型に変換された並列処理プログラムを各プロセッサ
毎のプログラムに分割する。プロセッサ台数・結合方式
決定手段８は、機能分割手段７の分割結果に基づいてプ
ロセッサの台数およびプロセッサ間の結合方式を決定
し、ネットリストを生成する。

【００１２】命令コード生成手段９は、機能分割手段７
により機能分割されたプログラムをコンパイルしてプロ
セッサを駆動するための命令コードを生成する。図３は
シミュレータ２の構成図で、シミュレータ２は、コマン
ド解析手段１４と、字句解析手段１５と、構文解析手段
１６と、実行手段１７と、データ生成手段１８とにより
構成されており、実行手段１７は切換手段１９を備えて
いる。

【００１３】コマンド解析手段１４は、入力手段１を介
して供給される設計者からの指示を解析し、シミュレー
ションを制御する。字句解析手段１５は、入力手段１に
よりテキスト型に変換された並列処理プログラムあるい
は並列処理プログラムコンパイル装置３の機能分割手段
７により機能分割されたプログラムを読み込んで字句を
解読し、つづりの間違いをチェックする。

【００１４】構文解析手段１６は、字句解析手段１５か
らの単語を受け取って文法を解析し、文法の間違いをチ
ェックする。実行手段１７は、構文解析手段１６から解
析結果を受け取り、構文に従って各種の演算処理を行
う。データ生成手段１８は、プログラムの処理時間等を
計測し、プログラムの効率を予測して並列処理プログラ
ムコンパイル装置３の機能分割手段７による機能分割の
ためのデータあるいは並列処理プログラムコンパイル装
置３のプロセッサ台数・結合方式決定手段８によるプロ
セッサ台数や結合方式の決定のためのデータを生成する
と共に、その結果を入力手段１に表示させる。

【００１５】切換手段１９は、実行手段１７があるプロ
セスの演算を実行中に同期待ちになり、続行条件が成立
しないときに、実行中のプロセス情報を退避させ、別の
プロセスの演算に切り換える。図４はマルチプロセッサ
シミュレータ４の構成図で、マルチプロセッサシミュレ
ータ４は、スケジューリング手段２１と、プロセッサエ
ミュレーション手段２２と、メモリ管理手段２３と、並
列性解析手段２４とにより構成されている。

【００１６】スケジューリング手段２１は、入力手段１
を介して入力される設計者の指示に基づいて、プロセッ
サの数や結合方式の種類やプロセッサのシミュレーショ
ン順位等を決定した後、並列処理プログラムコンパイル
装置３の命令コード生成手段９により生成された命令コ
ードおよびプロセッサ台数・結合方式決定手段８により
生成されたネットリストを読み込んでシミュレーション
を制御する。

【００１７】プロセッサエミュレーション手段２２は、
スケジューリング手段２１により呼び出され、プロセッ
サの動作を命令サイクル単位で実行する。またこの間に
ハードウエアレベルの実行状態および通信路毎のアクセ
ス状態の各種時間を計測する。メモリ管理手段２３は、
プロセッサエミュレーション手段２２により呼び出さ
れ、例えば４Ｇバイトの仮想記憶２５と例えば４Ｍバイ
トの主記憶２６との対応をとると共に、ネットリストに
基づいてプロセッサ間通信の制御を行う。

【００１８】並列性解析手段２４は、スケジューリング
手段２１により呼び出され、各プロセッサのソフトウェ
アレベルの実行時間を計測すると共に、システムの効率
を演算し、結果を入力手段１に表示させる。次に動作を
説明する。先ず、上記並列処理システム設計支援装置を
用いた設計法の概略について述べる。

【００１９】設計者は、並列アルゴリズムを論理的な処
理単位である手続き毎に設計する。このとき、手続きは
必ずしも物理的なプロセッサと１対１に対応していな
い。また、手続き外部との通信は引数によって表され
る。しかも、この段階では引数は他の変数と全く同様に
扱われ、引数の仕様や引数への代入に関しての同期は一
切不要である。並列処理の記述に関しては、同時に実行
する処理をまとめて１つの並列実行文として記述する。
つまり、１つの並列実行文内の処理がすべて終了される
まで自動的に同期がとられかつ実行終了段階ですべての
変数の値が更新されることを保証する並列アルゴリズム
（以下「同期化並列アルゴリズム」という）として記述
する。この記述レベルを以下ＰＤＬ（Ｐｒｏｃｅｄｕｒ
ｅＤｅｓｃｒｉｐｔｉｏｎＬｅｖｅｌ）という。

【００２０】並列処理プログラムコンパイル装置３は、
シミュレータ２によりシミュレーションされたＰＤＬ記
述に基づいて、各プロセッサ単位の処理を設計する。先
ず、並列性を考慮して同期化並列アルゴリズムを可能な
数のプロセス（並列実行文中で呼び出され、並列実行文
を直接あるいは間接的に含まない手続き）に機能分割す
る。このとき、逐次実行されている部分は各プロセスに
そのまま複写され、並列実行文についてはできるだけプ
ロセス間の処理時間が均一になるように振り分ける。そ
して、あらかじめ一組の論理型変数を用意しておき、分
割前に並列実行文の間である条件が成立するまで処理を
ストップさせるための同期文とこれらの論理型変数への
代入文を組み合わせた通信文を発生させて、各プロセス
間の同期をとる。これらの一連の処理は、多数のプロセ
スが張り合わされた状態であったものが強制的に引き剥
がされて、別々の手続きになるようすを表していること
から、剥離処理と呼ぶ。そして、最初に実行する手続き
のみが並列実行文を含む記述（以下「並列プロセス」と
いう）に変換する。すなわち、ＰＤＬ記述の段階におけ
るフローグラフが図５のようである場合、剥離処理後の
フローグラフは図６のようになる。この状態で、各プロ
セス間の処理時間および稼働率が設計仕様を満足すれ
ば、各プロセスを各々１つのプロセッサに割り付ける。
設計仕様を満足していない場合、特にプロセス間の処理
時間の格差が激しい場合は、プロセス中に１つのループ
文のみ含むように分割し、同期文を発生する。この場合
１つのループ文とは、あるループ文が他のループ文を完
全に含む構造（入れ子構造）になっていないループ文の
数である。したがって、２つのループ文が入れ子構造を
構成している場合は、１つのループ文として扱う。そし
て、処理時間が均等化されるように各プロセス間の比率
を求め、その比率にできるだけ近づくようにＢｅｒｎｓ
ｔｅｉｎの条件を用いてプロセスを分割する。このプロ
セッサ単位の記述レベルをＳＤＬ（Ｓｔｒｕｃｔｕｒｅ
ＤｅｓｃｒｉｐｔｉｏｎＬｅｖｅｌ）と呼ぶ。もし
この段階で設計仕様を明らかに満足しない場合は、ＰＤ
Ｌ設計からやり直す必要がある。

【００２１】さらに並列処理プログラムコンパイル装置
３は、シミュレータ２によりシミュレーションされたＳ
ＤＬ記述に基づいて各プロセッサ間の通信状態を判断
し、通信の頻繁に行われているプロセッサ同士をすべて
結合する。しかも、通信が必要なプロセッサのうちどの
プロセッサとも通信できないプロセッサ（孤立プロセッ
サ）がないように結合し、これをネットワークとする。
そして、ＳＤＬ記述をプロセッサ固有の命令コードに変
換する。また決定したネットワークを、結合するプロセ
ッサの論理番号の組からなるネットリストに変換する。
さらにネットリストから、各プロセッサが直接あるいは
間接に通信すべきプロセッサの論理番号リストをプロセ
ッサ毎に生成し、命令コード中に付加する。なお、ネッ
トワーク中で直接結合していないプロセッサ同士が通信
を行うためには、第３のプロセッサを経由して通信を行
う必要がある（間接通信）。そのために、各プロセッサ
は他の全てのプロセッサにデータを転送するために必要
な中継用プロセッサの候補を記憶する必要がある。この
段階で、再度設計仕様を検討し、これを満足しない場合
は設計のやり直しをする必要がある。ネットワークに対
して、軽度なものならば標準的なネットワークに変更す
ることも可能であるが、重度なものではＰＤＬ設計を変
更する必要がある。

【００２２】次に、上記並列処理システム設計支援装置
を用いた設計法の詳細について述べる。設計者は、図形
表現型の高水準言語により記述されたＰＤＬ記述の並列
プログラムを入力手段１に入力する。これにより入力手
段１は、図形表現型の言語をテキスト型の言語に変換
し、図外の記憶手段に格納する。

【００２３】次に設計者は、入力手段１に並列プログラ
ムのシミュレーションを行う旨の指示を入力する。これ
によりシミュレータ２の字句解析手段１５は、図７のよ
うに、記憶手段からＰＤＬ記述の並列プログラムａを逐
次読み出し、単語を文章中から切り出して、予め記憶手
段に記憶されている記号表ｂからシンボルに対応した属
性を探し出した後、シンボルと属性とをシンボル・属性
リストｃとして出力する。なお記号表ｂは、プログラム
言語の種類に応じて作成しておく。

【００２４】次に構文解析手段１６は、図８のように、
字句解析手段１５から１文単位でシンボル・属性リスト
ｃを受け取り、予め記憶手段に記憶されている文法規則
表ｄからシンボル・属性リストｃに対応した文の種類を
特定し、構文解析表ｅを作成する。なお文法規則表ｄ
は、プログラム言語の種類に応じて作成しておく。次に
実行手段１７は、図９のように、構文解析手段１６から
構文解析表ｅを受け取り、解析結果に従った処理を予め
記憶手段に記憶されている実行関数表ｆから探し出し、
実行する。このとき、処理に必要なデータを予め記憶手
段に記憶されている処理管理表ｇから取り出し、結果を
処理管理表ｇの対応する箇所に書き込む。

【００２５】一方データ生成手段１８は、図１０のよう
に、構文解析手段１６から構文解析表ｅを受け取り、対
応するアセンブリコードを等価コード表ｈに作成して、
その等価コードの実行時間を予め記憶手段に記憶されて
いる命令コード表ｉとアドレッシングモード表ｊとを参
照しながら計算し、現在実行中のプロセスの時間表ｋに
実行時間を加算する。

【００２６】シミュレーションが終了すると、結果が入
力手段１に表示される。結果が仕様を満足していれば、
次の段階に進む。仕様を満足していなければ、ＰＤＬ記
述の段階から設計をやり直す。次に設計者は、入力手段
１に並列プログラムをＰＤＬ記述からＳＤＬ記述に変換
する旨の指示を入力する。これにより並列処理プログラ
ムコンパイル装置３は、設計者の指示に基づいて記憶手
段から並列プログラムを逐次読み出し、機能分割手段７
により機能分割を行う。この機能分割は、ＰＤＬ記述で
表された同期化並列アルゴリズムをＳＤＬ記述で表され
る並列プロセスに変換するものであって、再帰プロセス
の非再帰化処理と、剥離処理と、１ループ化処理とから
なり、以下に詳細を説明する。なお、以下の説明で用い
る用語の定義を下記表１、２に示す。

【００２７】

【表１】

【００２８】

【表２】

【００２９】非再帰化処理手段１０は、並列プログラム
中の並列実行文を含む再帰手続きである再帰プロセスを
通常の再帰手続きに変換する。すなわち再帰プロセス
は、再帰呼び出しが実行される回数分のプロセスが生成
され、これらの処理が同時に実行されるものであり、実
行するまで発生するプロセスの数が確定しないため、機
能分割を困難にすることから、機能分割を実行するに当
たり、再帰プロセスを普通の再帰手続きに変換する必要
がある。この再帰プロセスの非再帰化処理により、図１
１（Ａ）のようなプロセスモデルが図１１（Ｂ）のよう
なプロセスモデルに変換される。具体的には、下記
（１）、（２）の処理を実行する。

【００３０】（１）並列実行文を含む手続きがその並列
実行文から呼び出している手続きによってさらに呼び出
されている場合、該当する全ての手続きＡに対して手続
き名をＡ’に変えて複製をとり、並列実行文を逐次実行
文に置き換える。（２）並列実行文中で呼び出しされているすべての手続
きに対して呼び出している手続き名をＡからＡ’に置き
換える。

【００３１】剥離処理手段１１は、分割処理と、同期機
構・通信プロトコルの発生処理と、被分割集合の手続き
化処理と、インライン展開処理とからなる剥離処理を行
う。分割処理は、最大の実行文を持つ並列実行文と同数
の文の集合に、各処理量が均等化されるようにｍｉｎ−
ｍａｘ原理に基づいて処理を分割するものである。具体
的には、下記（１）〜（５）の処理を行う。

【００３２】（１）変数型の分割・合成処理により、従
属型並列処理の前後に変換部を発生させる。（２）従属型並列処理を構成するすべての並列実行文
（下記数１）を１文単位の集合（下記数２）に分割し、
この最大要素数ｍ_iを被分割手続き数とする。（３）各文の実行時間に対するｍｉｎ−ｍａｘ原理に基
づいて、集合（下記数２）をｍ_i個の集合（下記数３）
にまとめる。

【００３３】（４）従属型並列処理を含んでいた実行部
をｍ_i個コピーし、その中に下記数３の要素を埋め込
む。（５）各処理に対して、埋め込みが起こった基本ブロッ
ク内で他の処理に分配された変数定義が使用されている
場合は送受信用の代入文を発生させる。

【００３４】

【数１】

【００３５】

【数２】

【００３６】

【数３】

【００３７】同期機構・通信プロトコルの発生処理は、
分割後の各集合に対して通信プロトコルを生成するもの
である。具体的には、下記（１）〜（３）の処理を行
う。（１）変数の分類を行い、すべての受信・放送変数ａ^k
に対して同期変数ｆ^kを生成し、通信変数ｖ^kとする。
このとき、同期変数の受信側および送信側の要素数はそ
の変数を受信および送信している手続きの数に合わせ
る。

【００３８】（２）下記〜の規則にしたがって、受
信点・放送点・中継点にそれぞれ同期機構・通信プロト
コルを発生させる。このとき、正論理または負論理で統
一し、しかも初期値の挿入は１つの変数につき１回とす
る。なお、受信点とは並列実行文中で受信変数が使用さ
れる場所をいい、放送点とは並列実行文中で放送変数が
使用される場所をいい、中継点とは代入文両辺に中継変
数が存在する場所をいう。

【００３９】受信（放送）点が制御構造の実行文中に
あれば、受信（放送）点に受信（放送）プロトコルを発
生させる。制御構造に属さない場合、受信（放送）点が
１つ以上存在すれば受信（放送）プロトコルを、それ以
外は同期機構を発生させる。中継点に中継プロトコルを発生させる。

【００４０】制御構造の有無により同期変数の値変化
に差がでてはならない。（３）同期変数ｆｅｎｄを生成し、他のすべての実行
文を下記数４で挟む。

【００４１】

【数４】

【００４２】被分割集合の手続き化処理は、被分割集合
を実行部とする手続きを生成し、これらの手続きを呼び
出す１つの並列実行文を生成し、これを元の実行部と置
き換えるものである。具体的には、下記（１）〜（４）
の処理を行う。（１）生成された通信変数の複製をとる。また、各被分
割集合の同期変数ｆｅｎｄの複製を変数名が重ならぬよ
うにとる。

【００４３】（２）下記〜の規則にしたがって、被
分割集合を実行部とする手続き宣言部を生成する。この
とき変数と変数型との対応をとる。受信変数となっているものおよび同期文中に現れた論
理型変数は入力変数とする。放送変数となっているものおよび定義された論理型変
数は出力変数とする。

【００４４】中継変数となっているものについては、
受信点と放送点とにおける変数名を変更した後で入出力
変数とする。自動的に生成された変数は内部変数とする。（３）複製された通信変数を引数として、生成された手
続きをすべて呼び出す１つの並列実行文を生成する。こ
のとき、それぞれの手続き宣言部の入出力変数に対応し
て入出力引数を生成する。

【００４５】（４）生成された並列実行文に各手続きか
らの同期変数ｆｅｎｄ_iに対し下記数５の終了判定文
を加えた逐次実行文を元の実行部と置き換える。

【００４６】

【数５】

【００４７】インライン展開処理は、展開前の手続きが
カーネルでなければ、手続きを呼び出している手続きに
対して、手続き呼び出し文を展開後の実行部で置き換え
るものである。具体的には、下記（１）〜（５）の手続
きを実行する。なお、カーネルとは最初に実行される手
続きをいう。（１）手続き呼び出し文を対応する手続きの実行部で置
き換える。

【００４８】（２）実行部に含まれる内部変数を、変数
名が重複する場合は名前を変更し、重複しない場合はそ
のまま定義する。（３）変数の型が存在しない場合は変数型の定義を行っ
た後、変数を型に対応させる。（４）実行部に含まれる入出力変数を入出力引数で、変
更された内部変数を変更後の名前でそれぞれ置き換え
る。

【００４９】剥離処理により生成されたカーネルは、複
数の並列実行文が逐次的に実行される構造を持つことに
なる。剥離処理では、各並列実行文毎にはプロセスに対
する処理量の均等化を考慮している。しかし、カーネル
から呼び出されている全てのプロセスに対する処理量の
均等化については考慮していない。したがって、生成さ
れた並列プロセス全体としての各プロセスの処理量の均
等化を行うことにより、最適なシステムとなる。そこ
で、並列実行文間でプロセスの処理量の比により、それ
ぞれのプロセスの実行プロセッサ数を決定する必要があ
る。そこでは、各プロセスの処理をｎ分割する必要が生
じる。そして、これが可能なものは、手続き内にループ
文を含んでいる場合である。このループ文に着目した分
割法を適用可能とするために、すべての手続きを１ルー
プ化する必要が生じる。この１ループ化処理は下記
（１）〜（６）の手順により実現される。

【００５０】（１）２つ以上のループ文を含む手続きの
実行部をループ文の終了部分で分割する。（２）分割した文の集合の間にデータ依存関係が存在す
る場合、その変数を記憶する。（３）下記〜の規則にしたがい、分割した文の集合
を実行部とする手続き宣言部を生成する。

【００５１】データ依存関係が存在する変数が実行部
で使用されているものは入力変数とする。データ依存関係が存在する変数が実行部で定義されて
いるものは出力変数とする。データ依存関係が存在する変数が実行部で使用・定義
されているものについては、変数名を分離して入出力変
数とする。さらに、実行部の使用箇所と定義箇所の変数
名を入出力変数名で置き換える。

【００５２】データ依存関係が存在しない変数は局所
変数とする。（４）実行部の使用・定義箇所をそれぞれ受信・放送点
と見做して同期機構・通信プロトコルを発生させる。（５）各手続きに同期変数ｆｅｎｄを生成して、下記
数４で実行部をはさむ。

【００５３】（６）元のプロセスを呼び出している箇所
に分割した手続き呼び出し文を生成する。次に設計者は、入力手段１に機能分割処理後のプログラ
ムのシミュレーションを行う旨の指示を入力する。これ
によりシミュレータ２の字句解析手段１５は、図７のよ
うに、記憶手段から並列プログラムａを逐次読み出し、
単語を文章中から切り出して、記号表ｂからシンボルに
対応した属性を探し出した後、シンボルと属性とをシン
ボル・属性リストｃとして出力する。

【００５４】次に構文解析手段１６は、図８のように、
字句解析手段１５から１文単位でシンボル・属性リスト
ｃを受け取り、文法規則表ｄからシンボル・属性リスト
ｃに対応した文の種類を特定し、構文解析表ｅを作成す
る。次に実行手段１７は、図９のように、構文解析手段
１６から構文解析表ｅを受け取り、解析結果に従った処
理を実行関数表ｆから探し出し、実行する。このとき、
処理に必要なデータを処理管理表ｇから取り出し、結果
を処理管理表ｇの対応する箇所に書き込む。また実行手
段１７は、構文解析手段１６から受け取った構文解析表
ｅの文がｗａｉｔ文であれば切換手段１９を起動する。

【００５５】これにより切換手段１９は、図１２のよう
に、構文解析表ｅの条件部を参照し、条件がＴ（Ｔｒｕ
ｅ）であれば何もせずに処理を続行する。条件がＦ（Ｆ
ａｌｓｅ）であれば、現在の状態をプロセス管理表ｍに
記入した後、タイムホイールｎを１ステップ進めて次に
実行すべきプロセス名を取得し、プロセス管理表ｍに従
って実行すべきプログラムに切り換える。

【００５６】すなわち図１３のように、第ｉプロセスを
実行し（ステップＳ１）、同期待ちか否かを判断し（ス
テップＳ２）、同期待ちであれば処理続行の条件が不成
立であるか否かを判断し（ステップＳ３）、不成立であ
れば第ｉプロセスを退避させ（ステップＳ４）、ｉに１
を加えてｉとし（ステップＳ５）、第ｉプロセスを呼び
出して（ステップＳ６）、ステップＳ１に戻る。ステッ
プＳ２で同期待ちでなければステップＳ１に戻る。ステ
ップＳ３で条件不成立でなければステップＳ１に戻る。

【００５７】一方データ生成手段１８は、図１０のよう
に、構文解析手段１６から構文解析表ｅを受け取り、対
応するアセンブリコードを等価コード表ｈに作成して、
その等価コードの実行時間と同期待ち時間とを、予め記
憶手段に記憶されている命令コード表ｉとアドレッシン
グモード表ｊとを参照しながら計算し、現在実行中のプ
ロセスの時間表ｋに実行時間と同期待ち時間とに分けて
加算する。

【００５８】シミュレーションが終了すると、結果が入
力手段１に表示される。結果が仕様を満足していれば、
次の段階に進む。仕様を満足していなければ、ＰＤＬ記
述の段階から設計をやり直す。次に設計者は、入力手段
１にプロセッサ台数およびプロセッサ間の結合方式を決
定し、プロセッサを作動させるための命令コードを生成
する旨の指示を入力する。これにより並列処理プログラ
ムコンパイル装置３のプロセッサ台数・結合方式決定手
段８は、シミュレータ２のデータ生成手段１８により生
成されたデータを参照して、プロセッサの台数およびプ
ロセッサ間の結合方式を決定すると共に、中継用プロセ
ッサリストを生成する。

【００５９】結合方式の決定は、下記（１）〜（３）の
手順で行う。（１）すべてのプロセッサの組（ｐａⁱ，ｐａ^j）
に対して結合力を計算し、結合力行列Ｆ＝（Ｆ^ij）を求
める。ここで結合力とは、プロセス間の通信量であり、
変数のサイズと処理実行中に送受信した回数とにより決
定することができ、本実施例では下記数６を結合力関数
とする。この関数は、プロセスが実行中に通信した情報
量に比例した量であると見做すことができる。

【００６０】

【数６】

【００６１】（２）得られた結合力行列Ｆのすべての要
素に対し、そのヒストグラムをとる。（３）ヒストグラムがいくつかの分布に分割される場合
は、結合力の大きな分布から順に分布に属するプロセッ
サの組をネットワークとして直接結合し、ネットリスト
を作成する。このとき、通信が必要なプロセッサのうち
どのプロセッサとも直接あるいは間接的に結合せず孤立
するプロセッサが存在しなくなるまで分布を採用する。
また、分布が分割しない場合は、この分布に属するすべ
てのプロセッサをネットワークとして直接結合し、ネッ
トリストを作成する。

【００６２】このように結合方式を決定することによ
り、プロセス間の通信量の小さなものについては直接結
合させずに中継させることで、通信用の回路の増大を抑
えることができ、通信量の大きなものについては直接結
合させることで、中継に伴う通信のオーバヘッドを減少
させることができる。以上の手順でネットワークが決定
すると、とりあえずプロセッサ間の通信は可能となる
が、これは単に線がつながったに過ぎない。つまり、す
べてのプロセッサが互いに接続された場合を除いて、直
接通信のできないプロセッサの組が存在する。このプロ
セッサ同士は、第３者を経由しないと通信することがで
きない。ところが、どのプロセッサを経由すれば通信を
行うことが可能であるのかといっった情報はまだ決定さ
れていない。したがって、この情報を決定する必要があ
る。これはネットリストが与えられれば、決定すること
は可能である。この問題は、与えられた２点間の最短経
路を決定する問題として知られ、ダイクストラ（Ｄｉｊ
ｋｓｔｒａ）法等の解法が有名である。本実施例では、
ダイクストラ法を用いて通信経路を決定しているので、
詳細なアルゴリズムの説明は省略する。自分以外のプロ
セッサへ通信するための情報としては、そのプロセッサ
へ通信するために、直接通信すべきプロセッサのリスト
を記憶しておけばよい。また、最短経路が複数存在して
も差し支えなく、これをすべて記憶しておけば、特定の
通信路のみが混雑することを防ぐことが可能となる。

【００６３】また並列処理プログラムコンパイル装置３
の命令コード生成手段９は、機能分割手段７により機能
分割されたプログラムをコンパイルして、プロセッサを
作動させるための命令コードを生成する。次に設計者
は、入力手段１に並列処理プログラムコンパイル装置３
により生成された命令コードおよびネットリストを用い
てシミュレーションを行う旨の指示を入力する。これに
よりマルチプロセッサシミュレータ４がシミュレーショ
ンを行う。マルチプロセッサシミュレータ４は、図１４
のように、（Ａ）の共有メモリ型や、（Ｂ）の木構造型
や、（Ｃ）の配列型や、（Ｄ）のトーラス型や、（Ｅ）
の超立方体型（ハイパーキューブ型）等の代表的なネッ
トワークを実現可能であり、ネットワークの性能を比較
できるようになされている。

【００６４】スケジューリング手段２１は、設計者の指
示に基づいて、プロセッサの数、ネットワークの種類、
プロセッサのシミュレーション順位等を決定した後、並
列処理プログラムコンパイル装置３のコード生成手段９
が生成したコードおよびプロセッサ台数・結合方式決定
手段８が決定したネットリストを読み込んで、シミュレ
ーションの制御を行う。すなわち図１５のように、初期
設定時には、メモリ管理手段２３に通信網情報と初期値
データとを渡し、タイムホイールｐにプロセッサの実行
順序を設定する。そしてシミュレーション時には、タイ
ムホイールｐの実行プロセッサのプロセッサ番号をプロ
セッサエミュレーション手段２２に渡し、タイムホイー
ルｐのポインタを１つ進める。

【００６５】プロセッサエミュレーション手段２２は、
スケジューリング手段２１により呼び出され、対象とす
るプロセッサの動作を命令サイクル単位で実行する。こ
の間にハードウェアレベルの実行状態（演算中、命令呼
び出し、ローカルメモリ読み出し・書き込み・呼び出し
待ち・書き込み待ち、共有メモリ呼び出し・書き込み、
呼び出し待ち、書き込み待ち、Ｉ／Ｏ呼び出し・書き込
み・呼び出し待ち・書き込み待ち）および通信路毎のア
クセス状態（呼び出し・書き込み・呼び出し待ち・書き
込み待ち）の時間を計測する。すなわち図１６のよう
に、命令コードすなわちアセンブリ言語で書かれたプロ
グラムｑを実行する。例えば、ｍｏｖａ，ｄｏを読み
込み、ａに対するアドレスを出力してメモリ管理手段２
３からデータｄａｔａ（ａ）を受理する。そして命令が
ｍｏｖであることから、プロセッサデータファイルｒの
レジスタファイル中のｄｏへデータｄａｔａ（ａ）を代
入した後、ポインタを１つ進める。このとき同時に、各
サイクルに要した時間を、命令サイクル時間表ｓを参照
してプロセッサデータファイルｒ中の時間情報部に記入
する。

【００６６】メモリ管理手段２３は、プロセッサエミュ
レーション手段２２から呼び出され、仮想空間すなわち
仮想記憶２５と物理空間すなわち主記憶２６との対応を
とる。同時に、Ｉ／Ｏ空間を介してネットワークによる
プロセッサ間の通信の制御を行う。すなわち図１７のよ
うに、初期設定時にはスケジューリング手段２１により
通信網の形態情報を受け取り、各ポートに対してアクセ
ス可能なプロセッサを示す属性をセットすることによっ
て、通信網ｔを設定する。このポートは属性にセットさ
れた１組のプロセッサのみがアクセス可能であり、これ
によって通信を行うことが可能である。そしてシミュレ
ーションが開始されると、メモリ管理手段２３はプロセ
ッサから指定されたプロセッサ番号とアドレスとによっ
て、対応するデータをプロセッサエミュレーション手段
２２に返す。なおｕはプロセッサデータ、ｖは共有デー
タである。

【００６７】並列性解析手段２４は、スケジューリング
手段２１により呼び出され、各プロセッサのソフトウェ
アレベルの実行状態に関する時間を計測する。すなわち
マルチプロセッサシミュレータ４には、各プロセッサ毎
に１０個のシステム変数が用意されており、この変数を
設定することにより、変数が設定されている間の時間を
独立に計測することが可能となる。設計者は、この変数
を用いることによって任意の処理の実行時間を計測する
ことが可能となる。１０個のシステム変数のうち、ｐｒ
ｂ０〜ｐｒｂ２はシステムで予約されており、それぞ
れ、処理実行中、通信中、待機中の時間の計測を行う。
処理実行中は、プロセッサが自分の与えられた仕事を実
行している時間であり、通信中は、処理に必要なデータ
の送受信または他のプロセッサへの中継処理を行ってい
る時間であり、待機中は、何もせずにただ待っている時
間である。それぞれのシステム変数に対する計測を実行
すると共に、計測された結果をハードウェアレベルの結
果と合わせて集計し、データファイルとして出力する。

【００６８】シミュレーションが終了すると、結果が入
力手段１に表示される。結果が仕様を満足していれば、
設計を終了する。仕様を満足していなければ、ＰＤＬ記
述の段階から設計をやり直す。なお、通信の効率が満足
できない場合は、図１４（Ａ）〜（Ｅ）のような既存の
ネットワークと効率を比較し、既存のネットワークで仕
様を満足すればそれを採用する。

【００６９】以上の手順で開発された並列処理プログラ
ムを実行する並列処理プロセッサは、例えば図１８のよ
うに、ローカルメモリ２８₀〜２８_n-1を有する複数の
プロセッサ２９₀〜２９_n-1が通信網により結合し、通
信路を介して他の複数のプロセッサ２９₀〜２９_n-1と
の通信を行うものである。通信網は、複数のプロセッサ
２９₀〜２９_n-1同士の結合状態を示すネットリストに
よりデータバス３０と双方向メモリブロック３１₀〜３
１_n-1との対応を切り換える汎用スイッチ３２と、汎用
スイッチ３２を制御するネットワークコントローラ３３
とからなる。通信は、結合可能な複数のプロセッサ２９
₀〜２９_n-1のみがアクセス可能な複数の双方向メモリ
ブロック３１₀〜３１_n-1の書き込みにより行われる。
またこの通信網は、すべてのプロセッサ２９₀〜２９
_n-1がアクセス可能な共有メモリ３４を持ち、共有メモ
リ３４を介してもプロセッサ２９₀〜２９_n-1同士は通
信可能である。プロセッサ２９₀〜２９_n-1同士の通信
におけるハードウェアレベルでの排他制御は自動的に行
われているものとし、さらにソフトウェア的には、各プ
ロセッサ２９₀〜２９_n-1は非分割の読み書きサイクル
のｔａｓ（ＴｅｓｔａｎｄＳｅｔ）命令を備えている
ものとする。図１９はメモリ空間（仮想空間）の全体構
成図で、メモリ空間は大きく３つの部分（ローカルメモ
リ空間、共有メモリ空間、Ｉ／Ｏ空間）に分かれてい
る。ローカルメモリ空間は、それぞれ対応するプロセッ
サ２９₀〜２９_n-1のみがアクセス可能な領域であり、
各プロセッサ２９₀〜２９_n-1毎に存在する。ローカル
メモリ空間は、さらにプロセッサ２９₀〜２９_n-1固有
の例外ベクタ領域（プロセッサ２９₀〜２９_n-1によっ
ては存在しない場合もある）、ＰＥ結合情報部、ユーザ
領域からなっている。共有メモリ空間は、すべてのプロ
セッサ２９₀〜２９_n-1がアクセス可能な領域であり、
ネットワークコントローラ３３により排他制御され、同
時には１つのプロセッサ２９₀〜２９_n-1のみがアクセ
ス可能である。Ｉ／Ｏ空間は多数のメモリブロックから
なっており、各ブロックは特定の１組のプロセッサのみ
がアクセス可能である。その排他制御は、各プロセッサ
２９₀〜２９_n-1の結合状態を表すネットリストにした
がって、ネットワークコントローラ３３が行う。この領
域は、各ブロック毎に同時にアクセス可能である。ＰＥ
（プロセッサ）結合情報部は、ローカルメモリ空間中に
存在し、図２０のように、プロセッサ２９₀〜２９_n-1
の論理番号、ネットワークの種類、ネットワーク用パラ
メータ、そのプロセッサが直接Ｉ／Ｏを介して通信可能
なプロセッサの番号とそのＩ／Ｏアドレス等を格納す
る。ユーザ領域は、図２１のように、プロセッサ２９₀
〜２９_n-1が実行するプログラムを格納する領域とプロ
セッサ２９₀〜２９_n-1のみがアクセスするデータを格
納する領域とからなる。なお例外ベクタ領域は、各プロ
セッサ２９₀〜２９_n-1により異なるため、その構造の
説明を省略する。Ｉ／Ｏ空間は、図２２のように、１ブ
ロック１６バイトで構成され、これを介して１組のプロ
セッサが通信を行うことができる。１ブロックは、さら
に属性領域、送受信バッファ、予備領域からなる。プロ
セッサ２９₀〜２９_n-1がアクセス可能な領域は送受信
バッファおよび予備領域であり、属性領域はネットワー
クコントローラ３３のみがアクセス可能である。

【００７０】以下、上記並列処理プログラムコンパイル
装置の主要な動作について、具体的な動作を説明する。（具体的実施例１）再帰プロセスの非再帰化処理につい
て、下記数７に示すガウス関数を含む不定積分値を求め
る手続きＩｎｔＧａｕｓｓ( ) の非再帰化処理を用いて
説明する。

【００７１】

【数７】

【００７２】不定積分値Ｇ_mは、ｍの偶数・奇数によ
り、下記数８のように２つの場合に分かれる。

【００７３】

【数８】

【００７４】ここで、上記数８の値は下記数９〜数１１
により計算できる。

【００７５】

【数９】

【００７６】

【数１０】

【００７７】

【数１１】

【００７８】Ｇ_mの値を求める手続きをＩｎｔＧａｕｓ
ｓ( ) 、Ｅ_nの値を求める手続きをＩｎｔＥＧａｕｓｓ
( ) 、Ｏ_nの値を求める手続きをＩｎｔＯＧａｕｓｓ
( ) 、Ｏ_nの積分値を求める手続きをＩｎｔＩＯＧａｕ
ｓｓ( ) とすると、プログラムは図２３〜図２６のよう
になる。なお図２４の網かけ部分は並列実行文である。
手続きＩｎｔＥＧａｕｓｓ( ) において、手続きＩｎｔ
ＯＧａｕｓｓ( ) および手続きＩｎｔＩＯＧａｕｓｓ
( ) は並列実行文中で呼び出されているため、プロセス
である。さらに、手続きＩｎｔＯＧａｕｓｓ( ) は手続
きＩｎｔＥＧａｕｓｓ( ) を呼び出しているため、手続
きＩｎｔＥＧａｕｓｓ( ) は再帰手続きである。したが
って、手続きＩｎｔＥＧａｕｓｓ( ) は再帰プロセスで
ある。

【００７９】再帰プロセスに対する非再帰化処理は、下
記（１）（２）の原理に基づいて行う。（１）再帰プロセスＡの並列実行文を順次実行文とした
手続きＡ’を新たに生成する。（２）再帰プロセスＡから呼び出される手続きに対し
て、再帰プロセスＡを呼び出す手続き名をすべてＡ’に
変更する。

【００８０】すなわち、非再帰化処理後の手続きＩｎｔ
ＥＧａｕｓｓ( ) は図２７のようになる。また新たに生
成された手続きＩｎｔＥＧａｕｓｓ１( ) を図２８に示
し、修正された手続きＩｎｔＯＧａｕｓｓ( ) を図２９
に示す。なお図２９において網かけ部分は変更箇所を示
す。（具体的実施例２）機能分割からネットワークの決定ま
での処理について、図３０のプログラムのように高速フ
ーリエ変換におけるバタフライ演算を実行する手続きｃ
ａｌｃを用いて説明する。なお、この例では再帰プロセ
スは存在せず、また、全ての手続きは１ループ化されて
いるため、再帰プロセスの非再帰化処理および１ループ
化処理を行う必要がないので、説明を省略する。

【００８１】（１）分割処理図３０のプログラムからは図３１のようなフローグラフ
が得られる。このフローグラフの節は各実行文を表し、
複数の分岐すなわち破線で囲んだ部分は並列実行を表
す。分割処理を施した結果、図３２のようなフローグラ
フになる。（２）同期機構・通信プロトコルの発生処理変数の分類処理による手続きｃａｌｃに対する変数の分
類結果は、図３３のようになる。変数ｙｒｅ，ｙｉｍ，
ｘｒｅ，ｘｉｍは、この手続き中では独立した変数であ
るが、手続きｃａｌｃを呼び出している手続きｃｆｆｔ
中ではどちらも変数ｚｒｅ，ｚｉｍであるため、この両
者は同一変数として扱われる。したがって、変数ｙｒ
ｅ，ｙｉｍ，ｘｒｅ，ｘｉｍは中継変数となる。続い
て、分類結果を基に孤立変数以外の全ての変数に対し
て、同期変数を発生させ、通信変数とする。このように
して得られた通信変数を図３４に示す。また、同期機構
・通信プロトコルの発生処理後のプログラムの処理実行
部分を図３５〜図３８に示す。なお図３５〜図３８にお
いて、網かけ部分は並列処理プログラムコンパイル装置
３の機能分割手段７の剥離処理手段１１により生成され
た同期機構・通信プロトコルを表す。

【００８２】（３）非分割集合の手続き化処理およびイ
ンライン展開処理同期機構・通信プロトコルの発生が行われた後、この集
合を処理実行部とする手続きを生成する。そして、この
手続きｃａｌｃに対してインライン展開処理が実行され
る。（４）ネットワークの決定ネットワークの決定に必要な結合力分布を求めるため
に、シミュレータ２により再度シミュレーションを行
う。シミュレーションの結果得られた結合力行列を図３
９に示し、これにより作成された結合力分布を図４０に
示す。なお図３９において、Ｐ０はシステム全体の管
理、Ｐ１〜Ｐ７は三角関数表作成、Ｐ８〜Ｐ１１はバタ
フライ演算、Ｐ１２〜Ｐ１４はビットリバース演算であ
る。この結合力分布から、結合力が８以上（図３９中＊
印部）のプロセッサの組（ネット）については直接結合
し、これをネットワークとする。この結果として得られ
たネットワークを図４１にグラフの形で示す。このグラ
フの節はプロセッサを表し、実線の枝は通信路を表す。
また破線の枝は、直接は結合していないが通信を行って
いること、つまり、これらの間の通信には第３のプロセ
ッサが必要であることを表す。

【００８３】なお上記実施例では、プロセッサ同士を直
接結合する範囲を決定するに際して、通信の必要なプロ
セッサ同士が直接あるいは間接的にすべて結合される最
大の結合力を基準にしたが、この基準になる結合力は入
力手段１を用いて設計者がもっと小さい値を設定できる
ように構成してもよい。また上記実施例では、必ず１ル
ープ化処理を実行するように構成したが、１ループ化処
理は設計者が入力手段１を用いて指示した場合にのみ実
行するように構成してもよい。

【００８４】

【発明の効果】以上説明したように本発明によれば、同
時に実行する処理をまとめた並列実行文を含む高水準言
語による並列処理プログラムを複数の各プロセッサ単位
のプログラムに変換する機能分割手段と、この機能分割
手段による変換結果に基づいて必要なプロセッサの数と
プロセッサ間のネットワークとを決定する決定手段と、
機能分割手段により変換された各プロセッサ単位のプロ
グラムを命令コードに変換する命令コード生成手段とを
設けたので、各プロセッサ毎の処理を自動的に生成でき
ることから、効率のよい並列処理システムを容易に設計
できる。また各プロセッサの同期待ちを自動的に生成で
きることから、デッドロックの発生がなく、確実な動作
の並列処理システムを迅速に設計できる。また各プロセ
ッサ間の通信網をプログラムの性質を考慮して自動的に
生成できることから、効率のよい並列処理システムを容
易に設計できるという優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例における並列処理プログラム
コンパイル装置を備えた並列処理システム設計支援装置
の概略構成図である。

【図２】並列処理プログラムコンパイル装置の構成図で
ある。

【図３】シミュレータの構成図である。

【図４】マルチプロセッサシミュレータの構成図であ
る。

【図５】ＰＤＬ記述によるプロセスモデルのフローグラ
フである。

【図６】剥離処理後のプロセスモデルのフローグラフで
ある。

【図７】字句解析手段の動作説明図である。

【図８】構文解析手段の動作説明図である。

【図９】実行手段の動作説明図である。

【図１０】データ生成手段の動作説明図である。

【図１１】非再帰化処理前後のプロセスモデルのフロー
グラフである。

【図１２】切換手段の動作説明図である。

【図１３】切換手段の動作を説明するためのフローチャ
ートである。

【図１４】マルチプロセッサシミュレータにより実現可
能なネットワークの構成図である。

【図１５】スケジューラ手段の動作説明図である。

【図１６】プロセッサエミュレーション手段の動作説明
図である。

【図１７】スケジューラ手段の動作説明図である。

【図１８】並列処理プロセッサの実モデルの構成図であ
る。

【図１９】仮想空間の構成図である。

【図２０】ＰＥ結合情報部の構成図である。

【図２１】ユーザ領域の構成図である。

【図２２】Ｉ／Ｏ空間の構成図である。

【図２３】ＰＤＬ記述によるプログラムの説明図であ
る。

【図２４】ＰＤＬ記述によるプログラムの説明図であ
る。

【図２５】ＰＤＬ記述によるプログラムの説明図であ
る。

【図２６】ＰＤＬ記述によるプログラムの説明図であ
る。

【図２７】非再帰化処理後のプログラムの説明図であ
る。

【図２８】非再帰化処理後のプログラムの説明図であ
る。

【図２９】非再帰化処理後のプログラムの説明図であ
る。

【図３０】ＰＤＬ記述によるプログラムの説明図であ
る。

【図３１】ＰＤＬ記述によるプロセスモデルのフローグ
ラフである。

【図３２】分割処理後のプロセスモデルのフローグラフ
である。

【図３３】変数の分類結果の説明図である。

【図３４】通信変数の説明図である。

【図３５】同期機構・通信プロトコルを埋め込んだプロ
グラムの説明図である。

【図３６】同期機構・通信プロトコルを埋め込んだプロ
グラムの説明図である。

【図３７】同期機構・通信プロトコルを埋め込んだプロ
グラムの説明図である。

【図３８】同期機構・通信プロトコルを埋め込んだプロ
グラムの説明図である。

【図３９】結合力行列の説明図である。

【図４０】結合力分布の説明図である。

【図４１】ネットワークの説明図である。

【符号の説明】３並列処理プログラムコンパイル装置７機能分割手段８プロセッサ台数・結合方式決定手段９コード生成手段

Claims

(57)【特許請求の範囲】

【請求項１】同時に実行する処理をまとめた並列実行
文を含む高水準言語による並列処理プログラムを複数の
各プロセッサ単位のプログラムに変換する機能分割手段
と、前記機能分割手段による変換結果に基づいて、前記
各プロセッサ単位のプログラムに同期命令を挿入する同
期命令挿入手段と、前記機能分割手段による変換結果に
基づいて必要なプロセッサの数とプロセッサ間のネット
ワークとを決定する決定手段と、前記機能分割手段によ
り変換された各プロセッサ単位のプログラムを命令コー
ドに変換する命令コード生成手段とを設けたことを特徴
とする並列処理プログラムコンパイル装置。
【請求項２】同時に実行する処理をまとめた並列実行
文を含む高水準言語による並列処理プログラムを複数の
各プロセッサ単位のプログラムに変換する機能分割手段
と、前記機能分割手段による変換に際し、並列実行文を
含む再帰手続きである再帰プロセスを通常の再帰手続き
に変換する非再帰化処理手段と、前記機能分割手段によ
る変換結果に基づいて必要なプロセッサの数とプロセッ
サ間のネットワークとを決定する決定手段と、前記機能
分割手段により変換された各プロセッサ単位のプログラ
ムを命令コードに変換する命令コード生成手段とを設け
たことを特徴とする並列処理プログラムコンパイル装
置。
【請求項３】同時に実行する処理をまとめた並列実行
文を含む高水準言語による並列処理プログラムを複数の
各プロセッサ単位のプログラムに変換する機能分割手段
と、前記機能分割手段による変換結果及びプロセッサ間
の通信量に基づいて、必要なプロセッサの数とプロセッ
サ間のネットワークとを決定する決定手段と、前記機能
分割手段により変換された各プロセッサ単位のプログラ
ムを命令コードに変換する命令コード生成手段とを設け
たことを特徴とする並列処理プログラムコンパイル装
置。