KR100228337B1 - 비동기방식의 테스트 장치 및 방법 - Google Patents

비동기방식의 테스트 장치 및 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
칩 테스트.
2. 발명이 해결하고자 하는 기술적 과제
매치모드를 사용하지 않고 테스터가 발생하는 외부의 인터럽트를 사용함으로써, 테스트에 소모되는 불필요한 시간을 줄이고, 칩의 셀프 테스팅 결과의 출력시간을 테스터가 선택할 수 있음으로 병렬 테스트 구현도 가능한 비동기방식의 테스트 장치 및 방법을 제공하고자 함.
3. 발명의 해결 방법의 요지
칩 내부의 셀프 테스트의 결과가 계산되었을 때 바로 출력시키는 것이 아니라 결과를 일정 유지한 후 외부의 테스터에 의한 외부 인터럽트를 발생하여 이 인터럽트의 서비스루틴의 처리에 의하여 계산결과를 출력하는 비동기방식의 테스트 장치 및 방법을 제공하고자 함.
4. 발명의 중요한 용도
비동기 방식의 셀프 테스트를 수행하는 모든 칩에 이용가능함.

Description

비동기방식의 테스트 장치 및 방법
본 발명은 칩 테스트에 관련된 기술로서, 특히 비동기방식의 프로토콜을 이용하여 셀프테스트를 수행하는 비동기방식의 테스트 장치 및 방법에 관한 것이다.
일반적으로, 비동기방식의 셀프 테스트(Asynchronous Self-Test)는 자신의 테스트 결과가 나왔을 경우, 테스트 결과를 테스터(Tester)에게 보내 칩의 양호/불량을 판정하도록 한다. 이러한 비동기 방식의 테스트의 경우, 테스터가 테스트 결과의 데이터 라인이 언제 엑티브되는 지를 알 수 없기 때문에 항상 테스터가 엑티브 여부를 확인하여야 하는 문제가 있다.
제1도는 매치모드(match mode)를 사용하는 종래의 테스트 순서도로서, 테스트는 칩이 테스트 루틴을 수행하는 제1 단계(100), 매치모드를 수행하는 제2 단계(101), 칩의 셀프 테스트 결과를 출력하는 제3 단계(102), 및 테스터에 의한 결과 판정단계인 제4단계(103)로 이루어진다. 상기 매치모드를 수행하는 제2 단계(101)에서는 시스템 클럭을 정지하고, 테스터가 칩의 셀프 테스트 결과의 데이터 라인에 대한 엑티브 여부를 확인하여 엑티브한 경우에는 시스템 클럭을 다시 진행하면서 상기 제3 단계(102)로 결과 데이터를 출력하고, 인엑티브의 경우에는 시스템 클럭을 다시 진행하면서 테스트 루틴을 수행한 후 다시 처음부터 매치모드 테스트를 진행한다.
상기의 매치모드는 미리 정해진 일정시간 내에서 테스터가 항상 데이터 라인을 확인하고 스타트 비트(start bit)와 같이 미리 약속한 규칙에 의하여 데이터의 출력시간을 판단한다.
그러나, 이러한 종래의 매치모드를 사용하는 테스트에서는 칩의 셀프 테스트 결과가 출력되는 정확한 시간을 미리 알아내기 힘들다. 또한, 시스템 클럭을 정지 시키는 과정이 중간에 삽입되어 테스트 시 불필요한 시간이 소모된다. 아울러 테스트를 제어하는 프로그램을 복잡하게 만들고, 병렬 테스트 구현을 어렵게 하는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로써, 외부의 인터럽트를 사용하여 테스트에 소모되는 불필요한 시간을 줄이는 비동기방식의 테스트 장치 및 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 목적은, 칩에 대한 셀프 테스트 결과의 출력시간을 테스터가 선택할 수 있도록 구성하여 다수 칩에 대한 병렬 테스트 시 구현이 간단한 비동기방식의 테스트 장치 및 방법을 제공하는데 있다.
제1도는 종래의 테스트 순서도.
제2도는 본 발명의 일실시예에 따른 테스트 순서도.
제3도는 본 발명의 일실시예에 따른 테스트 장치의 구성도.
제4도는 본 발명의 다른 일실시예에 따른 병렬 테스트 장치의 구성도.
상기 목적을 달성하기 위한 본 발명은 임의의 어느 한 칩을 비동기 방식으로 테스트하기 위한 칩 테스트 장치에 있어서, 테스트를 위한 외부 테스터; 상기 외부 테스터로부터 출력되는 테스트 시작 신호 및 클럭신호에 응답하여 상기 칩에 대한 셀프 테스트 동작을 수행하고, 상기 칩의 셀프 테스트가 완료되었음을 알리는 테스트 완료 신호 및 상기 셀프 테스트 결과 신호를 출력하기 위한 상기 칩 내부의 테스트 로직 수단; 및 상기 클럭신호, 상기 외부 테스터로부터의 인터럽트 요청 신호 및 상기 테스트 로직 수단으로부터의 상기 테스트 완료 신호에 응답하여 상기 테스트 로직 수단으로부터 출력되는 상기 셀프 테스트 결과 신호를 상기 외부 테스터로 출력하기 위한 제어 로직 수단을 포함하여 이루어진다.
또한, 다수 칩에 대한 병렬 테스트 동작을 수행하는 테스트 장치에 있어서, 테스트를 위한 외부 테스터; 상기 외부 테스터로부터 출력되는 테스트 시작 신호 및 클럭신호에 응답하여 상기 칩에 대한 셀프 테스트 동작을 수행하고, 상기 칩의 셀프 테스트 동작이 완료되었음을 알리는 테스트 완료 및 상기 셀프 테스트 결과 신호를 출력하기 위한 상기 다수 칩 각각에 구비된 내부 테스트 로직 수단; 및 상기 클럭신호, 상기 외부 테스터로부터의 인터럽트 요청 신호 및 상기 다수 칩 내부에 각각 구비된 상기 내부 테스트 로직 수단으로부터 출력되는 상기 테스트 완료 신호에 응답하여 상기 내부 테스트 로직 수단으로부터 출력되는 상기 셀프 테스트 결과 신호를 상기 외부 테스터로 출력하기 위한 제어 로직 수단을 포함하여 이루어진다.
또한, 비동기 방식의 테스트 방법에 있어서, 테스트하고자하는 칩의 내부에서 자체적으로 셀프 테스트 루틴을 수행하는 제1 단계; 외부의 테스터가 요청한 외부 인터럽트를 처리하는 제2 단계; 및 상기 테스터가 상기 제2 단계로부터 출력되는 칩의 셀프 테스트 결과로부터 상기 칩의 양호 및 불량을 판정하는 제3 단계를 포함하며, 상기 제2 단계는, 상기 외부 인터럽트가 엑티브되는 제4 단계; 상기 칩의 셀프 테스트 루틴 수행이 완료되었는지를 판단하는 제5 단계; 상기 제5 단계의 판단 결과, 상기 셀프 테스트 루틴 수행이 완료되지 않은 경우에는 상기 제1 단계로 피드백되어 상기 셀프 테스트 루틴 수행을 계속하고, 상기 셀프테스트 루틴 수행이 완료된 경우에는 상기 엑티브된 외부 인터럽트의 서비스를 수행하는 제6 단계; 및 상기 외부 인터럽트의 서비스를 수행한 결과를 출력하는 제7 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 살펴본다.
본 발명을 간단히 요약하면, 테스트하고자하는 칩 내부의 셀프 테스트 결과를 바로 출력시키지 않고 결과값을 일정 시간 유지하고, 칩의 셀프 테스트가 완료될 만큼 충분한 시간이 지났다고 외부의 테스터에서 판단할 때 테스터에 의한 외부 인터럽트를 발생시켜 이 인터럽트 서비스루틴을 처리하면서 상기 셀프 테스트 결과를 출력하도록 한다. 만약, 셀프 테스트가 완료되지 않았다면 외부에서 요청된 인터럽트는 무시되며, 칩은 셀프 테스트를 계속 수행한다.
제2도는 본 발명의 일실시예에 따른 테스트 순서도로서, 칩이 셀프 테스트 루틴을 수행하는 제1 단계(200), 테스터가 요청한 외부 인터럽트를 처리하는 제2 단계(210), 테스터가 상기 제2 단계(210)로부터 출력되는 칩의 셀프 테스트 결과를 판정하는 제3 단계(220)로 이루어진다.
상기 테스터가 요청한 외부 인터럽트를 처리하는 제2 단계(210)는, 외부 인터럽트가 엑티브되는 단계(211), 칩의 셀프 테스트 루틴 수행이 완료되었는지를 판단하는 단계(212), 상기 셀프 테스트 루틴 수행이 완료되지 않은 경우는 다시 상기 제1 단계(200)로 피드백되어 루틴 수행을 계속하고, 상기 셀프 테스트 루틴 수행이 완료된 경우는 상기 엑티브된 외부 인터럽트의 서비스를 수행하는 단계(213), 상기 인터럽트를 수행한 결과를 출력하는 단계(214)로 나누어 수행한다.
제3도는 본 발명의 일실시예에 따른 테스트 장치의 구성도로서, 칩 테스트를 위한 외부 테스터(10)와, 외부 테스터로부터 테스트 시작 신호(START) 및 시스템 클럭신호(CK)를 입력받아 칩의 내부 셀프 테스트가 완료되었음을 알리는 테스트 완료 신호(FIN) 및 셀프 테스트 결과(output)를 출력하기 위한 테스트하고자하는 칩 내부의 테스트 로직(20)과, 외부 테스트(10)로부터의 인터럽트 요청 신호(REQ)에 응답하여 테스트 로직(20)의 셀프 테스트 결과를 출력하는 제어 로직(30)으로 구성된다.
구체적으로, 제어 로직(30)은 외부 테스트(10)로부터 출력되는 인터럽트 요청 신호(REQ), 시스템 클럭신호 및 칩 내부의 테스트 로직(20)으로부터 출력되는 인터럽트 인에이블 신호를 입력받아 논리곱하는 논리곱 게이트(31), 시스템 클럭(CK)에 동기되어 칩 내부의 테스트 로직(20)으로부터의 셀프 테스트 결과(output)를 래치한 후 출력하는 테스트 결과 래치(32), 상기 논리곱 게이트(31)의 출력(ACK)에 응답하여 상기 래치(32)로부터 출력되는 셀프 테스트 결과(output)를 외부테스터(10)로 출력하는 삼상 버퍼(33)로 이루어진다.
테스트하고자 하는 칩의 테스트 로직(20)에서 셀프 테스트가 완료되어 테스트 결과가 사용가능해지면, 테스트 완료 신호(FIN)에 의하여 제어 로직(30)의 입력인 인터럽트 인에이블 신호가 엑티브되고, 그와 동시에 칩의 셀프 테스트 결과(output)를 테스트 결과 래치(32)에 담아 저장한다. 이때, 외부 테스터(10)로부터 인터럽트 요청 신호(REQ)가 들어오면, 논리곱 게이트(31)의 결과 신호(ACK)가 인에이블되고, 신호(ACK)에 의하여 테스트 결과 래치(32)의 값(out)이 삼상 버퍼(33)를 통해 출력된다. 따라서, 칩의 내부 셀프 테스트 결과가 외부 테스터(10)에 전달된다.
제어 로직(30)은 칩 내부에 내장할 수도 있고, 제3도에서와 같이 외부에 추가하여 구성할 수도 있다. 또한, 외부 인터럽트 서비스 루틴을 수정할 경우 소프트웨어로도 구현가능하다. 즉, 칩의 셀프 테스트 연산이 완료될 경우 인터럽트를 인에이블 상태로 하고, 외부의 인터럽트 요청 시 테스트 연산 결과를 출력하는 서비스 루틴을 수행하는 것이나, 테스트 시의 인터럽트 서비스는 실제 칩 동작시의 서비스 루틴과 구분하여야 한다.
제4도는 본 발명의 다른 일실시예에 따른 병렬 테스트 장치의 구성도로서, 제3도의 단일 칩에 대한 테스트 구성을 다수의 칩에 대해 확장시켜 구성한 것이다. 도시된 바와 같이, 병렬 테스트 장치는 테스트하고자하는 다수 칩의 내부 테스트 로직(201 내지 203), 내부 테스트 로직(201 내지 203) 각각에 연결되어 셀프 테스트 결과(output)를 래치하는 테스트 결과 래치(321 내지 323), 칩의 내부 테스트 로직(201 내지 203)으로부터 출력되는 칩의 내부 셀프 테스트가 끝났음을 알리는 테스트 완료 신호(FIN)를 입력받아 논리곱하여 인터럽트 인에이블 신호를 출력하는 논리곱 게이트(311), 외부 테스터(10)로부터 출력되는 인터럽트 요청 신호(REQ), 시스템 클럭신호 및 논리곱 게이트(311)로부터 출력되는 인터럽트 인에이블 신호를 입력받아 논리곱하는 논리곱 게이트(312), 논리곱 게이트(312)의 출력 신호(ACK)에 응답하여 테스트 결과 래치(321 내지 323) 각각에 래치된 칩 테스트 결과를 외부 테스터(10)로 출력하는 삼상버퍼(331 내지 333)를 포함한다.
결과적으로, 상기와 같은 병렬 테스트 장치를 통해 다수 칩의 테스트 로직(201 내지 203)으로부터 각각 출력되는 셀프 테스트 출력(output)을 외부 테스터(10)로 내보냄으로써, 테스트하고자 하는 다수의 칩에 대한 병렬 테스트 동작이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 매치모드와 사용을 배제함으로써 테스트 결과를 확인하기 위하여 시스템 클럭을 정지할 필요가 없고 그로 인해 불필요한 테스트 시간을 줄일 수 있는 효과가 있다. 또한, 전반적인 테스트 플로우를 단순하게 할 수 있고, 테스트의 제어가 간단해져 병렬 테스트의 구현이 용이하여 테스트 수율을 크게 향상시킬 수 있다.

Claims (6)

  1. 임의의 어느 한 칩을 비동기 방식으로 테스트하기 위한 칩 테스트 장치에 있어서, 테스트를 위한 외부 테스터; 상기 외부 테스터로부터 출력되는 테스트 시작 신호 및 클럭신호에 응답하여 상기 칩에 대한 셀프 테스트 동작을 수행하고, 상기 칩의 셀프 테스트가 완료되었음을 알리는 테스트 완료 신호 및 셀프 테스트 결과 신호를 출력하기 위한 상기 칩 내부의 테스트 로직 수단; 및 상기 클럭신호, 상기 외부 테스터로부터의 인터럽트 요청 신호 및 상기 테스트 로직 수단으로부터의 상기 테스트 결과 신호를 응답하여 상기 테스트 로직 수단으로부터 출력되는 상기 셀프 테스트 결과 신호를 상기 외부 테스터로 출력하기 위한 제어 로직 수단을 포함하여 이루어지는 테스트 장치.
  2. 제1항에 있어서, 상기 제어 로직 수단은, 상기 클럭신호, 상기 외부 테스터로부터 출력되는 상기 인터럽트 요청 신호 및 상기 테스트 로직 수단으로부터 출력되는 상기 테스트 완료 신호를 입력받아 논리곱하기 위한 논리곱 수단; 상기 클럭신호에 응답하여 상기 테스트 로직 수단으로부터 출력되는 상기 셀프 테스트 결과 신호를 저장한 후 출력하는 테스트 결과 저장 수단; 및 상기 논리곱 수단으로부터의 출력에 응답하여 상기 테스트 결과 저장 수단으로부터 출력되는 상기 셀프 테스트 결과 신호를 상기 외부 테스터로 출력하는 삼상버퍼링 수단을 포함하는 비동기방식의 테스트 장치.
  3. 제1항 또는 제2항에 있어서, 상기 테스트 완료 신호는, 상기 테스트하고자하는 칩 내부의 테스트 로직 수단에서 상기 셀프 테스트 동작이 완료되어 상기 셀프 테스트 결과 신호가 사용가능할 때 엑티브되는 비동기 방식의 테스트 장치.
  4. 다수 칩에 대한 병렬 테스트 동작을 수행하는 테스트 장치에 있어서, 테스트를 위한 외부 테스터; 상기 외부 테스터로부터 출력되는 테스트 시작 신호 및 클럭신호에 응답하여 상기 칩에 대한 셀프 테스트 동작을 수행하고, 상기 칩의 셀프 테스트 동작이 완료 되었음을 알리는 테스트 완료 신호 및 상기 셀프 테스트 결과 신호를 출력하기 위한 상기 다수 칩 각각에 구비된 내부 테스트 로직 수단; 및 상기 클럭신호, 상기 외부 테스터로부터의 인터럽트 요청 신호 및 상기 다수 칩 내부에 각각 구비된 상기 내부 테스트 로직 수단으로부터 출력되는 상기 테스트 완료 신호에 응답하여 상기 내부 테스트 로직 수단으로부터 출력되는 상기 셀프 테스트 결과 신호를 상기 외부 테스터로 출력하기 위한 제어 로직 수단을 포함하여 이루어지는 다수 칩에 대한 병렬 테스트 장치.
  5. 제4항에 있어서, 상기 제어 로직 수단은, 상기 내부 테스트 로직 수단으로부터 출력되는 상기 테스트 완료 신호를 각각 입력받아 논리곱하여 인터럽트 인에이블 신호를 출력하는 제1 논리곱 수단; 상기 클럭신호, 상기 외부 테스터로부터 출력되는 상기 인터럽트 요청 신호 및 상기 제1 논리곱 수단으로부터 출력되는 상기 인터럽트 인에이블 신호를 입력받아 논리곱하기 위한 제2 논리곱 수단; 상기 클럭신호에 응답하여 상기 내부 테스트 로직 수단으로부터 출력되는 셀프 테스트 결과 신호를 저장한 후 출력하는 다수의 테스트 결과 저장 수단; 및 상기 제2 논리곱 수단으로부터의 출력에 응답하여 상기 테스트 결과 저장 수단으로부터 출력되는 상기 셀프 테스트 결과 신호를 상기 외부 테스터로 출력하기 위한 다수의 삼상 버퍼링 수단을 포함하는 다수개 칩의 병렬테스트를 위한 비동기방식의 테스트 장치.
  6. 비동기 방식의 테스트 방법에 있어서, 테스트하고자하는 칩의 내부에서 자체적으로 셀프 테스트 루틴을 수행하는 제1 단계; 외부의 테스터가 요청한 외부 인터럽트를 처리하는 제2 단계; 및 상기 테스터가 상기 제2 단계로부터 출력되는 칩의 셀프 테스트 결과로부터 상기 칩의 양호 및 불량을 판정하는 제3 단계를 포함하며, 상기 제2 단계는, 상기 외부 인터럽트가 엑티브되는 제4 단계; 상기 칩의 셀프 테스트 루틴 수행이 완료되었는지를 판단하는 제5 단계; 상기 제5 단계의 판단 결과, 상기 셀프 테스트 루틴 수행이 완료되지 않은 경우에는 상기 제1 단계로 피드백되어 상기 셀프 테스트 루틴 수행을 계속하고, 상기 셀프테스트 루틴 수행이 완료된 경우에는 상기 엑티브된 외부 인터럽트의 서비스를 수행하는 제6 단계; 및 상기 외부 인터럽트의 서비스를 수행한 결과를 출력하는 제7 단계를 포함하여 이루어지는 비동기방식의 테스트 방법.
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* Cited by examiner, † Cited by third party
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KR100499848B1 (ko) * 1999-11-12 2005-07-08 가부시키가이샤 어드밴티스트 다수의 가상 논리 테스터를 지원하는 반도체 테스트 시스템

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