JP2014185928A

JP2014185928A - 検査装置及び検査システム

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Publication number: JP2014185928A
Application number: JP2013060757A
Authority: JP
Inventors: Masayuki Shibaoka; 雅之柴岡; Tsutomu Azezaki; 勉畦崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-03-22
Filing date: 2013-03-22
Publication date: 2014-10-02
Also published as: US20140288871A1

Abstract

【課題】ＬＳＩテスタ上で動作させることのできるテストベクタをそのまま利用し、低コストでロジックテストを実施可能な検査装置を提供する。
【解決手段】実施の形態の検査装置は、論理セルと、ホストと、第１のバスとを有する。ホストは、テストベクタを解析して信号制御データと波形形状とに変換する変換部と、論理セルから得られた期待値比較結果を解析して半導体回路の検査の成否判定を行う判定部とを備える。論理セルは、第１のバスを介して送信された信号制御データを記憶する第１の記憶部と、第１のバスを介して送信された波形形状を波形形状テーブルとして記憶する第２の記憶部と、信号制御データと波形形状テーブルとに基づき半導体回路を制御する出力波形を生成して出力する波形生成部と、信号制御データと波形形状テーブルとに基づき期待値を生成して信号値とを比較した期待値比較結果を得る期待値比較部とを備える。
【選択図】図１

Description

本発明の実施の形態は、検査装置及び検査システムに関する。

従来、大規模な半導体を検査する際には、一般的にＬＳＩテスタが利用されている。ＬＳＩテスタは、検査対象となる半導体集積回路（ＤＵＴ）に対して自由に信号を制御し、ＤＵＴの信号状態を監視し、期待値との比較を行うことで、ＤＵＴが正しく動作しているか否かを検証する装置である。ＬＳＩテスタを利用するにはＤＵＴを動作させるためのテストベクタが必要になるが、半導体集積回路の規模が増大し続ける近年では、テスト対象、テスト項目の増大により、検査対象の信号処理と期待値が記述されたテストベクタの規模と数が肥大化しており、テストベクタ自身の正しさを検証するためにも多大な労力を要している。

テストベクタを検証するためには、実際にＬＳＩテスタ上でテストベクタを実行して検証するほか、汎用コンピュータ上でのシミュレーションによる検証や、ロジックテストに機能を絞ったＤＦＴテスタと呼ばれる装置による検証を行うことが多い。これは、ＬＳＩテスタが非常に高価であり、かつ利用価値が高いことから、テストベクタの検証のためだけにＬＳＩテスタを長時間利用し続けることが難しいためである。

しかしながら、汎用コンピュータ上でのシミュレーションによる検証には多大な時間がかかり、大規模で多数のテストベクタの検証には向かないという問題がある。また、ＤＦＴテスタは、ＬＳＩテスタよりも安価といはいえ、テストベクタ開発者全てが常に占有できるほど安価な装置ではない。また、機能上の制約から実行できるテストベクタの規模も制限されるという問題がある。

さらに、ロジックテスト及び電圧変動値を考慮したＤＣテストをさらに安価に行うため、ＤＵＴに対してＦＰＧＡと各種アナログ回路を接続してＤＣテストを実施する装置もある。

しかしながら、このような装置は、ＬＳＩテスタ用に開発しテストベクタをそのまま利用できないという問題がある。

特開２００３−３２９７４３号公報

本発明の実施の形態の課題は、ＬＳＩテスタ上で動作させることのできるテストベクタをそのまま利用し、低コストでロジックテストを実施可能な検査装置を提供することである。

実施の形態の検査装置は、論理セルと、ホストと、第１のバスとを有する。ホストは、半導体回路の検査を実施するためのテストベクタを解析して信号制御データと波形形状とに変換する変換部と、半導体回路を信号制御データで制御することによって論理セルから得られた期待値比較結果を解析して半導体回路の検査の成否判定を行う判定部とを備える。論理セルは、第１のバスを介して送信された信号制御データを記憶する第１の記憶部と、第１のバスを介して送信された波形形状を波形形状テーブルとして記憶する第２の記憶部と、信号制御データと波形形状テーブルとに基づき半導体回路を制御する出力波形を生成し、半導体回路に出力する波形生成部と、信号制御データと波形形状テーブルとに基づき期待値を生成し、半導体回路から入力された信号値と、期待値とを比較した期待値比較結果を得る期待値比較部とを備える。

一実施の形態に係る検査装置を有する検査システムの構成を示すブロック図である。検査システムにおける信号制御の例を説明するための図である。ＦＰＧＡ部６内の信号制御モジュール１５の構成について説明するための説明図である。論理セル８、９及び１０間の同期制御を実現するための回路の構成を示す図である。図４の回路を制御したときのタイミングチャートの一例を示す図である。検査システム１で送受信されるデータの種類と伝送経路を説明するための模式図である。ＦＰＧＡ部６内の各信号制御モジュール１５が有している波形形状テーブル１６の一例を示す図である。波形形状テーブル１６内の波形要素として記述できる記号の一例を示す図である。ホスト５からＦＰＧＡ部６に転送する信号制御データ４２の構造を示す図である。

以下、図面を参照して本発明の一実施の形態について詳細に説明する。

図１は、一実施の形態に係る検査装置を有する検査システムを示すブロック図である。図２は、検査システムにおける信号制御の例を説明するための図である。

検査システム１は、検査装置２と、ＤＵＴ３と、表示部４とを有して構成されている。検査装置２は、ホスト５と、ＦＰＧＡ部６とを有して構成されており、ホスト５及びＦＰＧＡ部６間は、バス７により接続されている。また、ホスト５は、ＤＵＴ３の検査を実施するためのテストベクタを解析して信号制御データ及び波形形状に変換する変換部５ａと、ＤＵＴ３を制御することによってＦＰＧＡ部６から得られた期待値比較結果を解析し、検査の成否判定を行う判定部５ｂとを備えて構成されている。ホスト５は、判定部５ｂにより判定された検査の成否判定結果を表示部４に表示する。

本実施の形態では、テストベクタとしてSTIL (Standard Test Interface Language)を使用しており、ＬＳＩ検証の他のフェーズで作成したテストベクタを直接利用する。STILは、IEEE Std 1450.0-1999 として認証された業界標準のテストパターン記述言語である。このSTILは、標準化された言語であるため、ＬＳＩのテスト設計から故障解析まで共通の言語として使用でき、各検証フェーズにおいてテストデータの変換が必要なく、ＬＳＩの検証作業をシームレスに実施できるメリットがある。

ＦＰＧＡ部６は、複数の論理セル（ここでは第1論理セル８、第２論理セル９及び第３論理セル１０）と、複数の入出力端子１１とを有して構成されている。なお、ＦＰＧＡ部６は、３つの論理セルに限定されることなく、少なくとも１つ以上の論理セルを有していればよい。なお、検査装置２は、複数の入出力端子１１の一部にアナログ回路を接続し、ＤＣテストを行うことができるようにしてもよい。

ＤＵＴ３は、検査対象となる１つまたは複数の半導体集積回路であり、制御対象の複数の入出力端子１２を有している。そして、複数の入出力端子１２のそれぞれがＦＰＧＡ部６の複数の入出力端子１１に１対１で接続される。

検査装置２は、入出力端子１１をテストベクタの記述どおりに動作させることでＤＵＴ３を動作させ、入出力端子１２からの信号値を入出力端子１１から得る。そして、検査装置２は、ＤＵＴ３から得た信号値をテストベクタの期待値と比較することで、ＤＵＴ３の検査の成否判定を実施する。このとき、ＦＰＧＡ部６は、図２に示すように、ＤＵＴ３にとっての１サイクルを、複数のサイクル（図２の例では３つのサイクル）に分割して制御することで、テストベクタで定義された波形通りに、ＤＵＴ３を制御する。より具体的には、ＦＰＧＡ部６は、ＤＵＴ３を検査するための信号制御データを出力する。

ホスト５は、テストベクタの解析及び変換を行い、それを基にＦＰＧＡ部６を制御することで、ＤＵＴ３の検査を行うための汎用コンピュータである。まず、ホスト５では、入力となるテストベクタを解析し、信号制御データの集合を生成し、バス７を介して第１論理セル８に出力する。

第１〜第３論理セル８〜１０は、バス１４と、複数の信号制御モジュール１５と、波形形状テーブル１６とを有して構成されている。また、第第１論理セル８は、データ転送モジュール１３を有する。また、第１〜第３論理セル８〜１０は、バス１７により接続されている。また、第１〜第３論理セル８〜１０は、同期信号線１８、同期信号線１９により接続されている。ここでは簡易的に論理セル同士を１対１でつなぐ２本の信号線で記述しているが、２本の信号線をバスとして互いに全ての論理セルに接続したときの実装例を、図４にて後述している。

ホスト５は、信号制御データの集合を生成し、バス７を介して第１論理セル８に出力する。このとき、ホスト５は、テストベクタに記述された波形形状を、第１論理セル８の波形形状テーブル１６に設定する。その後、ＦＰＧＡ部６は、第１論理セル８に信号制御データを転送してＤＵＴ３を制御する。ホスト５は、このときに得られるＤＵＴ３から入力された信号値と、テストベクタに含まれる期待値との比較結果を、第１論理セル８から受け取り、テストベクタの実行結果を判定する。

テストベクタの解析と信号制御データの転送を必ずしも同時に行う必要はなく、ホスト５の処理能力によってはテストベクタの解析、信号制御データの生成を、信号制御データ転送前に全て行ってもよい。このテストベクタの解析とは、必要は信号制御データおよび波形形状のデータを抜き出して加工する操作のことである。また、テストベクタの解析と信号制御データの転送を同時に行うとは、テストベクタの解析を行いながら、解析が完了した信号制御データから順に転送することを意味している。すなわち、テストベクタの解析と信号制御データの転送を同時に行うとは、前のブロックを転送中に、次またはそれ以降のブロックの解析を進めることである。なお、テストベクタの全データを事前に解析した後、ホスト５からＦＰＧＡ部６へ信号制御データを一括して転送するようにしてもよい。これにより、ホスト５の負荷を減らすことをできる。

信号制御データは、ある所定のサイクル分（例えば、２５６サイクル分）のデータを１つのブロックとして、データ転送モジュール１３に転送される。１ブロック分の信号制御データがデータ転送モジュール１３に転送されている間に、ホスト５は次の信号制御データを準備し、ＦＰＧＡ部６はすでに転送済みのブロックを用いてＤＵＴ３の制御を実施する。

ＦＰＧＡ部６は、ホスト５から送信される信号制御データの通り、予めＦＰＧＡ部６内に設定された波形形状の定義を用いてＤＵＴ３を制御する。より具体的には、ＦＰＧＡ部６は、事前にホスト５によって設定された波形形状の定義（後述する図７）と、ホスト５から転送される信号制御データ（後述する図９）とを用いて、ＤＵＴ３を制御する。まず、データ転送モジュール１３は、ホスト５から送信される信号制御データを解析する。そして、データ転送モジュール１３は、対応する論理セルに信号制御データを振り分ける。第２論理セル９及び第３論理セル１０には、バス１７を経由して振り分けられる。信号制御データは、各信号制御モジュール１５内部のメモリに格納される。

各信号制御モジュール１５は、一定量の信号制御データが格納された段階で、同期信号線１８及び１９を用いて論理セル８、９及１０間の同期を取る。そして、同期が取れると、全ての論理セル８、９及び１０は、一斉にＤＵＴ３の制御を開始し、ＤＵＴ３から出力された信号値と、期待値との比較結果を、信号制御モジュール１５内部のメモリに格納し、ホスト５へ通知する。なお、バス７及び１７は、任意のデータバスでよいが、例えば、汎用的に利用できるPCI Express 2.0 x1を用いる。

ここで、検査システム１における信号制御の例を説明する。

図２では、信号制御データが転送され、ＤＵＴ３が制御されるフェーズにおいて、データと時間の流れを図示したものである。ここでは、波形形状の定義を波形形状テーブル１６に設定するフェーズ、エラーに対するホスト５側の処理等は図示していない。

ホスト５のデータ解析部は、テストベクタを解析し、ＦＰＧＡ部６へ転送するための信号制御データの準備を行い、データ転送部に対して転送開始を指示する。ホスト５及びＦＰＧＡ部６に含まれるデータ転送部では、ホスト５からの信号制御データをバス７を介してＦＰＧＡ部６に転送、およびバス１７を介して各論理セル８〜１０へ振り分けている。これらの信号制御データの準備、および信号制御データの転送は、１ブロック毎に行われる。

信号制御モジュール１５では、各論理セル８〜１０間で同期を取った後、１ブロックのデータに含まれる各サイクルの信号処理を開始する。波形形状テーブル１６には、１サイクル内の信号制御がどのように行われるかが格納されているため、その情報を基に信号制御モジュール１５の信号入出力部が、ＤＵＴ３に対して１サイクルの間に複数の信号制御を行う。このとき、同時に信号状態の取得が行われ、信号制御データ内の期待値と一致しない場合は、ＦＰＧＡ部６がホスト５に対してエラー割り込みを発生させる。

次に、信号制御モジュール１５の構成について説明する。図３は、信号制御モジュール１５の構成図である。

信号制御モジュール１５は、定義された波形形状を格納する上述した波形形状テーブル１６に加え、信号制御データを格納する信号制御データＦＩＦＯ２１と、ＤＵＴ３からの出力値と期待値との比較結果を格納するエラー情報ＦＩＦＯ２２と、波形を生成し出力を行う波形生成部２３と、ＤＵＴ３からの出力値及び期待値との比較を行う期待値比較部２４と、を備えて構成されている。波形生成部２３及び期待値比較部２４は、入出力端子１１に接続されている。なお、波形形状テーブル１６は、複数の信号制御モジュール１５の内部にそれぞれ持つようにしているが、複数の信号制御モジュール１５の外部に１つだけ持つようにしてもよい。

波形生成部２３と、期待値比較部２４と、入力出力端子１１とは、１つの信号制御モジュール１５が制御する信号の数だけ存在し、その数は１ブロックに含まれる信号数と等しい。すなわち、１つの信号制御モジュール１５が３２個の入出力端子１１を制御する場合、３２個の波形生成部２３及び期待値比較部２４を有する。また、１つの論理セルが複数の信号制御モジュール１５を有する構成としているが、１つだけを有する構成であってもよい。

信号制御データＦＩＦＯ２１は、２ブロック分のデータを格納するメモリで構成され、ホスト５とのデータ通信用ブロックと、ＤＵＴ３との波形制御用ブロックがそれぞれ入れ替わりながらダブルバッファとして動作する。ホスト５側から送信される信号制御データが一方のバッファに格納され、他方のバッファに格納されている信号制御データが入出力端子１１の信号制御に利用される。

波形形状テーブル１６は、信号制御データ中に含まれる波形値をキーとして波形形状を定義するデータベースである。波形形状を定義することは、信号制御が行われる前に、ホスト５によって事前に設定される。波形形状テーブル１６を参照することで、波形値が、入力波形であるか、出力波形であるか、その波形をどのようなタイミングで変化及び比較させるかを知ることができる。なお、信号制御が行われている間に波形形状を更新してもよい。このとき、信号制御の１サイクルと同期して波形形状テーブル１６を更新する必要がある。

派形生成部２３は、波形値が出力波形である場合に動作し、波形値に基づき波形形状テーブル１６から波形形状を読み出し、入出力端子１１へ信号を出力する。

一方、期待値比較部２４は、信号制御データの波形値が入力波形である場合に動作し、波形形状テーブル１６で定義されたタイミングで入出力端子１１から信号を入力する。期待値比較部２４は、入力された信号と波形形状の期待値と比較する。この期待値は、信号制御データの中に含まれており、信号制御データ内の記号（後述する図７及び図８参照）に対応する波形形状がＤＵＴ３の出力値の期待値であれば、ＦＰＧＡ部６は、入出力端子１１から信号を入力し、記号に対応する波形形状が定義している条件を満たしているかを判定する。期待値と異なっていた場合には、エラー情報ＦＩＦＯ２２へ信号の情報を格納し、入力値エラーの発生をホスト５に通知する。入力値エラーの発生後、信号制御データの転送を停止してエラー処理を行うかどうか、またそのタイミングは、ホスト５が任意に選択できる。

複数の論理セルを用いて信号制御を実施する場合、全ての信号の制御タイミングを統一するために、論理セル間の同期制御が必要になる。図４は、論理セル８、９及び１０間の同期制御を実現するための回路の構成図である。

２つの論理セル間の同期制御は、２本の信号線３１、３２を用いて実施している。信号線３１は、電源でプルアップされたオープンドレインタイプであり、全ての信号制御モジュール１５がLowをドライブする。一方、信号線３２は、第１論理セル８内の特定の信号制御モジュール１５のみが制御する。

図５は、図４の回路を制御したときのタイミングチャートの一例を示す図である。各信号制御モジュール１５内において信号制御データの準備ができていない時は、信号線３１に対してLowをドライブする。全ての信号制御モジュール１５で準備が整うと、即ち、信号制御データが必要な分だけ信号制御データＦＩＦＯ２１のバッファに格納されると、プルアップされ信号線３１がHighとなる。それを論理セル８内の特定の信号制御モジュール１５が読み取る。この信号制御モジュール１５は、信号線３１の状態と、信号制御の状態を考慮し、適切なタイミングで信号線３２をLowからHighにアサートする。より具体的には、信号制御モジュール１５は、信号線３１がHighになり、信号制御データＦＩＦＯの片方のバッファによる信号制御が終わる直前のタイミングで、信号線３２をLowからHighにアサートする。

この信号線３２を制御しない全ての信号制御モジュール１５は、その次のクロックで信号制御データＦＩＦＯ２１のバッファを切り換え、信号制御を開始する。信号制御データＦＩＦＯ２１のバッファを切り換えたことにより信号制御データのデータ転送が再開し、信号線３１が再びLowにドライブされ、信号線３２はデアサートされる。

本実施の形態では、オープンドレインを利用した２本の信号線３１及び３２で同期回路を実現しているが、タイミング制約などの都合で論理セル数＋１本の信号線を用いた同期回路を利用してもよい。

次に、検査システム１で送受信されるデータについて説明する。図６は、検査システム１で送受信されるデータの種類と伝送経路を説明するための模式図である。図６では、テストベクタが、ＤＵＴ３をどのように制御するのかを示している。

ホスト５では、入力されたテストベクタ４１を、信号制御データ４２と、波形形状４３に分解し、ＦＰＧＡ部６に転送する。なお、信号制御データ４２には複数の論理セルの情報を含む。信号制御データ４２は、データ転送モジュール１３により、対応する信号制御モジュール１５の信号制御データＦＩＦＯ２１のそれぞれに適切に転送される。波形形状４３は、各信号制御モジュール１５の波形形状テーブル１６に設定される。

ＦＰＧＡ部６は、波形形状４３と信号制御データ４２に基づき、出力波形４４をＤＵＴ３に出力する。あるいは、ＦＰＧＡ部６は、適切なタイミングでＤＵＴ３からの入力波形４６（信号値）を受け取り、波形形状４３と信号制御データ４２に基いた入力期待値４５と比較する。その結果をエラー情報４７として格納し、ホスト５へ通知／転送する。その後、ホスト５は、ＦＰＧＡ部６内で入力値エラーが発生した場合、エラー情報４７をエラー情報ＦＩＦＯ２２から読み取ることで、テストベクタ４１による検証の成否判定を行う。

ここで、波形形状テーブル１６の一例と、波形形状テーブル１６内の波形要素として記述できる記号の一例について説明する。

図７は、波形形状テーブル１６の一例を示す図であり、図８は、波形形状テーブル１６内の波形要素の一例を示す図である。

図７の波形形状テーブル１６は、横軸が波形要素のタイミング、縦軸が波形値である。各波形値に対し、1サイクルの波形を複数に分割し、分割された波形毎に要素を定義している。ここでは、１サイクルを８分割している。波形値Nの信号制御データが与えられた時、波形値Nに対応する波形要素が、順次出力または入力される。

入出力端子１１は、Low、High、ハイインピーダンスのいずれかの状態に設定することができる。この状態に期待値と、出力状態維持を加えたものが、図８に示す波形要素である。

波形要素 “Ｐ” は直前の出力状態を維持する。波形要素 “０”は、Lowを出力する。波形要素“１” は、Highを出力する。波形要素 “Ｚ”、“Ｘ”、“Ｈ”、“Ｌ” は、入力波形を構成し、それぞれ信号入力無し、期待値無し、期待値High、期待値Lowを示す。

ここで“Ｚ” と“Ｘ”とを区別して記述しているが、信号入力をするか否かの違いであり、ＤＵＴ３の動作、テストベクタ４１の検査には影響しないため、区別しなくてもよい。なお、“Ｚ” と“Ｘ”とを区別すると、期待値比較を行わない信号入力が行われ、テストベクタ４１のデバッグ、ＤＵＴ３の動作確認等に利用できる。例えば、図７の波形値５は、タイミング６で信号状態を入力し、入力された信号値をLowと比較する。

図９は、ホスト５からＦＰＧＡ部６に転送する信号制御データ４２を示す図である。信号制御データ４２は、各サイクルにおける各信号の形状を記述したテーブルであり、横軸が制御対象とする全信号、縦軸が実行するサイクル順となる。テーブルに記述すべき波形の形状４８は、波形形状テーブル１６から選択される。信号制御データ４２を作成することで、制御対象の信号すべてに対する、信号制御データ４２に含まれるサイクル数分の信号波形を自由に制御することができる。

なお、図９の横軸に含まれる信号は、ＦＰＧＡ部６で制御可能な全信号である必要は無く、変化する信号のみを格納したテーブルにしてもよい。その場合、信号制御データ４２に含まれる信号の一覧を、事前に各論理セルへ設定しておけばよい。

単位時間に転送されるデータ量は、制御対象とする信号数をＳ、波形値を格納するために必要なビット数をＷ、1単位時間のサイクル数（周波数）をＦとしたとき、以下の（式１）から導き出せる。

単位時間あたりのデータ量 [bit/sec] = Ｓ[signal] × Ｗ[bit/signal] × Ｆ[cycle/sec]・・・（式１）
例えば、図７の例では波形値が７種類のためＷ＝３ [bit/signal] であり、信号数Ｓを１００、周波数Ｆを１０ＭＨｚとしたとき、データ量は３０００ [Mbit/sec] (３７５ＭＢ／ｓ) となる。この数値は、PCI Express 2.0 x1では1レーン（単方向最大５００ＭＢ／ｓ）で転送可能なデータ量である。

以上のように、検査装置２は、ＤＵＴ３の各入出力端子１２に対して1対1に接続されるＦＰＧＡ部６の入出力端子１１を、テストベクタ４１に記述された手順でホスト５側から制御することで、ＤＵＴ３の検査を行うようにしている。

これにより、検査装置２は、ホスト５が解析できるSTILなどの任意の形式を利用でき、ＬＳＩテスタなど他のフェーズで利用するテストベクタ４１を、そのまま利用することができる。また、本実施の形態の検査装置によれば、ＬＳＩテスタ用に開発したテストベクタをそのまま利用することで、低コストでロジックテストを実施することができる。

また、検査装置２は、ホスト５からテストベクタ４１をＦＰＧＡ部６へ順次転送する性質上、処理することができるテストベクタ４１の規模はＦＰＧＡ部６とその周辺回路の性能に制限されることはなく、ホスト５で処理可能な規模のテストベクタであれば全て処理可能である。

さらに、検査装置２は、一般的なＬＳＩテスタと比較し、以下の観点からハードウェアのコストを低く抑えることができる。ＦＰＧＡ部６を用いることで、基板を実装する上で必要な配線、アナログ回路などを最小限に抑えることができる。また、テストベクタ４１をホスト５から順次転送するので、ＦＰＧＡ部６から直接アクセス可能なメモリ空間に全てのテストベクタ４１を格納する必要が無く、大規模なメモリをＦＰＧＡ部６が持つ必要がない。さらに、ＦＰＧＡ部６内に実装すべきロジックはシンプルなものでよく、大規模ロジックを扱える高価なＦＰＧＡ部を使う必要はない。ホスト５とＦＰＧＡ部６とはPCI Express 2.0 x1等の汎用バスで接続できればよく、一般的で安価なパーソナルコンピュータ等をホスト５としてそのまま用いることができる。このため、検査装置２は、テストベクタ４１の作成及び修正を実施する環境、およびＬＳＩ検証を行う際に利用する環境と共通化でき、ＬＳＩ開発サイクル全体のコスト削減や、同じ環境を利用することによる開発作業の効率化が図れる。

また、検査装置２は、ＦＰＧＡ部６とＤＵＴ３の入出力端子が1対1で接続されることから、全端子を独立して動作させるために必要な入出力端子は少なく、端子数の少ないＦＰＧＡ部など、安価な論理セルを選択することができる。

さらに、検査装置２は、構造上、信号数の増加に影響するのは、ＦＰＧＡ部６の入出力端子１１の数、ＦＰＧＡ部６の信号制御モジュール１５の数、信号制御用のデータ量、バスインタフェースの転送能力、およびデータ量とバスインタフェースの転送能力に依存するＤＵＴ３の動作周波数である。入出力端子１１の数に対するハードウェアのコストが低いことに加え、全て同じ構造として実装できる信号制御モジュール１５を増減させることは容易である。よって、バスインタフェースの転送能力またはＤＵＴ３の動作周波数に制限を設けることで多くの入出力端子１１を制御することができる。

さらにまた、検査装置２は、ホスト５上でテストベクタ４１を解析及び変換するソフトウェア、及びＦＰＧＡ部６上における信号制御モジュール１５が実装された回路基板において、検査対象となるＤＵＴ３に依存するのは入出力端子１２の本数と実装レイアウトのみである。このため、ＤＵＴ３毎に大規模な回路変更やＦＰＧＡ部６の回路変更、ソフトウェアの再構築をする必要はなく、低コストで他品種への展開ができる。

本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…検査システム、２…検査装置、３…ＤＵＴ、４…表示部、５…ホスト、６…ＦＰＧＡ部、７，１４，１７…バス、８〜１０…論理セル、１１，１２…入出力端子、１３…データ転送モジュール、１５…信号制御モジュール、１６，２３…波形形状テーブル、１８，１９…同期信号線、２１…信号制御データＦＩＦＯ、２２…エラー情報ＦＩＦＯ、２３…波形生成部、２４…期待値比較部、３１，３２…信号線、４１…テストベクタ、４２…信号制御データ、４３…波形形状、４４…出力波形、４５…入力期待値、４６…入力波形、４７…エラー情報。

Claims

半導体回路の入出力端子と１対１に接続される入出力端子を備えた論理セルと、
前記半導体回路の検査を実施するためのテストベクタを解析して信号制御データと波形形状とに変換する変換部と、前記半導体回路を前記信号制御データで制御することによって前記論理セルから得られた期待値比較結果を解析して前記半導体回路の検査の成否判定を行う判定部とを備えたホストと、
前記論理セルと前記ホストとを接続するデータ転送用の第１のバスとを有し、
前記論理セルは、前記第１のバスを介して送信された前記信号制御データを記憶する第１の記憶部と、前記第１のバスを介して送信された前記波形形状を波形形状テーブルとして記憶する第２の記憶部と、前記信号制御データと前記波形形状テーブルとに基づき前記半導体回路を制御する出力波形を生成し、前記半導体回路に出力する波形生成部と、前記信号制御データと前記波形形状テーブルとに基づき期待値を生成し、前記半導体回路から入力された信号値と、前記期待値とを比較した前記期待値比較結果を得る期待値比較部とを備えることを特徴とする検査装置。
前記論理セルを複数有し、前記複数の論理セル間を接続するデータ転送用の第２のバスと、前記複数の論理セルの信号制御を同期させるための同期信号線とを有することを特徴とする請求項１に記載の検査装置。
前記複数の論理セルのいずれか１つは、前記信号制御データを前記複数の論理セルに振り分けるデータ転送モジュールを備え、
前記データ転送モジュールは、前記第２のバスを介して前記複数の論理セルに前記信号制御データを振り分けることを特徴とする請求項２に記載の検査装置。
半導体回路の入出力端子と１対１に接続される入出力端子を備えた論理セルと、
前記半導体回路の検査を実施するためのテストベクタを解析して信号制御データと波形形状とに変換する変換部と、前記半導体回路を前記信号制御データで制御することによって前記論理セルから得られた期待値比較結果を解析して前記半導体回路の検査の成否判定を行う判定部とを備えたホストと、
前記判定部で判定された前記半導体回路の検査の成否判定結果を表示する表示部と、
前記論理セルと前記ホストとを接続するデータ転送用の第１のバスとを有し、
前記論理セルは、前記第１のバスを介して送信された前記信号制御データを記憶する第１の記憶部と、前記第１のバスを介して送信された前記波形形状を波形形状テーブルとして記憶する第２の記憶部と、前記信号制御データと前記波形形状テーブルとに基づき前記半導体回路を制御する出力波形を生成し、前記半導体回路に出力する波形生成部と、前記信号制御データと前記波形形状テーブルとに基づき期待値を生成し、前記半導体回路から入力された信号値と、前記期待値とを比較した前記期待値比較結果を得る期待値比較部とを備えることを特徴とする検査システム。