JPH07167922A - 高スループット検査装置 - Google Patents
高スループット検査装置Info
- Publication number
- JPH07167922A JPH07167922A JP6206551A JP20655194A JPH07167922A JP H07167922 A JPH07167922 A JP H07167922A JP 6206551 A JP6206551 A JP 6206551A JP 20655194 A JP20655194 A JP 20655194A JP H07167922 A JPH07167922 A JP H07167922A
- Authority
- JP
- Japan
- Prior art keywords
- inspection
- test
- data
- pass
- fail
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31912—Tester/user interface
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/025—General constructional details concerning dedicated user interfaces, e.g. GUI, or dedicated keyboards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/865—Monitoring of software
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Human Computer Interaction (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
を実施可能で修正が容易な検査装置を提供すること 【構成】 多数の電子デバイス(特に集積回路)を検査
するための検査装置であって、記号検査データの二重処
理を行う手段を備えている。第1モードでは、合否検査
に関する記号データの実行可能データへの変換とその検
査データメモリへのダウンロードとを一度行うことによ
り高速合否検査を実行することができる。次いで反復合
否検査が極めて迅速に実行される。第2モードでは、検
査が実行される度に記号検査データの変換およびダウン
ロードが行われ、これにより実行速度が低下するが、修
正が容易となり、また数値検査が可能となる。その両方
のモードは、互いに常に等価なものである。
Description
簡便に高速で検査するための検査装置に関し、特に集積
回路用の検査装置に関するものであるが、本発明はまた
基板テスタやウェハテスタ等の関連分野でも有用である
ことが立証されている。
査装置は、この10年間でますます複雑化してきている。
その理由は特に、例えば、最新型のマイクロプロセッサ
即ちRISC CPUやロジック/メモリ複合IC等の
検査対象回路の機能が高まり、これにより、複雑な検査
手順および超高性能検査装置が求められるからである。
る。従来の技術では、以下に示す2つの基本的に異なる
テスタグループが提供された。
イスを種々の異なるパラメータで検査するために検査手
順の容易な修正を可能にするテスタである。最大検査速
度またはスループットはこの種類の装置では重要ではな
く、むしろ主眼は、検査すべきパラメータの柔軟性と、
そのパラメータに容易にアクセスできることにある。
大にする、即ち、所定時間枠内(検査時間は1デバイス
につき数秒を超えてはならない)に検査されるデバイス
の数を最大にするよう設計されたものである。検査手順
を容易に修正できることは、この種の検査装置の設計上
の目的ではない。
スタとでは、本発明にとってある程度重要な別の相違点
がある。それは、検査の実施態様が異なるという点であ
る。生産指向型テスタは、「合否(pass/fail)検査」と
呼ばれる検査(p/f検査、「ゴー/ノーゴー(go/nogo)検
査」と呼ばれる場合もある)を実施するように、一般に
設計されている。即ち、デバイスの特定の仕様が検査さ
れ(例えば、そのデバイスを定格供給電圧よりも20%低
い供給電圧で動作させる)、この検査が合格または不合
格になる(デバイスの適正動作を検査するために多数の
同様の検査が実行されるが、供給電圧の下限は一度だ
け、即ち、「定格電圧−その20%」の電圧で検査され
る、ということが理解されよう)。
タは、デバイスが上記の下限で動作するか否かを知りた
いだけでなく、そのデバイスが故障する正確な値を知り
たいことがある。即ち、上記の例の場合、オペレータ
は、例えば、供給電圧を各ステップ毎に1%ずつ下げ
て、デバイスが動作不能になるレベル(例えば「定格電
圧−その28%」の供給電圧、即ち、定格供給電圧の72%
の電圧等)を最終的に知ることを所望するであろう。
「合否検査」とは対照的に「数値検査」と呼ばれること
が多いこの種の検査は、異なる検査手順を必要とし、ま
た時間を要するものであるので、通常は生産指向環境に
は適さないものとなる。
れた検査手順を、場合により生産指向型に変換する必要
性が依然として存在する。更に、同じテスタを研究と生
産の双方の目的のために使用する必要性が高まってい
る。即ち、研究指向型テスタと生産指向型テスタとの相
違点は、超高性能検査装置を使用する場合には単に検査
プログラムのみとなる。
要、つまり、高速実行に適した手順、即ち合否検査用に
設計された手順と、容易な修正および数値検査を可能に
する手順との双方を開発するという需要に直面してい
る。
段の1つに、2つのプログラム、即ち、研究目的のため
の数値検査プログラム(ここでは「エンジニアリングプ
ログラム」とも呼ばれる)と合否検査プログラム(「高
スループットプログラム」とも呼ばれる)とを同時に開
発する、という方法があり、この場合、後者は本質的に
エンジニアリングプログラムと同様のステップで実施さ
れるものであったが、数値検査の実施に必要なループ等
を含んでおらず、高スループットにするために更に最適
化されていた。双方のプログラムとも、予めプログラム
されたユーティリティや、編集手段またはその他の入力
手段や、多くの場合異なるレベルのプログラム言語まで
をも含む異なる資源を共通に使用していた。
的に最適に適応化されていたので、この解決方法の結果
は優れたものであった。しかし、この手順は、極度に時
間と労力とを要するだけでなく、エラーが生じ易いもの
であり、これは、例えば、完全なエンジニアリングプロ
グラムをマニュアルで生産プログラムに「変換」しなけ
ればならない場合と同様であり、エンジニアリングプロ
グラムの将来の修正、変更または改良も同様に変換され
る必要があった。生産プログラムの修正だけしか必要と
しない場合であっても、2つのプログラムを互いに等価
に保つために、エンジニアリングプログラムを先ず修正
しなければならなかった。
ンジニアリングレベルから生産レベルへとプログラムを
マニュアルで変換するのに時間がかかる、ということが
ある。このため、そのようなテスタを使用するユーザを
煩わせる変換によりエンジニアリング資源が制約される
だけでなく、新たなデバイスの生産が遅延することにな
る(デバイスの検査が完了しない限りそれを供給するこ
とはできない)。更に別の問題点は、共存するプログラ
ムをデバッグするのに必要な膨大な時間であった。
産プログラム」を低レベルプログラミング言語、即ち、
指定されたハードウェア部品の機能にやや近い言語で書
かなければならないことであった。高レベル言語、命
令、およびマクロは、この目的には適さない。これは、
一般にそのような言語によりオーバーヘッドが生成さ
れ、ひいては実行時間が増大するからである。
うちの少なくとも1つ、好ましくはその多数または全て
を備えた上記の類の検査装置が必要とされている。
実施するのに適した単一の命令セットまたはプログラム
を提供すること。
査を実施できること。
しかも修正が容易であること。
の従来の方法とは異なり、プログラミングを一層簡単で
短時間なものするために高レベルツールを提供するこ
と。
その他の関連する利点を提供するものである。
デバイスを検査するための、好適には複数の電子デバイ
スを高速で検査するための、高レベルのプログラム制御
装置と少なくとも1つの検査データメモリとを備えた検
査装置に関するものであり、この検査装置は、 (1)検査データを少なくとも部分的に記号形式で入力す
る入力装置であって、その記号検査データが数値検査と
合否検査とを記述する、前記入力装置と、 (2)前記記号検査データを実行可能検査データへと変換
する変換プロセッサと、 (3)前記検査データメモリ中に格納された実行可能検査
データを用いて検査を実行する検査実行プロセッサとを
備えており、 (4)検査の開始前に、前記変換プロセッサが、合否検査
に関する前記記号検査データの一部を実行可能合否検査
データへと変換し、 (5)この検査装置が、前記(4)に従って変換プロセッサに
より生成された実行可能合否検査データ並びに元の記号
検査データを保持し、 (6)前記検査実行プロセッサが、ユーザによる命令に応
じて、(6.1)前記(4)に従って前記変換プロセッサにより
生成された実行可能合否検査データを実行させるか、ま
たは、(6.2)検査中に前記元の記号検査データを変換お
よび実行させる、というものである。
積回路(IC)テスタまたは基板テスタ等の電子デバイ
ステスタの基本的な構成部品を考察する必要がある。極
めて一般的な意味では、ICテスタは、コンピュータ等
の制御装置と、一組の専用ハードウェア部品とから構成
されている。これらのハードウェア部品は、検査対象デ
バイス(DUT)の高速で精確な機能検査に適合された
ものである。例えば、ハードウェア部品は、極めて短時
間でプログラム可能な遷移または或る種のパターンを生
成し、またDUTの応答を精確に測定するように設計さ
れる。このようなテスタ専用のハードウェア部品の最も
重要な要素は、いわゆる「フォーマッタ」および「比較
器」である。このような装置の実例は、例えば、欧州特
許出願第EP-A-541840号およびEP-A-541837号に開示され
ている。
スタ専用ハードウェアの一部を構成しているに過ぎな
い。更に別の側面としては、適した検査パターンを提供
する、即ち、DUTに印加すべき全検査信号を提供す
る、ということがある。検査速度および性能上の理由か
ら、それらのパターンはDUTの近傍のメモリに与えら
れる必要がある。通常の方法としては、シーケンサによ
る制御下でメモリーを使用するという方法がある(シー
ケンサは、本質的には、メモリにアドレスを送るカウン
タである。しかし、シーケンサは、通常のディジタルカ
ウンタよりも多くの機能を提供する。例えば、シーケン
サは、条件付きおよび無条件ブランチを実行したり、サ
ブルーチンを実行したり、動作を停止させたりすること
ができる)。
ち、波形コードまたはアクションコードを保持するベク
トルメモリと、DUTで実行されるべきアクションへと
前記波形コードを「デコード」する波形メモリとが設け
られる。双方のメモリとも再プログラム可能なものであ
り、検査シーケンス全体と各波形コードに割り当てられ
た特定のアクションとを動作中に変更することができる
ようになっている。この概念は、欧州特許出願第EP-A-5
41839号に開示されている。この参考文献は、重要なも
のであり、また本発明はその文献に開示されているテス
タ専用ハードウェア部品と共に動作するように特別に設
計されているので引用したが、その引用をもってその開
示内容を本明細書に包含させたものとし、その詳細な説
明は省略することとする。
という用語は、上述の類のメモリに関するものである。
本発明の好適実施例では、ベクトルメモリと波形メモリ
とが含まれているが、本発明はまた、単一のテスタ専用
メモリのみを有する実施例も含むものであることが理解
されよう。
なり、制御装置またはプログラム制御装置は、オペレー
ティングシステム(例えばUNIX)やエディタ等の高
レベルツールにより支援されている。これは、処理速度
はテスタ専用ハードウェア部品のようには重要でないか
らである。その機能のほとんどはオフライン動作用に設
けられているが、制御装置は、検査自体の間に、即ち
「オンライン」モードで、または実行時間に活動状態に
なる部品もまた備えている。これには、いわゆる検査実
行器または検査実行プロセッサが特に該当する。これ
は、検査状態全体の流れを制御するエンティティであ
る。例えば、検査データメモリが種々の検査用に設けら
れた幾つかのベクトルシーケンスを含んでいるものと想
定する。この場合、検査実行プロセッサは、特定の検査
用の正しいベクトルシーケンスを選択し、それに対応す
る開始アドレスその他をシーケンサへ供給する。即ち、
検査実行プロセッサは、テスタ専用ハードウェアのオン
ライン動作を制御する部品に相違ない。
は、検査データの入力用の入力装置がある。これは、対
話式エディタ、ライトペン、グラフィックタブレットお
よびその類のものとすることができる。本発明の好適実
施例では、この入力手段は、対話式グラフィックエディ
タであり、これは、少なくとも部分的に記号形式でのデ
ータ入力を可能にするものである。この入力手段の特定
の利点は、高レベルプログラム言語であっても低レベル
プログラム言語であってもオペレータがプログラムコー
ドを書く必要がなく、その代わりにオペレータはテスタ
の製造者により提供されるユーティリティを利用するこ
とができ、正しい定数およびパラメータを選択するため
にグラフィックインタフェースのみが提供される、とい
うことである。
場合には(または、検査手順が高レベルプログラム言語
により定義される場合であっても)、検査の定義は、対
応するハードウェアパターンへのある種の形式変換を必
要とする。これが、変換プロセッサがプログラム制御装
置の一部として設けられている理由であり、この場合、
その変換プロセッサは、入力デバイスを介して入力され
た記号検査データを、実行可能検査データへと変換す
る。
の実行に特に適している。これは、テスタ専用ハードウ
ェア部品に格納されている何らかのパラメータを実際の
検査中に修正する必要があるからである。例えば、DU
Tのデータピンのセットアップ時間の測定を意図した数
値検査を例に挙げる。その検査は、例えば、20nsのセッ
トアップ時間(即ち、検査対象ピンにおけるデータ信号
が、能動クロック遷移が発生する20ns前に安定する)で
開始することができ、その検査に合格した場合には、セ
ットアップ時間がそのデバイスの検査が不合格になるま
で、1ns/ステップで短縮される。そのハードウェア部
品は、セットアップ時間が変更される毎に再プログラム
される必要がある、ということが理解されよう。
検査中に検査実行プロセッサにより実行されなければな
らない、時間を要する処理である。再フォーマット処理
その他の何らかの管理機能のために更に多くの処理時間
を費やさなければならない。これは、ユーザの便宜を図
るために、オペレータにより入力された実際の数値がハ
ードウェアの必要とする数値でない場合が多いからであ
る。例えば、オペレータは、デバイスクロックを基準に
してタイミングを入力することができるが、ハードウェ
アが必要とする数値は、システムクロックを基準にして
表現されたものである必要がある。また別の例では、高
レベルでの記述は、記号変数を利用する場合が多いが、
その変数は、実行前に実際の数値またはアドレスに置換
されなければならない。
ンライン実行は、上述のように全体の検査時間が重要で
はない数値検査にのみ適している。しかし、それは、生
産レベルでの合否検査のための解決策にはならない。勿
論、合否検査の要件も満たすように高レベル手順を設計
することもできる。しかし、それは、検査時間の問題を
解決するものとはならない。
保し、しかも、労力を要する従来の方法を用いることな
くユーザが極めて高速に合否検査を実行することを可能
にする、上記の基本的な問題点に対する特有の解決策を
提供するものである。この目標は、以下のように要約す
ることのできる各特徴の組み合わせによって達成され
る。
タは、数値検査と合否検査との双方を記述するために用
いられる。これは容易なことである。なぜなら、数値検
査は合否検査の反復実行であると見なすことができるか
らである。合否検査に合格する毎に、その合否検査が別
のパラメータで反復される。これは、その合否検査が最
終的に不合格になるまで続けられる。
の合否検査の記述に関する記号検査データ(合否検査を
フルフラッシュ型(full-flashed)数値検査にするループ
を除く)が、実行可能合否検査データへと変換される。
これは、ロード時間に、または他の「オフライン」モー
ドで、即ち、検査の実行前に行うことができる。この動
作特徴は、一種の「コンパイル処理」ということができ
るものである(しかし、その基本的な機能はコンパイラ
の機能と全く同一のものではない)。
タを記号形式で保持している。即ち、検査手順の記述
は、この時点で二度保持されている。即ち、その一方
は、記号形式で編集が容易ではあるが、数値検査または
合否検査の実行に適した低速形式のものである(この記
号形式を数値検査のみに適応させることも可能であ
る)。もう一方は、合否検査の実行のみに適した実行可
能な高速形式のものである(これは実質的にもはや修正
することはできない)。しかし、それらの2つの形式の
検査手順は、依然として互いに対応するものである。
検査実行プロセッサに送られ、その検査実行プロセッサ
は、実行可能な合否形式の検査手順と記号形式の記述と
の何れかを用いることができる。どちらの形式が用いら
れるかは、ユーザの命令によって決まる。好適実施例で
は、ユーザ命令は、検査の直前に、または、検査の実行
中にさえも、オンラインベースで入力される。しかし、
ユーザ命令は、バッチファイルまたはその他のプログラ
ムの一部とすることが可能なものであり、また早期に入
力しておいて実行時間中に読み出すことも可能であるこ
とが理解されよう。
合、検査実行プロセッサは、高速検査を実行するため
に、対応する実行可能形式を用いる。このオプションは
好適には、処理速度が重要である生産フロアで選択され
ることになる。
れた場合)には、検査実行プロセッサは、元の記号形式
を使用する。上記で概略的に説明したように、これは時
間を要する処理であり、数ステップの変換、再フォーマ
ットその他の「管理」タスクを必要とするものである。
従って、オプション「記号」は、エンジニアリング環境
でのみ選択されることになり、または生産環境で数値検
査が行われるべき特定の重要なパラメータについてのみ
選択される。
ち実際の検査中に行われるので、この動作モードを一般
的な用語「インタプリタ」で表すことができる。インタ
プリタは、広義には、実行時間にソースコードを実行可
能コードへと翻訳するデバイスである。「ソースコー
ド」および「実行可能コード」という表現は、ICテス
タでの条件に厳密に合致するものではないが、用語「イ
ンタプリタ」は、オプション「記号」が実行される際に
発生することをある程度想像させるものである。
然として実行可能検査データである。しかし、これらは
ロード時間にではなく実行時間に生成される。これによ
り、検査の実行中にパラメータを修正するのが容易にな
り、従って、このオプションは、数値検査を実行するの
に特に適している。しかし、上述のように、数値検査の
「核」は、依然として合否検査であり、従って、オペレ
ータは(「実行可能合否検査」の場合よりも低速ではあ
るが)合否検査を実行するためのオプション「記号」を
使用するためのオプションを依然として有している。こ
れは、本発明の別の際立った利点であり、数値検査と合
否検査との双方を実行するためにエンジニアリングプロ
グラムを利用することができ、その検査の種類を実行時
間に決定することさえもできる。好適実施例では、ユー
ザ命令またはコマンドファイル入力に応じて数値検査ま
たは合否検査をそれぞれ実行する決定制御手段が設けら
れている。
タ、タイミング情報、検査ベクトル、電圧レベル等)の
あらゆる修正は極めて容易なものである。このような場
合、オペレータは入力ステップに戻り、即ち、修正デー
タが記号形式で入力される。次いで、変換プロセッサ
が、改訂された記号検査データを(それらが合否検査に
関するデータである場合に限り)、(改訂された)実行
可能検査データへと変換し、その双方の表現が検査装置
内に保持される。従って、双方の表現が常に最新の修正
を反映し、また互いに対応することが確実となる。
産検査)と、修正の容易な数値検査(エンジニアリング
検査)との双方を実行可能な検査装置を提供するもので
ある。双方の検査は、互いに等価なものであり、それら
検査のためにエンジニアリング時間を大幅に費やす必要
はない。これは、本発明を「高スループットの自動オプ
ティマイザ」と特徴付けることができる理由である。同
様に、グラフィカルエディタ等の高レベルツールを組み
込むことも容易である。本発明と組み合わせて使用する
のに特に適した別の高レベルツールに、いわゆる「検査
機能」がある。その機能は、数値検査を実行するのに必
要な基本命令を既に含んでいる、テスタの製造者により
供給されるユーティリティであり、消費者(テスタのオ
ペレータ)は、そのような検査機能のパラメータを単に
置換または修正するだけでよい。
体は、エンジニアリング環境にあるか生産環境にあるか
を問わず、上述のような多数の個別検査から構成され
る、ということが理解されよう。例えば、集積回路の場
合には、供給電圧または漏れ電流等の直流特性、並び
に、様々な交流特性(例えば、伝搬遅延時間またはセッ
トアップ時間)を検査することができる。別の種類の検
査としては、いわゆる「機能検査」、即ち、デバイスの
適正動作をチェックする検査がある(前記デバイスの一
般例としては、ディジタル回路、例えば加算器または論
理ゲートがある。機能検査は、加算器の正しい結果、ま
たはゲートの正しい論理出力をチェックする)。
様で組み合わせることが可能となる。その特別な利点の
1つとして、高速の合否検査および数値検査、即ち、異
なる構造の検査をも、検査手順全体に組み込むことがで
きる、ということがある。その一例としては、総合生産
検査がある。そのような検査は、多数の合否検査から構
成されるのが普通であるが(前述のように速度上の理由
による)、1つまたは2つの重要なパラメータについて
正確な不合格ポイントを判定することが所望される場合
がある。本発明は、そのために必要な数値検査を、その
他の全ての検査が合否検査であっても、検査手順全体に
統合させることを可能にする。換言すれば、合否検査と
数値検査とを容易に「混合」させることができる。
可能検査データを検査データメモリにダウンロードする
ダウンロードプロセッサを備えている。このダウンロー
ドプロセッサは、異なるユーティリティやその他の処理
により異なる時点で呼び出すことができるものである。
例えば、そのダウンロードプロセッサは、前述のよう
に、記号検査データが変換プロセッサにより変換された
際に直ちに、合否検査を記述する実行可能検査データを
テスタ専用「フロントエンド」メモリ(例えば、ベクト
ルメモリまたは波形メモリ)へロードするのに有用なも
のである。即ち、実行可能検査データは、その生成直後
に検査データメモリにロードされ、検査の開始時に即座
に利用できるようになっている。
ドは、必ずしもその生成直後に行われる必要はない。別
の解決策によれば、そのデータは、ユーザが高速合否検
査の実行を選択した時点でダウンロード可能である。こ
の場合には、実行可能データは検査の実行の直前に、即
ち、実行時間の直前にダウンロードされるが、大幅な時
間ロスはない。これは、ダウンロードプロセスが一度だ
け、即ち、第1のデバイスの検査前にのみ実行されれば
よいからである。更に別のデバイスを検査する場合に
は、更にダウンロードを行う必要はないので、総検査時
間が大幅に延長することはない。一方、実行可能検査デ
ータを実行時間の直前にダウンロードすることにより、
その他の関連する利点が得られる。例えば、実行可能検
査データが実際に必要でない限り、検査データメモリの
スペースを費やす必要はない。この解決策のもう1つの
利点は、ダウンロードプロセッサがそれ以外のタスクを
実行することができる、ということである。
ッサは、オンラインで(即ち、記号検査データが実行可
能検査データに変換される数値検査中に)生成された実
行可能検査データをダウンロードするためにも使用する
ことができる、ということが理解されよう。この場合、
ダウンロードプロセッサは検査実行プロセッサにより呼
び出される。
察に値するものである。この実施例によれば、変換プロ
セッサは、合否検査に関連する記号検査データの一部
を、高レベル記述からプリコンパイルされた機械命令へ
とプリコンパイルする(即ち、クレームで使用する用語
「実行可能検査データ」または「実行可能合否検査デー
タ」とその説明は、そのようなデータが検査データメモ
リへのロード準備ができていることを必ずしも意味する
ものではない。これに対して、それら表現はまた、更に
別ステップの「コンパイル」または「インタプリテーシ
ョン」またはその他の再フォーマット手段を必要とする
場合をも含むものである)。
を、割り当てられたハードウェアの動作を直接記述する
「プリコンパイルされた」コードへと変換するのに必要
な全てのステップを含むものである。しかし、それは、
やはりラベルまたは10進数等の記号を利用するものであ
る。即ち、プリコンパイルコードは、実際のハードウェ
アレジスタアドレスを利用するのではなく、その代わり
にラベルを利用し、レジスタまたはメモリセルの内容
が、そのようなレジスタまたはメモリセルに最終的にロ
ードされることになる2進コードの代わりに、10進数も
しくは記号形式の数字により記述される。
としてレジスタアドレスの代わりにラベルに基づいて動
作でき、その動作が、オペレータにとって一層明快なも
のとなる、という利点を備えている。更に別の利点とし
ては、検査実行プロセッサの動作が、使用される実際の
ハードウェアとは顕著に独立している点である。即ち、
プリコンパイルコードを確実な実行可能検査データへと
変換するドライバ(「ハードウェアドライバ」)は、別
のハードウェア実施例が使用される際に、検査実行プロ
セッサの変更を必要とすることなく容易に交換可能なも
のである。
は、ハードウェアで実行可能な形式に直接変換すること
も可能なものである、ということが理解されよう。
実行プロセッサは、検査すべき別の電子デバイスがある
場合に、上記(6.1)または(6.2)をそれぞれ反復するよう
設定された反復制御装置を備えている。この機能は、多
数のデバイスを順次検査する必要がある場合に重要であ
る。これはまた、高速合否検査の場合には検査データメ
モリ中に別の検査データを更にロードする必要がなく、
従って、検査速度が大幅に高くなる、ということを示し
ている。
子検査装置の本質的な前提条件ひいては設計上の目標
は、「ロード」動作、即ち、検査データメモリへのデー
タの転送の量を削減することにある、ということが既に
気付かれていることであろう。ロード動作量が削減され
ると、検査装置の処理速度が大幅に高められる。
の態様を取り扱ったものである。この実施例によれば、
検査装置は、検査前に検査データメモリに少なくとも部
分的にロードされる、実行可能検査データからなる少な
くとも1つのパラメータセットを備えており、基本的に
は、上記(2),(4),(6.2)に従って生成された実行可能検
査データの全てが、前記パラメータセットの修正を表す
ものとなる。
実際の検査で有用な或る種の標準構成を表すものであ
る。そのパラメータセットは、前もって検査データメモ
リ中に既にロードされており、変換プロセッサまたは検
査実行プロセッサにより実行される動作はいずれも、パ
ラメータセットの修正だけしか行わない。即ち、この特
定の実施例を考察する場合、ここで述べる実行可能検査
データの全ては(高速合否検査に関するものであろうと
なかろうと)、修正データしか意味しないものである。
例えば、変換プロセッサは、合否検査に必要な実行可能
検査データの全てを生成するということはせず、パラメ
ータセットに対応しないデータを生成し、次いで、その
ような修正のみが検査データメモリ中にロードされるこ
とになる。この概念は、特に検査の実行中に検査データ
メモリに対して繰り返し再ロードを行わなければならな
い数値検査の場合に、検査時間を大幅に節減するもので
ある。
ないわけではないことが理解されよう。単一のパラメー
タセットのみを使用するのではなく、(検査データメモ
リに充分なスペースがある限り)多数のパラメータセッ
トを備えるのが有利であり、検査実行プロセッサは、検
査の実行中またはその実行前に、検査データメモリに別
の開始アドレスを供給するだけで、様々なパラメータセ
ット間で切り換えを行うことができる。
処理は、異なる方法で実行することができる。1つの明
白な解決策として、検査データメモリに修正されるデー
タを重ね書きする。という方法がある。しかし、この解
決策には幾つかの欠点がある。第1に、時間を要する検
査データメモリの再編成が場合によって必要となる、と
いうことがある。第2に、一旦データセットが重ね書き
されると、そのデータは、更なる修正のベースとしては
もはや機能することができなくなる。
施例により克服され、それによれば、実行可能検査デー
タからなるパラメータセットは、検査データメモリの1
つの記憶領域に格納され、上記(2),(4),(6.2)に従って
生成された実行可能検査データは、検査データメモリの
別の記憶領域に格納される。従って、修正が行われた後
であっても元のパラメータセットを保持することが可能
である。「パラメータセット」および「修正」の概念を
拡張して、検査データメモリが幾つかのパラメータセッ
トと幾つかの修正との双方を含むことも可能である。
とは既に述べた通りである。しかし、その基本的な概念
は、ウェハテスタ、基板テスタ(実装基板用と未実装基
板用とを問わない)等の電子デバイス用の他のテスタに
も等しく有用なものである、ということが当業者には直
ちに理解されよう。
検査装置による電子デバイスの検査方法に関するもので
ある。即ち、その各ステップとは、 (1)検査データを少なくとも部分的に記号形式で入力
し、その記号検査データが数値検査と合否検査とを記述
するものであり、 (2)検査の開始前に、合否検査に関する前記記号検査デ
ータの一部を実行可能合否検査データへと変換し、 (3)前記ステップ(2)で生成された実行可能合否検査デー
タと元の記号検査データとを保持し、 (4)ユーザ命令に応じて、(4.1)前記ステップ(2)で生成
された実行可能合否検査データを実行し、または、(4.
2)検査中に前記元の記号検査データを変換して実行す
る、というものである。
問わず、上記開示の機能の有用且つ新規な全ての組み合
わせに関するものである、ということが分かり、またそ
の点に充分留意されたい。
ロック図である。しかし、このブロック図は、極めて一
般的な形式のものであり、本発明の実施態様の細部を全
て図示するものではない。この点に関しては図5を参照
されたい。
1内に図示されている。このボックスは、プログラム制
御装置を構成するものである(典型的には、これは、汎
用オペレーティングシステム下で動作するワークステー
ションのサイズおよび処理速度を有するコンピュータで
あるが、検査の制御に適するようにする幾つかの特別な
強化がなされたものとなる)。
ードウェア部品を含んでいる。この回路は、エッジ生成
器やフォーマッタ、並びに、比較器等の検査対象デバイ
ス(DUT)の応答を測定するよう適合された回路のよ
うに、検査に必要な高精度のタイミングおよび論理信号
を生成するのに適したものである。場合によっては(こ
こに開示した好適実施例は異なるが)、テスタ専用ハー
ドウェア部品をプログラム制御装置1から物理的に分け
ることもできる。
は、UNIX等の汎用オペレーティングシステム3の制
御下で動作する。このオペレーティングシステムは、デ
ータ入力や検査制御等を行う際にユーザを支援する一組
のアプリケーションプログラム4を実行する。ここで重
要な2つの主なアプリケーションプログラムは、対話式
グラフィカルエディタと、その他の高レベルのプログラ
ミングツールであり、その後者は、ユーザが検査フロー
を記号表現で定義することを可能にするものであるが、
ハードウェア環境(ハードウェアアドレス、レジスタ内
容等)を直接扱うことはない。
ータセット5を幾つか含んでいる。それらデータセット
は、パラメータセットを集めたもの、または、そのパラ
メータセットに対する参照である。一方、そのパラメー
タセットは、テスタ専用ハードウェア部品へのダウンロ
ードに適した、例えばタイミング情報、電圧レベル情報
等の検査仕様である。用語「データセット」を更に説明
するために図2を参照する。同図は、検査を定義する際
に使用される対話式グラフィカルエディタの代表的な画
面の画像を示すものである。
要素を表す5つの記号を示している。その第1の要素は
「構成」アイテム7である。この構成アイテムの機能に
は、検査対象となる特定ICのピンを、そのピン番号お
よび/またはその論理記号および割り当てられたテスタ
チャネルにより相互参照する機能が含まれている。例え
ば、チャネルNo.5をアドレスピン1(「A1」)と指定す
ることができ、それ以降にそのピンを「A1」として参照
することができる。この相互参照リストはユーザにより
用意される必要のあるものであることが理解されよう。
ミング」機能8(遷移時間、パルス幅等の情報)と、
「レベル」機能9(電圧および電流レベル)と、「ベク
トル」機能10(ベクトルメモリに格納されている検査シ
ーケンス)と、「属性」機能11(特性インピーダンス等
の関連する他の重要な特徴)とがある。ユーザの生活を
楽にするために、後者の各機能は典型的にはそのテスタ
の製造者により「サンプル」機能として提供される。ユ
ーザは、対応する記号をクリックするだけで簡単にそれ
ら機能を修正することができる。これに応じて、テスタ
が編集モードに入り、そのユーザの要望に従って、その
選択された機能をそのユーザが修正することが可能とな
る。
つ以上含むことができる。例えば、3つの波形セット
(「ベクトル」機能10)および/または5つのタイミン
グセット(「タイミング」機能8)を同一データセット
中に含めることができる。従って、ユーザは、検査が実
行可能となる前に、あらゆる種類の機能のうちの1つを
選択する必要がある。入力フィールド12a〜12eは、その
目的のために設けられたものである。後者のステップは
また、「パラメータセット選択」とも示されている。図
1の符号13を参照のこと。
めに、多数の別個の検査(例えば、機能検査、直流検
査、交流検査等)を実行する必要がある。ユーザは、適
当な機能、即ちパラメータセットを、別個の各検査毎に
選択することができ、その個々の検査の全てが検査全体
を構成することになる。同様にして、ユーザは、異なる
デバイスを検査するために、多数のデータセット(図2
の符号14を参照のこと)にアクセスすることができる。
選択されたパラメータセットは、プログラム制御装置1
から、好適には最初の検査の実行直前に検査実行プログ
ラムの制御下で、矢印15で示すように、テスタ専用ハー
ドウェアへとロードされる。図1は特にベクトルメモリ
16と波形メモリ17を示している(これらメモリの全体も
また本説明では「検査データメモリ」として示されてい
る)。エッジ生成器等の残りのテスタ専用ハードウェア
部品は、「テスタフロントエンド」ボックス18内に含ま
れている。単なる一例として、「ベクトル」セット10に
含まれているデータはベクトルメモリ16にロードされ、
その一方、「タイミング」セット8に含まれているデー
タは波形メモリ17にロードされる。ベクトルメモリ16お
よび波形メモリ17により提供される機能と、それらメモ
リが検査対象デバイス19と通信を行う方法との一層詳細
な説明については、前記のEP-A-541839号を参照のこ
と。
データが、検査の実行の(直)前にプログラム制御装置
からテスタ専用ハードウェアへロードされる(ハードウ
ェア部品における実行は極めて高速であるが、プログラ
ム制御装置からテスタハードウェアへのダウンロードは
極めて時間を要するからである)。図3は、フロントエ
ンドメモリにおけるパラメータセットの編成の一実施例
を示すものである。ベクトルメモリ16は、幾つかのパラ
メータセット20a,20b,20cをシーケンス順に含んでお
り、一方、波形メモリ17は、やはりシーケンス順に配列
された別のパラメータセット21a,21b,21cを含んでい
る。プログラム制御装置1は、種々のパラメータセット
の開始アドレスを保持しており、検査の実行時にそれら
データセットへのアクセスが容易となるようになってい
る。好適には、プログラム制御装置は、ユーザによる取
り扱いが容易となるように、それらの開始アドレス用の
記号をも保持し(図2の符号12eを参照のこと)、その
記号アドレスを利用してパラメータセットの一部だけを
実行することさえ可能となる。
図1のいわゆる「検査機能」22である。それらは、数値
検査(即ち、デバイスが不合格になるまでパラメータが
修正される検査)を実行するように特に適合された、或
る種の高レベル言語(C++等のハイエンド(high-end)
言語でもアセンブラ等の言語でも良い)でテスタの製造
者により提供される機能である。そのような検査は、実
行時間に、即ち、検査の実行中に、新たなデータを持続
的に生成することを必要とするものである、ということ
が理解されよう。その新たなまたは修正されたデータ
は、矢印23で示すように、テスタ専用ハードウェアにダ
ウンロードされなければならない。図3は、修正された
データ24a〜24c,25a〜25cがベクトルメモリ16および波
形メモリ17に順次にそれぞれ記憶される態様を示してい
る。その修正データはパラメータに追加され、パラメー
タセットには重ね書きされないようになっている。従っ
て、それらパラメータセットは依然としてそれ以降の検
査のために動作可能なものとなる。代替的には、重ね書
きを用いた方法を選択することも可能であるが、その場
合には、やはりディスクまたはその類に元のパラメータ
セットを保存して、簡単に復元できるようにする。
めに設けられたものであるが、その機能を合否検査を実
行するため利用することもできる。これは、それらの検
査が大きく類似しているからである。即ち、個々のパラ
メータの内の或る値についての検査は、何れの場合も同
じである。しかし、合否検査はその時点で停止して、デ
バイスが検査に合格したか不合格であったかが示され
る。これに対し、数値検査が実行される場合、その検査
に合格した場合にはそのパラメータの別の数値で検査が
再開されることになる。
が数値検査か合否検査かに関わらず直接実行することが
できないものである。検査機能は、例えば変換プロセッ
サ24により、実行可能検査データに変換される必要があ
る。その変換後、それら機能は、ベクトルメモリ16また
は波形メモリ17にそれぞれロードされる。この目的のた
めにダウンロードプロセッサ25が設けられている。検査
機能はまた、テスタのオペレータによりアクセス可能な
ものである(図2の符号57を参照のこと)。
ことが理解されよう。検査中に反復実行された場合に
は、スループットが著しく低下して、そのテスタはもは
や生産環境には適さないものとなる。一方、検査機能
は、変換後の形式でのみ備えることはできないものであ
る。これは、それら機能が、テスタ専用ハードウェアに
完全には適合せず、また、ユーザによりそれ以上修正さ
れることができなくなるからである(この修正は、数値
検査およびほとんどの合否検査にとって不可欠な前提条
件である)。本発明がこの問題を克服する態様について
は、図5を参照して後述することとする。
動作する検査プログラム実行プロセッサ26の制御下で実
行される。検査プログラム実行プロセッサは、対話モー
ドで、またはバッチファイルを介して検査条件を定義す
ることを可能とし、ベクトルメモリ16および波形メモリ
17の所定のアドレス(ラベル)に格納されている検査デ
ータの実行を開始させる(符号27を参照のこと)。場合
によっては、検査プログラム実行プロセッサは、後述す
るように(検査機能の「呼び出し」を行うことにより)
変換プロセッサ24およびダウンロードプロセッサ25の動
作をも制御する(符号28,29を参照のこと)。
な編集ウィンドウ30を示している。この編集ウィンドウ
により、ユーザが、検査に関する幾つかの設定(検査す
べきピン(符号31)または合否条件(符号32)等)を選
択することが可能となる。しかし、最も重要なのは、ユ
ーザが、この時点であっても依然として高速合否検査と
数値検査とを選択できる(符号33)ことである。
結果に与えるべきストリングを選択するためのフィール
ド34も備えている(実際には、その結果はファイル中に
ログされるか、または異なるウィンドウに表示され
る)。これは、合否検査の場合には、検査に合格したか
否かの簡単な表示となる。しかし、数値検査の場合に
は、デバイスが不合格になった数値が表示されることに
なる。
表示は、検査手順の作成中にのみ有用であることが理解
されよう。生産検査の場合には、このウィンドウはスキ
ップされて、必要な情報が自動的に提供されることにな
る。
スタの基本的な動作フローを示している。このフローチ
ャートは、ラベル「START」35から開始される。
(図2を参照のこと)を介して、記号検査データを入力
するように求められる。必要な情報が既にテスタに与え
られている場合には、このステップもスキップすること
が可能である、ということが理解されよう。次いで、パ
ラメータセット、即ち「標準的な」定義が、プログラム
制御装置から検査データメモリへとロードされる(ステ
ップ37)。
査または低速検査の何れを実行するかを選択する(この
場合も、その情報は自動的に供給可能なものである)。
生産検査を実行すべき場合には、オペレータは一般には
高速合否検査を選択することになる。
想定する。動作はボックス39に進む。即ち、基本的な検
査機能のコードが、合否検査に関連するかぎり、実行可
能検査データへと変換されて、検査データメモリにダウ
ンロードされる(ステップ40)。合否検査に関する検査
機能の一部のみが変換され、その他の機能(例えば、数
値検査のための別の機能を実行するために必要な機能)
は変換されない、という点に留意することが重要であ
る。この機能(図1の符号24を参照のこと)を実行する
変換プロセッサは、動作速度を高めるために検査機能の
更なる最適化を実行することさえ可能である。
の「コンパイル」であると特徴付けることができる。こ
れは、その変換は、一度だけ、即ち検査前にだけ実行さ
れるからである。ボックス39および/またはボックス40
の内容が、例えばボックス37の直後等の一層早い時点で
実行される場合には同じ機能を得ることができる、とい
うことが理解されよう。
査)が実行される。この検査は、記号検査データを変換
する必要がないので、非常に高速なものとなる。
イルに書き込むことにより、またはプリント出力を生成
することにより、ログされる(ボックス42)。別のDU
Tがある場合には(ステップ43)、検査処理が反復さ
れ、別のDUTがない場合には、動作は終了するかまた
は呼び出し処理に戻る(ボックス44)。
プ」(ステップ41,42およびフィードバック経路45)
は、記号検査データの変換を全く含まないものである、
という点に留意することが重要である。
選択しなかった場合を想定する。これまでの例と同様
に、記号検査データは、変換プロセッサ24により実行可
能検査データへと変換されて(ボックス46)検査データ
メモリにダウンロードされる(ボックス47)。しかし、
高速合否検査に関して前述してきたこととは対照的に、
変換およびダウンロードは「検査ループ」を通る毎に行
われる。従って、その基本的な動作は、上述のコンパイ
ルステップではなく、オンライン「インタプリテーショ
ン」として特徴付けることができる。
プ41と同様)、その結果がログされる(ボックス49)。
ステップ50では、合否検査と数値検査との何れが所望さ
れているかの決定がなされる。この決定は、自動または
マニュアルベースで行うことができる。マニュアルで決
定する場合には、オペレータは、かなり遅い時点でも合
否検査の実行を決定することができる。
り、フィードバックループ(符号51)がステップ46即ち
変換ステップに戻り、これにより後続の検査が低速にな
るので、その基本的な検査は生産環境に適さないものと
なる、ということが理解されよう。しかし、合否検査で
さえも有用である場合には、エンジニアリング実施例で
の条件は存在し得る。
を選択した場合、それはオペレータが数値検査を望んで
いることを意味する。その結果、検査に合格したか否か
がチェックされる(ステップ52)。検査に合格した場合
には、記号形式のデータが修正され(ボックス53)、処
理がその開始点、即ち(この時点で修正されている)記
号検査データの変換(ステップ46)へと戻る。検査を異
なるパラメータで反復する必要があるので新たな変換が
必要となるが、その反復する変換およびダウンロードに
より処理が低速になるので、これは主としてエンジニア
リング環境に適している、ということが理解されよ
う。。
スが数値検査に不合格になる。これは、数値検査の終了
時点であり、動作はステップ54に進む(ステップ43と同
様)。検査すべき別のデバイスがある場合には、動作は
ボックス46に戻る(符号55)。また、検査すべき別のデ
バイスがない場合には、動作は終了するか、呼び出し処
理に戻る(ボックス56)。
ロードのステップがフィードバックループ中に含まれて
いることのみを示すものではない。これは、合否検査の
内部の「核」(即ちボックス48,49)から数値検査が構
成されていることをも示している(数値検査に固有であ
るが合否検査には関係のない付加的な要素はステップ5
2,53である)。
は、実際の実施例では、機能検査や種々の直流検査およ
び交流検査等の幾つかの個別の検査から構成される。本
発明は、高速合否検査と別の検査、例えば合否検査であ
る直流検査と数値検査である交流検査とを混合すること
さえも可能にするものである。しかし、それらの分岐の
全ては図面には詳細には示していない。当業者であれ
ば、本発明の教示内容を理解することにより、そのよう
な構造を容易に実施することが可能である。
ハードウェアにロードされるデータは、元のパラメータ
セットを修正したデータだけであることは明白である。
同じデータを反復的にロードすることは本発明の設計上
の目標ではない。
ードはまた、合否検査の決定がなされる前に既に実行で
きることが理解されよう(実際に、これは本発明の最も
好ましい実施例の場合となる)。図6は、修正された処
理フローを示すものであり、同図では図5と同じ符号が
用いられている。しかし、早期での変換およびダウンロ
ードは(右側の)高速合否検査の経路にとってのみ重要
なものであり、一方、左側の経路の場合には変換および
ダウンロード動作はやはりオンラインで実行される必要
がある、ということが理解されよう。
の組み合わせからなる例示的な実行態様を示す。
の検査データメモリとを備えた、電子デバイスを検査す
るための検査装置であって、この検査装置が、 (1.1)検査データを少なくとも部分的に記号形式で入力
する入力装置であって、その記号検査データが数値検査
と合否検査とを記述する、前記入力装置と、 (1.2)前記記号検査データを実行可能検査データへと変
換する変換プロセッサと、 (1.3)前記検査データメモリ中に格納された実行可能検
査データを用いて検査を実行する検査実行プロセッサと
を備え、 (1.4)検査の開始前に、前記変換プロセッサが、合否検
査に関する前記記号検査データの一部を実行可能合否検
査データへと変換し、 (1.5)この検査装置が、前記(1.4)に従って変換プロセッ
サにより生成された実行可能合否検査データ並びに元の
記号検査データを保持し、 (1.6)前記検査実行プロセッサが、ユーザによる命令に
応じて、(1.6.1)前記(1.4)に従って前記変換プロセッサ
により生成された実行可能合否検査データを実行させる
か、または、(1.6.2)検査中に前記元の記号検査データ
を変換および実行させる、 ということを特徴とする、検査装置。
査データをダウンロードするダウンロードプロセッサを
含む、前項1記載の検査装置。
換プロセッサにより生成された後に、前記ダウンロード
プロセッサがそのデータを前記検査データメモリへとダ
ウンロードする、前項2記載の検査装置。
り、前記ダウンロードプロセッサが前記実行可能合否検
査データを前記検査データメモリへとダウンロードす
る、前項2記載の検査装置。
データを検査中にダウンロードすることを含む、前項2
記載の検査装置。
命令を含む、前項1記載の検査装置。
記号検査データの一部を高レベル記述からプリコンパイ
ルされた機械命令へと前記変換プロセッサによりプリコ
ンパイルすることを含む、前項6記載の検査装置。
実行可能合否検査データへと検査前に再フォーマットす
るハードウェア駆動手段を含む、前項7記載の検査装
置。
記号検査データの一部を高レベル記述から実行可能合否
検査データへとコンパイルすることを含む、前項6記載
の検査装置。
記号検査データのインタプリテーションを行うことを含
む、前項6記載の検査装置。
コマンドファイル入力に応じて数値検査または合否検査
を実行する決定制御手段を含む、前項1記載の検査装
置。
に前記(1.4)を実行するよう設定される、前項1記載の
検査装置。
間に前記(1.6)を実行するよう設定される、前項1記載
の検査装置。
場合に前記(1.6.1)または前記(1.6.2)をそれぞれ反復す
るように設定された反復制御手段を前記検査実行プロセ
ッサが含む、前項1記載の検査装置。
モリに少なくとも部分的にロードされる、実行可能検査
データからなる少なくとも1つのパラメータセットを含
み、前記(1.2),(1.4),(1.6.2)により生成された実行可
能検査データの本質的に全てが前記パラメータセットの
修正を表す、前項1記載の検査装置。
ラメータセットが前記検査データメモリの1つの記憶領
域内に格納され、前記(1.2),(1.4),(1.6.2)により生成
された実行可能検査データが前記検査データメモリの前
記と別の領域内に格納される、前項15記載の検査装
置。
エディタを含む、前項1記載の検査装置。
る、前項1記載の検査装置。
する方法であって、この方法が、 (19.1)検査データを少なくとも部分的に記号形式で入力
し、その記号検査データが数値検査と合否検査とを記述
するものであり、 (19.2)検査の開始前に、合否検査に関する前記記号検査
データの一部を実行可能合否検査データへと変換し、 (19.3)前記(19.2)で生成された実行可能合否検査データ
と元の記号検査データとを保持し、 (19.4)ユーザ命令に応じて、(19.4.1)前記(19.2)で生成
された実行可能合否検査データを実行し、または、(19.
4.2)検査中に前記元の記号検査データを変換して実行す
る、 というステップを含むことを特徴とする、検査方法。
モリにダウンロードするステップを含む、前項19記載
の検査方法。
関する前記記号検査データの一部を、高レベル記述から
実行可能合否検査データへとコンパイルするステップを
含む、前項19記載の方法。
前記元の記号検査データのインタプリテーションを行う
ステップを含む、前項19記載の方法。
ンジニアリング検査および生産検査の両方を実施可能で
修正が容易な検査装置を提供することができる。
構成要素を示すブロック図である。
グラフィカルエディタの一例を示す説明図である。
る。
ートである。
ートである(修正例)。
Claims (1)
- 【請求項1】プログラム制御装置と少なくとも1つの検
査データメモリとを備えた、電子デバイスを検査するた
めの検査装置であって、この検査装置が、 (1.1)検査データを少なくとも部分的に記号形式で入力
する入力装置であって、その記号検査データが数値検査
と合否検査とを記述する、前記入力装置と、 (1.2)前記記号検査データを実行可能検査データへと変
換する変換プロセッサと、 (1.3)前記検査データメモリ中に格納された実行可能検
査データを用いて検査を実行する検査実行プロセッサと
を備え、 (1.4)検査の開始前に、前記変換プロセッサが、合否検
査に関する前記記号検査データの一部を実行可能合否検
査データへと変換し、 (1.5)この検査装置が、前記(1.4)に従って変換プロセッ
サにより生成された実行可能合否検査データ並びに元の
記号検査データを保持し、 (1.6)前記検査実行プロセッサが、ユーザによる命令に
応じて、 (1.6.1)前記(1.4)に従って前記変換プロセッサにより生
成された実行可能合否検査データを実行させるか、また
は、 (1.6.2)検査中に前記元の記号検査データを変換および
実行させる、ということを特徴とする、検査装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE93115095.7 | 1993-09-20 | ||
EP93115095A EP0646802B1 (en) | 1993-09-20 | 1993-09-20 | High-throughput testing apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07167922A true JPH07167922A (ja) | 1995-07-04 |
JP3448106B2 JP3448106B2 (ja) | 2003-09-16 |
Family
ID=8213280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20655194A Expired - Lifetime JP3448106B2 (ja) | 1993-09-20 | 1994-08-31 | 高スループット検査装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5581491A (ja) |
EP (1) | EP0646802B1 (ja) |
JP (1) | JP3448106B2 (ja) |
DE (1) | DE69326004T2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7185295B2 (en) | 2000-06-03 | 2007-02-27 | Hyunju Park | Chip design verifying and chip testing apparatus and method |
JP2007532884A (ja) * | 2004-04-08 | 2007-11-15 | フォームファクター, インコーポレイテッド | 無線テストカセット |
JP2014185928A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 検査装置及び検査システム |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5764545A (en) * | 1996-03-29 | 1998-06-09 | Phase Metrics | Disk drive test sequence editor |
US5777873A (en) * | 1996-04-29 | 1998-07-07 | Mitsubishi Semiconductor America, Inc. | Automated test fixture control system |
US5737512A (en) * | 1996-05-22 | 1998-04-07 | Teradyne, Inc. | Fast vector loading for automatic test equipment |
FR2749396B1 (fr) | 1996-05-29 | 1998-08-07 | Softlink | Outil d'aide pour appareil de test de composants electroniques |
JP3358444B2 (ja) * | 1996-06-14 | 2002-12-16 | 松下電器産業株式会社 | 半導体検査プログラム作成方法 |
US5819208A (en) * | 1996-10-29 | 1998-10-06 | Northern Telecom Limited | Quantifying circuit performance |
US5951704A (en) * | 1997-02-19 | 1999-09-14 | Advantest Corp. | Test system emulator |
US6057679A (en) * | 1998-06-12 | 2000-05-02 | Credence Systems Corporation | Integrated circuit tester having amorphous logic for real-time data analysis |
JP2000076314A (ja) * | 1998-08-31 | 2000-03-14 | Mitsubishi Electric Corp | 半導体集積回路のテストパターンファイルにおける双方向信号の出力イベントのマスキング方法と修正方法および双方向信号の出力イベントのマスキングプログラムと修正プログラムとを記録したコンピュータ読みとり可能な記録媒体 |
US6760904B1 (en) | 1999-09-02 | 2004-07-06 | Unisys Corporation | Apparatus and methods for translating test vectors |
KR100429116B1 (ko) | 2001-05-14 | 2004-04-28 | 삼성전자주식회사 | 반도체 ic 소자의 검사 공정 손실 요인 자동 분석 및관리 시스템과 그 방법 |
GB2378530B (en) * | 2001-05-15 | 2005-03-30 | Accenture Properties | Benchmark testing |
US20030009305A1 (en) * | 2001-06-12 | 2003-01-09 | Eden John S. | Flexible, extensible, and portable testing platform |
US6826721B2 (en) * | 2001-11-01 | 2004-11-30 | Agilent Technoloiges, Inc. | Data accelerator and methods for increasing data throughput |
TW555982B (en) * | 2002-01-03 | 2003-10-01 | Winbond Electronics Corp | EDC box compatible with various tester and EDC system |
US20050159925A1 (en) * | 2004-01-15 | 2005-07-21 | Elias Gedamu | Cache testing for a processor design |
US20050172182A1 (en) * | 2004-01-15 | 2005-08-04 | Elias Gedamu | Optimal operational voltage identification for a processor design |
US20050172178A1 (en) * | 2004-01-15 | 2005-08-04 | Elias Gedamu | Cache-testable processor identification |
JP2006325111A (ja) * | 2005-05-20 | 2006-11-30 | Alps Electric Co Ltd | テレビチューナの製造方法及びテレビチューナ |
JP2008232829A (ja) * | 2007-03-20 | 2008-10-02 | Hitachi High-Technologies Corp | 分注用ノズルチップ |
JP5963316B2 (ja) * | 2014-02-20 | 2016-08-03 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 生成装置、生成方法、及び、プログラム |
CN115605767A (zh) * | 2020-07-21 | 2023-01-13 | 爱德万测试公司(Jp) | 使用器件特定数据的自动化测试设备和方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4402055A (en) * | 1981-01-27 | 1983-08-30 | Westinghouse Electric Corp. | Automatic test system utilizing interchangeable test devices |
DE3530308A1 (de) * | 1985-08-24 | 1987-02-26 | Blaupunkt Werke Gmbh | Verfahren zur anpassung eines pruefprogramms fuer elektrische schaltungen |
US5046033A (en) * | 1989-08-09 | 1991-09-03 | Unisys Corporation | System for transferring test program information |
US5243603A (en) * | 1991-03-26 | 1993-09-07 | Hewlett-Packard Company | Method for online modification of compressed digital test vectors |
DE69100204T2 (de) * | 1991-11-11 | 1994-01-13 | Hewlett Packard Gmbh | Einrichtung zur Erzeugung von Testsignalen. |
DE69100176T2 (de) * | 1991-11-11 | 1993-10-28 | Hewlett Packard Gmbh | Impulsformerschaltung. |
DE69106713T2 (de) * | 1991-11-11 | 1995-05-11 | Hewlett Packard Gmbh | Detektorschaltung. |
US5410681A (en) * | 1991-11-20 | 1995-04-25 | Apple Computer, Inc. | Interpreter for performing remote testing of computer systems |
DE69229389T2 (de) * | 1992-02-25 | 1999-10-07 | Hewlett Packard Co | Testsystem für Schaltkreise |
US5311486A (en) * | 1992-09-11 | 1994-05-10 | Ltx Corporation | Timing generation in an automatic electrical test system |
-
1993
- 1993-09-20 DE DE69326004T patent/DE69326004T2/de not_active Expired - Fee Related
- 1993-09-20 EP EP93115095A patent/EP0646802B1/en not_active Expired - Lifetime
-
1994
- 1994-08-30 US US08/298,389 patent/US5581491A/en not_active Expired - Lifetime
- 1994-08-31 JP JP20655194A patent/JP3448106B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7185295B2 (en) | 2000-06-03 | 2007-02-27 | Hyunju Park | Chip design verifying and chip testing apparatus and method |
US7571400B2 (en) | 2000-06-03 | 2009-08-04 | Hyun-Ju Park | Chip design verifying and chip testing apparatus and method |
JP2007532884A (ja) * | 2004-04-08 | 2007-11-15 | フォームファクター, インコーポレイテッド | 無線テストカセット |
JP2014185928A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 検査装置及び検査システム |
Also Published As
Publication number | Publication date |
---|---|
EP0646802B1 (en) | 1999-08-11 |
DE69326004D1 (de) | 1999-09-16 |
EP0646802A1 (en) | 1995-04-05 |
US5581491A (en) | 1996-12-03 |
JP3448106B2 (ja) | 2003-09-16 |
DE69326004T2 (de) | 1999-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3448106B2 (ja) | 高スループット検査装置 | |
JP4972244B2 (ja) | 低コストで使用が容易な自動テスト・システム用ソフトウェア | |
US6473707B1 (en) | Test executive system and method including automatic result collection | |
US6397378B1 (en) | Test executive system and method including distributed type storage and conflict resolution | |
US6401220B1 (en) | Test executive system and method including step types for improved configurability | |
JP4454198B2 (ja) | プログラムの容易な自動テスト機器 | |
US6282699B1 (en) | Code node for a graphical programming system which invokes execution of textual code | |
US5202889A (en) | Dynamic process for the generation of biased pseudo-random test patterns for the functional verification of hardware designs | |
US6577981B1 (en) | Test executive system and method including process models for improved configurability | |
US7895575B2 (en) | Apparatus and method for generating test driver | |
JP2002099312A (ja) | プログラマブルコントローラおよび制御プログラム開発支援装置 | |
KR100339697B1 (ko) | 반도체 시험장치의 프로그램 작성 시스템 | |
US6874148B1 (en) | System and method for exporting a graphical program to a shared library | |
CN112444731B (zh) | 芯片测试方法、装置、处理器芯片及服务器 | |
KR20070058954A (ko) | 임베디드 시스템 프로토타입 개발 지원 장치 및 방법 | |
US7191361B2 (en) | System and method enabling asynchronous execution of a test executive subsequence | |
JP2008516205A (ja) | フィーチャ指向型テストプログラムの開発と実行 | |
KR20190094779A (ko) | Plc 명령어 컴파일러 테스트케이스 자동 생성 장치 | |
JPH07219810A (ja) | モジュールテスト方法および装置 | |
US6976188B2 (en) | System and method for creating a customized power on self test (POST) program for use in a computing system | |
US20100287415A1 (en) | Method of making an enduring universal tool for developing equipment tests and tool for the implementation thereof | |
US20050261857A1 (en) | System and method for linking and loading compiled pattern data | |
JP4783612B2 (ja) | 拡張言語仕様指定方法、プログラム開発方法、プログラム及びコンピュータ読み取り可能な記憶媒体 | |
CN116166567B (zh) | 一种基于图形编程的测试用例生成方法及装置 | |
JPH0354640A (ja) | インタープリットテスト言語の実行速度を最適化する方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 7 |