JPH0552906A

JPH0552906A - Ｉｃ試験装置のデータ転送方式

Info

Publication number: JPH0552906A
Application number: JP3238860A
Authority: JP
Inventors: Kiyonobu Katabuchi; 清伸片渕
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1991-08-27
Filing date: 1991-08-27
Publication date: 1993-03-02

Abstract

(57)【要約】【目的】ＩＣ試験装置内における各構成要素間のデー
タ転送をバスを使用せずに、かつ信号線の数も増加させ
ることなく行えるようにする。【構成】ＩＣ試験装置を構成する各構成要素間におけ
るデータの転送は、バスを介して行う場合と、バスを使
用することなく専用のデータ線を介して行う場合とがあ
る。この専用のデータ線をシリルアデータ線とクロック
線とからなる２本の信号線で構成する。転送すべきパラ
レルデータは送信側でシリアルデータに変換される。こ
のシリアルデータ及びクロック信号はシリアルデータ線
及びクロック線を介して送信される。受信側ではシリア
ルデータがクロック信号に応じて再生され、再生された
シリアルデータはパラレルデータに変換される。これに
よって、ＩＣ試験装置内における各構成要素間のデータ
転送を各種バスを使用せずに、かつ信号線の数を増加さ
せることなく、たった２本の専用データ線を介して行う
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するＩＣ試験装置のデータ転送方式に係
り、特に各構成要素間におけるデータの転送をバスを使
用することなく専用のデータ線を介して行うＩＣ試験装
置のデータ転送方式に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それによる
被測定ＩＣの出力データを読み取り、被測定ＩＣの基本
的動作及び機能に問題が無いかどうかを被測定ＩＣの出
力データから不良情報を解析し、電気的特性を検査して
いる。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】従来のＩＣ試験装置においては、制御手段
（ＣＰＵ）がＤＣ測定手段を直接制御して直流試験を行
っていた。また、制御手段からパターン作成用データが
パターン発生手段に与えられると、後はパターン発生手
段がＣＰＵとは独立に試験用パターンデータをピン制御
手段を介して被測定ＩＣに供給し、ファンクション試験
を行っていた。

【０００５】この場合に、制御手段は、バスとは別個に
設けられている専用のデータ線を使用してＩＣ取付装置
における被測定ＩＣの取付状態を示すソケットイネーブ
ル信号をＤＣ測定手段及びピン制御手段に対してそれぞ
れ出力していた。ＤＣ測定手段及びピン制御手段は、こ
のソケットイネーブル信号に基づいて直流試験及びファ
ンクション試験を行うべき被測定ＩＣを特定し、所定の
試験を行っていた。

【０００６】

【発明が解決しようとする課題】ところが、上述のよう
な専用データ線は、１ビットに対して一本の信号線が割
り当てられているので、６４ビット構成のソケットイネ
ーブル信号をそれぞれＤＣ測定手段及びピン制御手段に
転送するためには、制御手段とＤＣ測定手段及びピン制
御手段との間に全部で１２８本の信号線を設けなければ
ならない。

【０００７】だからといって、ソケットイネーブル信号
をデータバスを介して転送すると、ＤＣ測定手段及びピ
ン制御手段にそれぞれソケットイネーブル信号を格納す
るためのアドレス領域を割り当て、そのアドレスに応じ
て制御手段（ＣＰＵ）の動作プログラムを書き換えた
り、追加したりしなければならず、プログラムが複雑化
するという問題を有している。また、制御手段はこの他
にも多くのデータ入出力線（アドレスバス、データバ
ス、制御バス等）を有しているため、ソケットイネーブ
ル信号等のようなデータを転送するために、多くの出力
線領域を割り当てなければならないという問題があっ
た。

【０００８】本発明は上述の点に鑑みてなされたもので
あり、ＩＣ試験装置内における各構成要素間のデータ転
送をバスを使用せずに、かつ信号線の数も増加させるこ
となく行うことのできるＩＣ試験装置のデータ転送方式
を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、ＩＣ試験装置
を構成する各構成要素間におけるデータの転送をバスを
使用することなく専用のデータ線を介して行うＩＣ試験
装置のデータ転送方式において、前記専用のデータ線を
シリルアデータ線とクロック線とからなる２本の信号線
で構成し、転送すべきパラレルデータを送信側でシリア
ルデータに変換し、このシリアルデータ及びクロック信
号を前記シリアルデータ線及び前記クロック線を介して
送信し、受信側では前記シリアルデータを前記クロック
信号に応じて再生し、再生されたシリアルデータをパラ
レルデータに変換することによってデータの転送を行う
ものである。

【００１０】

【作用】通常、ＩＣ試験装置内の各構成要素間における
データ転送は、制御手段（ＣＰＵ）が各種バス（データ
バス、アドレスバス及びコントロールバス等）制御して
行っている。ところが、ＩＣ試験装置内の各構成要素間
におけるデータ転送であってもソケットイネーブル信号
等のように各種バスを使用せずに専用のデータ線を介し
てデータ転送を行うものがある。このような専用データ
線は通常８〜６４ビット構成なので、それに伴う信号線
の数も８〜６４本必要であった。本発明は、このような
専用データ線をシリルアデータ線とクロック線とからな
る２本の信号線だけで構成している。転送すべきデータ
は、８〜６４ビット構成のパラレルデータなので、シリ
アルデータ線に適合するように一旦送信側でシリアルデ
ータに変換される。変換されたシリアルデータは、シリ
アルデータ線を介して送信される。そして、このシリア
ルデータを受信側で再生できるようにするためにクロッ
ク線を介してクロック信号が同時に送信される。受信側
では送信されてきたシリアルデータがクロック信号に同
期して再生される。再生されたシリアルデータは受信側
でパラレルデータに変換されることによって、各構成要
素間のデータ転送が終了する。本発明によれば、ＩＣ試
験装置内における各構成要素間のデータ転送を各種バス
を使用せずに、かつ信号線の数を増加させることなく、
たった２本の専用データ線を介して行うことができると
いう効果がある。

【００１１】

【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図１は本発明の一実施例であるＩＣ試験
装置の概略構成を示すブロック図である。ＩＣ試験装置
は大別してテスタ部１とＩＣ取付装置２とから成る。テ
スタ部１は制御手段１１、ＤＣ測定手段１２、タイミン
グ発生手段１３、パターン発生手段１４、ピン制御手段
１５、ピンエレクトロニクス１６及びフェイルメモリ１
７から構成される。実際のテスタ部１には、この他にも
種々の構成部品が存在するが本明細書中では発明の説明
に必要な部分のみを示してある。

【００１２】テスタ部１とＩＣ取付装置２との間は、Ｉ
Ｃ取付装置２の全入出力端子数ｍに対応する複数本（ｍ
本）の同軸ケーブル等から成る信号線によって接続さ
れ、各端子間の接続関係は図示していないリレーマトリ
ックスによって対応付けられており、各種信号の伝送が
所定の端子間で行なわれるように構成されている。な
お、この信号線は、物理的にはＩＣ取付装置２の全入出
力端子数ｍと同じ数だけ存在する。

【００１３】ＩＣ取付装置２は、複数個の被測定ＩＣ２
１をソケットに搭載できるように構成されている。被測
定ＩＣ２１の入出力端子とＩＣ取付装置２の入出力端子
とはそれぞれ１対１に対応付けられて接続されている。
例えば、入出力端子数が２８個の被測定ＩＣ２１を１０
個搭載可能なＩＣ取付装置２の場合は、全体で２８０個
の入出力端子を有することになる。

【００１４】制御手段１１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するＲＯＭや各種データ等を格納す
るＲＡＭ等を有している。

【００１５】制御手段１１は、ＤＣ測定手段１２、タイ
ミング発生手段１３、パターン発生手段１４、ピン制御
手段１５及びフェイルメモリ１７にバス（データバス、
アドレスバス、制御バス）１０を介して接続されてい
る。制御手段１１は、直流試験用のデータをＤＣ測定手
段１２に、ファンクション試験開始用の信号をタイミン
グ発生手段１３に、テストパターン発生用のデータ等を
パターン発生手段１４に、期待値データ等をピン制御手
段１５に、それぞれ出力する。この他にも制御手段１１
は各種データをバスを介してそれぞれの構成要素に出力
している。また、制御手段１１は、フェイルメモリ１７
及びＤＣ測定手段１６から試験結果（フェイルデータ及
び直流データ）を読み出して種々のデータ処理等を行
い、試験データを解析する。

【００１６】上述のように制御手段１１と各構成要素と
の間における通常のデータの受け渡しは、バス２６を介
して行われるが、ＩＣ取付装置２の各ソケットに被測定
ＩＣ２１がセットされているかどうかを示すソケットイ
ネーブル信号に関しては、制御手段１１とＤＣ測定手段
１２及びピン制御手段１５との間では、バス２６を使用
することなく、専用のシリアルデータ線及びクロック線
を介して行っている。従って、ＤＣ測定手段１２及びピ
ン制御手段１５はそれぞれシリアル−パラレル変換手段
１８，１９を有している。制御手段１１と、このシリア
ル−パラレル変換手段１８，１９との間の接続関係につ
いては後述する。

【００１７】ＤＣ測定手段１２は、制御手段１１からの
直流試験データ及びソケットイネーブル信号を受け取
り、これに基づいてＩＣ取付装置２のソケットイネーブ
ル信号がハイレベル“１”に対応する（即ち、ソケット
に搭載されている）被測定ＩＣ２１に対して直流試験を
行う。ＤＣ測定手段１２は制御手段１１からソケットイ
ネーブル信号及び測定開始信号を入力することによっ
て、直流試験を開始し、その試験結果データをレジスタ
へ書込む。ＤＣ測定手段１２は試験結果データの書込み
を終了するとエンド信号を制御手段１１に出力する。Ｄ
Ｃ測定手段１２内のレジスタに書き込まれた試験結果デ
ータはバス２６を介して制御手段１１に読み取られ、そ
こで解析される。このようにして直流試験は行われる。
また、ＤＣ測定手段１２は、ピンエレクトロニクス１６
のドライバ２４及びコンパレータ２５に対して基準電圧
ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを出力する。

【００１８】タイミング発生手段１３は、ピン制御手段
１５のフォーマッタ２２から出力される試験信号の出力
タイミングを制御するものであり、互いに位相の異なる
複数のパルス波形を発生することによって、フォーマッ
タ２２の出力タイミングを制御している。

【００１９】パターン発生手段１４は、制御手段１１か
らのパターンデータを入力し、それに基づいたパターン
データをピン制御手段１５のデータセレクタ２０に出力
する。ピン制御手段１５はシリアル−パラレル変換手段
１９、データセレクタ２０、フォーマッタ２２及びコン
パレータロジック回路２３から構成される。シリアル−
パラレル変換手段１９は、制御手段１１からシリアルデ
ータ線及びクロック線を介して転送されてくるシリアル
のソケットイネーブル信号をパラレルデータに変換する
ものであり、シリアルロード、パラレルアウトのシフト
レジスタから構成される。ピン制御手段１５はこのソケ
ットイネーブル信号に基づいて試験信号を印加すべきピ
ンエレクトロニクス１６のドライバ２４を特定する。

【００２０】データセレクタ２０は、各種の試験信号作
成データや期待値データを記憶しているメモリで構成さ
れており、パターン発生手段１４からのパターンデータ
をアドレスとして入力し、そのアドレスに応じた試験信
号作成データ及び期待値データをフォーマッタ２２及び
コンパレータロジック回路２３にそれぞれ出力する。

【００２１】フォーマッタ２２は、論理回路及びフリッ
プフロップ回路の多段構成されたものであり、データセ
レクタ２０からの試験信号作成データをいろいろ加工し
て所定の印加波形をタイミング発生手段１３からのタイ
ミング信号に同期してピンエレクトロニクス１６のドラ
イバ２４に出力する。

【００２２】コンパレータロジック回路２３は、ピンエ
レクトロニクス１６のコンパレータ２５からの出力波形
と、データセレクタ２０からの期待値データとを比較判
定し、その判定結果をフェイルデータとしてフェイルメ
モリ１７に出力する。

【００２３】ピンエレクトロニクス１６は、複数のドラ
イバ２４及びコンパレータ２５から構成される。ドライ
バ２４及びコンパレータ２５はＩＣ取付装置２のそれぞ
れの入出力端子に対して１個ずつ設けられ、信号線を介
して接続されている。すなわち、ＩＣ取付装置２の入出
力端子の数がｍ個の場合、ドライバ２４及びコンパレー
タ２５はそれぞれｍ個で構成される。但し、メモリＩＣ
等を測定する場合には、アドレス端子に対してはコンパ
レータは必要ないので、コンパレータの数が少ない場合
もある。

【００２４】ドライバ２４は、ピン制御手段１５のフォ
ーマッタ２２からの試験信号作成データに応じて、ＩＣ
取付装置２の入出力端子、すなわち被測定ＩＣ２１のア
ドレス端子、データ入力端子、チップセレクト端子、ラ
イトイネーブル端子等の信号入力端子に試験信号を印加
し、所望のテストパターンを被測定ＩＣ２１に書き込
む。

【００２５】コンパレータ２５は被測定ＩＣ２１のデー
タ出力端子等の信号出力端子から出力される被測定信号
を入力し、それを制御手段１１からのストローブ信号の
タイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、その比
較結果（ハイレベル“１”又はローレベル“０”）をコ
ンパレータロジック回路２３に出力する。

【００２６】フェイルメモリ１７は、コンパレータロジ
ック回路２３から出力されるフェイルデータを記憶する
ものであり、被測定ＩＣ２１と同程度の記憶容量を有す
る随時読み書き可能なＲＡＭで構成されている。フェイ
ルメモリ１７は、ＩＣ取付装置２のデータ出力端子に固
定的に対応するデータ入出力端子を有する。例えば、Ｉ
Ｃ取付装置２の全入出力端子数が２８０個であり、その
中の１６０個がデータ出力端子である場合には、フェイ
ルメモリ１７はこのデータ出力端子数と同じか又はそれ
以上のデータ入力端子を有するメモリで構成される。こ
のフェイルメモリ１７に記憶されたフェイルデータは制
御手段１１によって読み出され、図示していないデータ
処理用のメモリに転送され、解析される。このようにし
てファンクション試験は行われる。

【００２７】図２は、図１の制御手段１１とＤＣ測定手
段１２との間のソケットイネーブル信号の伝送系の詳細
構成を示す図である。ソケットイネーブルレジスタ３、
シフトレジスタ４、フリップフロップ回路５、カウンタ
６、アンド回路Ａ１〜Ａ６３及びオア回路７，８は、制
御手段１１側に設けられており、シリアル−パラレル変
換部１８はＤＣ測定手段１２側に設けられている。な
お、図２では、ピン制御手段１５のシリアル−パラレル
変換部１９に関しては省略してある。

【００２８】ソケットイネーブルレジスタ３は、転送す
べきソケットイネーブル信号のビット数（６４ビット）
に対応した数のフリップフロップ回路Ｆ０〜Ｆ６３で構
成される。なお、制御手段１１内のデータバスは３２ビ
ット構成なので、データバスＤ０〜Ｄ３１はソケットイ
ネーブルレジスタ３の２個のフリップフロップ回路に共
通に接続されている。すなわち、データバスＤ０はフリ
ップフロップ回路Ｆ０及びフリップフロップ回路Ｆ３２
に、データバスＤ３１はフリップフロップ回路Ｆ３２及
びフリップフロップ回路Ｆ６３にそれぞれ接続されてい
る。

【００２９】そして、フリップフロップ回路Ｆ０〜Ｆ３
１のクロック端子には、書込みクロックＷ１が入力し、
フリップフロップ回路Ｆ３２〜Ｆ６３のクロック端子に
は、書込みクロックＷ２が入力するように構成されてい
る。従って、制御手段１１内のＣＰＵは、データバスＤ
０〜Ｄ３１に３２ビット分のデータを出力し、書込みク
ロックＷ１及びＷ２を交互に出力することによってフリ
ップフロップ回路Ｆ０〜Ｆ３１及びフリップフロップ回
路Ｆ３２〜Ｆ６３にソケットイネーブル信号をセットす
る。フリップフロップ回路Ｆ０〜Ｆ６３の出力Ｑはアン
ド回路Ａ１〜Ａ６４にそれぞれ入力される。

【００３０】オア回路７は、書込みクロックＷ１及びＷ
２を入力し、その論理和信号をフリップフロップ回路５
のセット端子Ｓに出力する。従って、書込みクロックＷ
１又はＷ２によって、ソケットイネーブルレジスタ３に
データが書き込まれると、オア回路７はハイレベル
“１”の論理和信号をフリップフロップ回路５のセット
端子Ｓに出力する。

【００３１】フリップフロップ回路５は、セット端子Ｓ
にオア回路７の論理和信号を入力し、リセット端子Ｒに
カウンタ６から出力されるリセットパルスを入力する。
フリップフロップ回路５の出力Ｑは、シフトレジスタ４
のデータ入力端子ＤＩに出力されると共に、カウンタ６
にも出力される。

【００３２】カウンタ６は、フリップフロップ回路５か
らハイレベル“１”の出力Ｑが出力されると、この時点
から所定のサイクルでクロック信号をシフトレジスタ４
のクロック端子ＣＫ１に出力すると共に、クロック線１
０を介してＤＣ測定手段１２内のシリアル−パラレル変
換部（シフトレジスタ）１８のクロック端子ＣＫ２にも
出力する。そして、カウンタ６は、６４個のパルスを発
生する毎にリセットパルスをフリップフロップ回路５の
リセット端子Ｒに出力する。従って、フリップフロップ
回路５の出力Ｑがハイレベル“１”にセットされると、
カウンタ６のクロック信号によって、ハイレベル“１”
の信号がシフトレジスタ４の出力端Ｓ１〜Ｓ６５を次々
と転送するようになっている。

【００３３】シフトレジスタ４はシリアルロード、パラ
レルアウトであり、フリップフロップ回路５のハイレベ
ル“１”の出力Ｑをカウンタ６からのクロック信号に応
じて次々と転送し、出０端Ｓ１〜Ｓ６５から出力する。
シフトレジスタ４の出力端Ｓ１〜Ｓ６４はそれぞれアン
ド回路Ａ１〜Ａ６４の入力端に直接接続され、シフトレ
ジスタ４の出力端Ｓ２〜Ｓ６５はそれぞれアンド回路Ａ
１〜Ａ６４の入力端に反転入力されている。

【００３４】従って、シフトレジスタ４の出力端Ｓ１〜
Ｓ６５から順番にハイレベル“１”が出力されると、出
力端Ｓ１〜Ｓ６５の中でハイレベル“１”とローレベル
“０”との境界に位置し、出力端から直接ハイレベル
“１”の出力を入力しているアンド回路のみがフリップ
フロップ回路Ｆ０〜Ｆ６３の出力Ｑを通過させる。

【００３５】すなわち、出力端Ｓ１から出力端Ｓ３２ま
でにハイレベル“１”が転送され、出力端Ｓ３３以降は
まだローレベル“０”であると、アンド回路Ａ１〜Ａ３
１は出力端Ｓ１〜Ｓ３１からハイレベル“１”を直接入
力するが、次の出力端Ｓ２〜Ｓ３２からローレベル
“０”（ハイレベル“１”の反転出力）を入力すること
となり、フリップフロップ回路Ｆ０〜Ｆ３１の出力Ｑを
通過させることはできない。

【００３６】一方、アンド回路Ａ３３〜Ａ６４は出力端
Ｓ３３〜Ｓ６４から直接ローレベル“０”を入力してい
るため、同様にフリップフロップ回路Ｆ０〜Ｆ３１の出
力Ｑを通過させることはできない。従って、アンド回路
Ａ３２だけが出力端Ｓ３２及び３３からハイレベル
“１”の信号を入力するので、フリップフロップ回路Ｆ
３２の出力Ｑのみがオア回路８を介してＤＣ測定手段１
２内のシリアル−パラレル変換部１８のデータ入力端子
ＳＩに入力する。

【００３７】ＤＣ測定手段１２内のシリアル−パラレル
変換部１８は、シフトレジスタ４と同様にシリアルロー
ド、パラレルアウトのシフトレジスタで構成されてお
り、カウンタ６からのクロック信号に同期して動作し、
アンド回路Ａ１〜Ａ６４、オア回路８及びシリアルデー
タ線９を介して順次転送されてくるシリアルデータを取
り込み、それをパラレルのデータとして出力端Ｐ１〜Ｐ
６４から出力する。

【００３８】上述のようにして、ソケットイネーブル信
号は制御手段１１からシリアルデータ線９を介してＤＣ
測定手段１２に転送される。制御手段１１とピン制御手
段１５との間も同様にシリアルデータ線とクロック線と
によって接続され、ソケットイネーブル信号が転送され
るようになっている。

【００３９】なお、ＤＣ制御手段１２及びピン制御手段
１５のシリアル−パラレル変換部を共通接続することに
よって、一回の転送処理でソケットイネーブル信号を同
時に両方のシリアル−パラレル変換部に転送することが
できる。また、上述の実施例では、ソケットイネーブル
信号の伝送系を例に説明したが、本発明はこれに限定さ
れるものでは、ＩＣ試験装置内の各構成要素間のデータ
転送をバスを使用せずに行うものであれば適宜採用する
ことができることはいうまでもない。

【００４０】

【発明の効果】本発明によれば、ＩＣ試験装置内におけ
る各構成要素間のデータ転送を各種バスを使用せずに、
かつ信号線の数も増加させることなく行えるという効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施例であるＩＣ試験装置の概略
構成を示すブロック図である。

【図２】図１の制御手段とシリアル−パラレル変換部
との間の接続部の詳細を示す図である。

【符号の説明】

１…テスタ部、２…ＩＣ取付装置、３…ソケットイネー
ブルレジスタ、４…シフトレジスタ、５…フリップフロ
ップ回路、６…カウンタ、７，８…オア回路、９…シリ
アルデータ線、１０…クロック線、１１…制御手段、１
２…ＤＣ測定手段、１３…タイミング発生手段、１４…
パターン発生手段、１５…ピン制御手段、１６…ピンエ
レクトロニクス、１７…フェイルメモリ、１８，１９…
シリアル−パラレル変換部、２０…データセレクタ、２
１…被測定ＩＣ、２２…フォーマッタ、２３…コンパレ
ータロジック回路、２４…ドライバ、２５…コンパレー
タ、２６…バス

Claims

【特許請求の範囲】

【請求項１】ＩＣ試験装置を構成する各構成要素間に
おけるデータの転送をバスを使用することなく専用のデ
ータ線を介して行うＩＣ試験装置のデータ転送方式にお
いて、前記専用のデータ線をシリルアデータ線とクロック線と
からなる２本の信号線で構成し、転送すべきパラレルデ
ータを送信側でシリアルデータに変換し、このシリアル
データ及びクロック信号を前記シリアルデータ線及び前
記クロック線を介して送信し、受信側では前記シリアル
データを前記クロック信号に応じて再生し、再生された
シリアルデータをパラレルデータに変換することによっ
てデータの転送を行うことを特徴とするＩＣ試験装置の
データ転送方式。
【請求項２】前記専用のデータ線が制御手段とＤＣ制
御手段及びピン制御手段との間におけるソケットイネー
ブル信号の伝送系であることを特徴とする請求項１に記
載のＩＣ試験装置のデータ転送方式。