JPS60194375A - 論理波形生成装置 - Google Patents
論理波形生成装置Info
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- JPS60194375A JPS60194375A JP59049584A JP4958484A JPS60194375A JP S60194375 A JPS60194375 A JP S60194375A JP 59049584 A JP59049584 A JP 59049584A JP 4958484 A JP4958484 A JP 4958484A JP S60194375 A JPS60194375 A JP S60194375A
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- circuit
- circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えばＩＣ試験装置において論理波形を発生
し、しかもその論理波形の種類を高速度に切換えて発生
する論理波形生成装置に関する。
し、しかもその論理波形の種類を高速度に切換えて発生
する論理波形生成装置に関する。
〈背 景〉
従来のこの種の論理波形生成装置においては例えば特願
昭５５−１８６６９２号明細書の第４図或は第７図に示
されているように、被試験装置に対め選択信号によって
各種の波形を選択して発生することができ、従って選択
信号を実時間で切換えることによって実時間で各種波形
を発生することができる。
昭５５−１８６６９２号明細書の第４図或は第７図に示
されているように、被試験装置に対め選択信号によって
各種の波形を選択して発生することができ、従って選択
信号を実時間で切換えることによって実時間で各種波形
を発生することができる。
例えばスターティックカラム方式のメモリに対する試験
においてはそのアドレスデータとしてＮＲＺ波形とＲＺ
波形との排他的論理和をとった波形（以下ＥＸＯＲ波形
と記す）と、ＮＲＺ波形とを交互に実時間で切換えて発
生する必要がある。このような異なる種類の波形を切換
えて発生することは前記特許出願の明細書に記載した論
理波形生成装置において実施する゛ことができる。しか
し論理波形の生成を高速度に行うためインターリブ方式
を用いたものがあるが、このインターリブ方式を前記特
許出願の明細書に記載した論理波形生成回路に適用した
場合はそのままでは実時間で目的とする各種の波形を切
換えて発生することはできない。
においてはそのアドレスデータとしてＮＲＺ波形とＲＺ
波形との排他的論理和をとった波形（以下ＥＸＯＲ波形
と記す）と、ＮＲＺ波形とを交互に実時間で切換えて発
生する必要がある。このような異なる種類の波形を切換
えて発生することは前記特許出願の明細書に記載した論
理波形生成装置において実施する゛ことができる。しか
し論理波形の生成を高速度に行うためインターリブ方式
を用いたものがあるが、このインターリブ方式を前記特
許出願の明細書に記載した論理波形生成回路に適用した
場合はそのままでは実時間で目的とする各種の波形を切
換えて発生することはできない。
〈発明の構成〉
この発明の目的はインターリブ方式を用い、従って高速
度に論理波形を発生することができ、しかもその波形の
種類を実時間で切換えて発生することができる論理波形
生成装置を提供することにある。
度に論理波形を発生することができ、しかもその波形の
種類を実時間で切換えて発生することができる論理波形
生成装置を提供することにある。
この発明によれば第１．第２論理波形入力端子から入力
されたそれぞれの入力論理データは、それぞれ第１．第
２データ分割回路にょＩ）１タイムスｏ ｙ トずつ位
相の異なるｎ個の空間に分割され、かつｎタイムスロッ
トを有効期間とするデータに変換される。壕だ複数のク
ロックがクロック分割回路により１タイムスロツトずつ
位相がずれたｎタイムスロットヲ周期とし、１タイムス
ロッｌ−ノ幅を持つｎ個のクロックに空間分割される。
されたそれぞれの入力論理データは、それぞれ第１．第
２データ分割回路にょＩ）１タイムスｏ ｙ トずつ位
相の異なるｎ個の空間に分割され、かつｎタイムスロッ
トを有効期間とするデータに変換される。壕だ複数のク
ロックがクロック分割回路により１タイムスロツトずつ
位相がずれたｎタイムスロットヲ周期とし、１タイムス
ロッｌ−ノ幅を持つｎ個のクロックに空間分割される。
上記第１データ分割回路により分割された第１論理デー
タによって上記空間分割されたクロ、り信号の対応する
ものがそれぞれ第１論理回路によって制御され、また第
２データ分割回路で分割された第２論理データによって
上記空間分割されたりａワク信号の対応するものがそれ
ぞれ複数の第２論理回路によって制御される。これら第
１論理回路によって制御されたクロック信号は第１多重
化回路によって時間的に多重化され、また第２論理回路
によって制御されたクロック信号は第２多重化回路によ
ってそれぞれ時間的に多重化される。この第１多重化回
路の出力データと第２多重化回路の出力データとの対応
するものと、上記分割されないクロックの対応するもの
とがそれぞれ複数の論理積手段によって論理積がとられ
、これら論理積手段の対応するものがそれぞれ論理和か
とられてその論理和出力によってフリップフロップがセ
ットリセットされる。
タによって上記空間分割されたクロ、り信号の対応する
ものがそれぞれ第１論理回路によって制御され、また第
２データ分割回路で分割された第２論理データによって
上記空間分割されたりａワク信号の対応するものがそれ
ぞれ複数の第２論理回路によって制御される。これら第
１論理回路によって制御されたクロック信号は第１多重
化回路によって時間的に多重化され、また第２論理回路
によって制御されたクロック信号は第２多重化回路によ
ってそれぞれ時間的に多重化される。この第１多重化回
路の出力データと第２多重化回路の出力データとの対応
するものと、上記分割されないクロックの対応するもの
とがそれぞれ複数の論理積手段によって論理積がとられ
、これら論理積手段の対応するものがそれぞれ論理和か
とられてその論理和出力によってフリップフロップがセ
ットリセットされる。
〈実施例〉
第１図はこの発明による論理波形生成装置の一例を示す
。論理データ入力端子１１から第１論理データが入力さ
れ、これは第１データ分割回路１２へ供給される。第１
データ分割回路においてはこの例では１タイムスロツト
ずつずれた２個の空間に分割し、かつ２タイムスロツト
の有効な期間を持つデータに変換される。例えば入力端
子内のＤ形フリップフロッゾ１３．１４のデータ端子り
にそれぞれ供給される。−万端子１５から上記タイムス
ロットを周期とするクロックが供給され、そのクロック
は分割回路１６に供給されてｌタイムスロット位相が異
なり、２タイムスロツトを周期とするクロックに分割さ
れ、これらのクロックによってフリップフロップ１３．
１４のクロック端子Ｃが駆動される。
。論理データ入力端子１１から第１論理データが入力さ
れ、これは第１データ分割回路１２へ供給される。第１
データ分割回路においてはこの例では１タイムスロツト
ずつずれた２個の空間に分割し、かつ２タイムスロツト
の有効な期間を持つデータに変換される。例えば入力端
子内のＤ形フリップフロッゾ１３．１４のデータ端子り
にそれぞれ供給される。−万端子１５から上記タイムス
ロットを周期とするクロックが供給され、そのクロック
は分割回路１６に供給されてｌタイムスロット位相が異
なり、２タイムスロツトを周期とするクロックに分割さ
れ、これらのクロックによってフリップフロップ１３．
１４のクロック端子Ｃが駆動される。
また第２論理データ入力端子１７より第２論理データが
入力され、これは第２データ分割回路１８において第１
ｆ″−夕分割回路１２と同様に１タイムスロツトずつ位
相が異なった２個の空間に分割され、かつ２タイムス口
、トの有効期間を持つデータに変換される。第２データ
分割回路１８もＤ形ンリッゾフロップ２１．２２を備え
、そのデータ端子りに端子１７よシの入力論理データが
供給される。クロック分割回路１６よシの二つのクロッ
クがフリップフロップ２１．２２のクロック端子Ｃにそ
れぞれ供給される。
入力され、これは第２データ分割回路１８において第１
ｆ″−夕分割回路１２と同様に１タイムスロツトずつ位
相が異なった２個の空間に分割され、かつ２タイムス口
、トの有効期間を持つデータに変換される。第２データ
分割回路１８もＤ形ンリッゾフロップ２１．２２を備え
、そのデータ端子りに端子１７よシの入力論理データが
供給される。クロック分割回路１６よシの二つのクロッ
クがフリップフロップ２１．２２のクロック端子Ｃにそ
れぞれ供給される。
クロックはクロ、り分割回路３６，３７．３８へ供給さ
れ、それぞれ１タイムスロツトずつ位相がずれだ２タイ
ムスロツトを周期とした１タイムスロツトの幅を持つ各
２個のクロックに空間分割される。
れ、それぞれ１タイムスロツトずつ位相がずれだ２タイ
ムスロツトを周期とした１タイムスロツトの幅を持つ各
２個のクロックに空間分割される。
この空間分割されたタイムスロットはそれぞれ空間分割
てれた論理データによって論理回路において制御てれる
。即ち第１データ分割回路１２の出力であるフリッゾフ
ロッフ０１３の出力はアンド回路４１，４２．４３にそ
れぞれ供給され、またフリップフロラフ０１４の出力は
アンド回路４４゜４５．４６にそれぞれ供給される。分
割回路３６よりの分割された二つのクロックは７７１回
路４１．４２の他方の入力側に供給され、クロック分割
回路３７エυの二つの分割されたクロックはアンド回路
４２．４５にそれぞれ供給され、クロック分割回路３８
の二つのクロックは７７１回路４３．４６にそれぞれ供
給される。またフリッグフロッ７’２１の出力はアンド
回路４７，４８゜４９に供給され、フリッグ７０ッゾ２
２の出力はアンド回路５１，５２．５３に供給され、ア
ンド回路４７．５１にクロック分割回路３６の二つの出
力がそれぞれ供給され、アンド回路４８．５２にクロッ
ク分割回路３７の二つの出力がそれぞれ供給され、アン
ド回路４９．５３にクロック分割回路３８の二つの出力
がそれぞれ供給される。
てれた論理データによって論理回路において制御てれる
。即ち第１データ分割回路１２の出力であるフリッゾフ
ロッフ０１３の出力はアンド回路４１，４２．４３にそ
れぞれ供給され、またフリップフロラフ０１４の出力は
アンド回路４４゜４５．４６にそれぞれ供給される。分
割回路３６よりの分割された二つのクロックは７７１回
路４１．４２の他方の入力側に供給され、クロック分割
回路３７エυの二つの分割されたクロックはアンド回路
４２．４５にそれぞれ供給され、クロック分割回路３８
の二つのクロックは７７１回路４３．４６にそれぞれ供
給される。またフリッグフロッ７’２１の出力はアンド
回路４７，４８゜４９に供給され、フリッグ７０ッゾ２
２の出力はアンド回路５１，５２．５３に供給され、ア
ンド回路４７．５１にクロック分割回路３６の二つの出
力がそれぞれ供給され、アンド回路４８．５２にクロッ
ク分割回路３７の二つの出力がそれぞれ供給され、アン
ド回路４９．５３にクロック分割回路３８の二つの出力
がそれぞれ供給される。
これらアンド回路において制御されたクロック信号は多
重化回路では時間的に多重化される。即ちアンド回路４
１．４４においてそれぞれ制御されたクロック信号はオ
ア回路５４において多重化され、アンド回路４２．４５
の出力はオア回路５５で多重化され、アンド回路４３．
４６の出力はオア回路５６で多重化される。同様にアン
ド回路４７．５１の出力はオア回路５７で多重化され、
アンド回路４８．５２の出力はオア回路５８で多重化さ
れ、アンド回路４９．５３の出力はオア回路５９で多重
化される。オア回路５４ ＋ ５５＋５６の各出力は必
要に応じて極性反転制御回路６１．６２．６３に供給嘔
れる。極性反転制御回路６１．６２．６３は排他的論理
和回路から構成されておシ、その極性反転指示入力端子
６４゜６５．６６に論理１が入力されている場合は極性
反転が行われ、論理Ｏが入力されている場合は極性反転
が行われない。
重化回路では時間的に多重化される。即ちアンド回路４
１．４４においてそれぞれ制御されたクロック信号はオ
ア回路５４において多重化され、アンド回路４２．４５
の出力はオア回路５５で多重化され、アンド回路４３．
４６の出力はオア回路５６で多重化される。同様にアン
ド回路４７．５１の出力はオア回路５７で多重化され、
アンド回路４８．５２の出力はオア回路５８で多重化さ
れ、アンド回路４９．５３の出力はオア回路５９で多重
化される。オア回路５４ ＋ ５５＋５６の各出力は必
要に応じて極性反転制御回路６１．６２．６３に供給嘔
れる。極性反転制御回路６１．６２．６３は排他的論理
和回路から構成されておシ、その極性反転指示入力端子
６４゜６５．６６に論理１が入力されている場合は極性
反転が行われ、論理Ｏが入力されている場合は極性反転
が行われない。
極性反転制御回路６１，６２．６３の各正極性出力はア
ンド回路６７．６８．６９に供給され、反対極性出力は
７７１回路７１．７２．７３に供給される。またオア回
路５７．５８．５９の各出力はナンド回路？４，７５．
７６の一方の入力側に供給され、これらナンド回路７４
、７５ 、７６には制御端子７７ 、 ”／ ８ 、
７９よ）制御信号が供給される。ナ／ド回路７４．７５
．７６の出力は対応するアンド回路、つまりナンド回路
７４の出力はアンド回路６７．７１に供給され、ナンド
回路７５の出力はアンド回路６８．７２に供給され、ナ
ンド回路７６の出力はアンド回路６９．７３に供給され
る。更に端子３３，３４．３５のクロックは遅延回路８
１，８２．８３をそれぞれ通じてアンド回路の対応する
ものに供給される。つまり給され、クロック３４はアン
ド回路６８．７２に供給され、端子３５のクロックはア
ンド回路６９゜７３に供給される。
ンド回路６７．６８．６９に供給され、反対極性出力は
７７１回路７１．７２．７３に供給される。またオア回
路５７．５８．５９の各出力はナンド回路？４，７５．
７６の一方の入力側に供給され、これらナンド回路７４
、７５ 、７６には制御端子７７ 、 ”／ ８ 、
７９よ）制御信号が供給される。ナ／ド回路７４．７５
．７６の出力は対応するアンド回路、つまりナンド回路
７４の出力はアンド回路６７．７１に供給され、ナンド
回路７５の出力はアンド回路６８．７２に供給され、ナ
ンド回路７６の出力はアンド回路６９．７３に供給され
る。更に端子３３，３４．３５のクロックは遅延回路８
１，８２．８３をそれぞれ通じてアンド回路の対応する
ものに供給される。つまり給され、クロック３４はアン
ド回路６８．７２に供給され、端子３５のクロックはア
ンド回路６９゜７３に供給される。
アンド回路６７．６８．６９の出力は遅延回路８４．８
５．８６をそれぞれ通じてオア回路８７に供給され、ア
ンド回路７１，７２．７３の各出力は遅延回路８８，８
９．９１をそれぞれ通じてオア回路９２に供給される。
５．８６をそれぞれ通じてオア回路８７に供給され、ア
ンド回路７１，７２．７３の各出力は遅延回路８８，８
９．９１をそれぞれ通じてオア回路９２に供給される。
オア回路８７、及び９２の各出力はセットリセット形ノ
リップフロッゾ９３のセット端子Ｓ及びリセット端子Ｒ
にそれぞれ供給され、フリッゾフロッフ０９３の出力は
生成波形出力端子９４に供給きれる。
リップフロッゾ９３のセット端子Ｓ及びリセット端子Ｒ
にそれぞれ供給され、フリッゾフロッフ０９３の出力は
生成波形出力端子９４に供給きれる。
この第１図の構成において例えば端子１１より第２図に
示すように論理データＬＤが入力され、端子１７には論
理データＩＤが入力され、更にクロック端子１５にはク
ロックＭｃが入力され、端子３３．３４．３５にはクロ
ックＡＣｒ Ｂｃ＋ Ｃｃが入力される。クロックＭｃ
に対し、クロックＡＣは僅か位相が遅れてお）、クロ、
りＢｃ、Ｃｃは一つお１薯タイムスロ、７ト内において
位相が異なったものと位相が一致したものとが交互に生
じる。
示すように論理データＬＤが入力され、端子１７には論
理データＩＤが入力され、更にクロック端子１５にはク
ロックＭｃが入力され、端子３３．３４．３５にはクロ
ックＡＣｒ Ｂｃ＋ Ｃｃが入力される。クロックＭｃ
に対し、クロックＡＣは僅か位相が遅れてお）、クロ、
りＢｃ、Ｃｃは一つお１薯タイムスロ、７ト内において
位相が異なったものと位相が一致したものとが交互に生
じる。
このような論理データ及びクロックが入力されたとする
と、クロック分割回路３６においてはクロックＡＣが１
タイムスロツトずれて、２タイムスロツトを周期とし１
タイムス口、トの幅を持つクロックＡ１ ＋ Ａ ２に
分割される。同様にしてクロックＢｅは分割回路３７に
よシクロツクＢ１＋Ｂ２に分割され、更にクロックＣ８
はクロ、り分割回路３８によってクロックｃｌ、ｃ２に
分割される。
と、クロック分割回路３６においてはクロックＡＣが１
タイムスロツトずれて、２タイムスロツトを周期とし１
タイムス口、トの幅を持つクロックＡ１ ＋ Ａ ２に
分割される。同様にしてクロックＢｅは分割回路３７に
よシクロツクＢ１＋Ｂ２に分割され、更にクロックＣ８
はクロ、り分割回路３８によってクロックｃｌ、ｃ２に
分割される。
端子１１の入力論理データＬＤはクロックＭｃの一つお
きのものによシサンプリングされ、第２図に示すように
２タイムスロツト継続するデータＤ１ と、これに対し
て１タイムスロツト位相がずれたデータＤ２とがフリッ
プフロツノ１３．１４からそれぞれ得られる。この分割
されたデータＤＩ、Ｄ２は分割されたクロックＡＩ＋Ａ
２との論理積がそれぞれアンド回路４１．４４によって
とられ、更にその出力はオア回路５４で時間的に多重化
でれ、第２図に示すように出力Ｌａが得られる。同様に
してデータＤ１．Ｄ２と分割されたシクロ、りＢ１＋Ｂ
２との論理積の出力を時間的に多重化した出力Ｌｂがオ
ア回路５５から得られ、データＤ １ ｒ Ｄ ２ と
分割されたクロ、りＣ１＋Ｃ２との論理積を論理和とっ
た出力し。が論理和回路５６から得られる。
きのものによシサンプリングされ、第２図に示すように
２タイムスロツト継続するデータＤ１ と、これに対し
て１タイムスロツト位相がずれたデータＤ２とがフリッ
プフロツノ１３．１４からそれぞれ得られる。この分割
されたデータＤＩ、Ｄ２は分割されたクロックＡＩ＋Ａ
２との論理積がそれぞれアンド回路４１．４４によって
とられ、更にその出力はオア回路５４で時間的に多重化
でれ、第２図に示すように出力Ｌａが得られる。同様に
してデータＤ１．Ｄ２と分割されたシクロ、りＢ１＋Ｂ
２との論理積の出力を時間的に多重化した出力Ｌｂがオ
ア回路５５から得られ、データＤ １ ｒ Ｄ ２ と
分割されたクロ、りＣ１＋Ｃ２との論理積を論理和とっ
た出力し。が論理和回路５６から得られる。
端子１７よシの論理入力データＩＤはクロックＭｏの一
つおきによってす／ノリングされてそれぞれフリップフ
ロツノ’２１．２２よ’）＋１＋１２として出力される
。この分割された論理データｊ１゜１２と分割はれたク
ロックＡ１＋Ａ２とのそれぞれの論理積がアンド回路４
７．５１でとられ、更にその出力はオア回路５７で時間
的に多重化されてデータｌ となる。また同様にして分
割されたデータｊｌ、１２と分割されたクロックＢ１１
Ｂ２との論理積がとられ、その論理和か論理和回路５８
から出力】、として出力される。更にデータ１１＋１２
と分割されたクロックＣ，，Ｃ２との論理積を論理和し
た出力が論理和回路５９ｚＤｉ。とじて得られる。
つおきによってす／ノリングされてそれぞれフリップフ
ロツノ’２１．２２よ’）＋１＋１２として出力される
。この分割された論理データｊ１゜１２と分割はれたク
ロックＡ１＋Ａ２とのそれぞれの論理積がアンド回路４
７．５１でとられ、更にその出力はオア回路５７で時間
的に多重化されてデータｌ となる。また同様にして分
割されたデータｊｌ、１２と分割されたクロックＢ１１
Ｂ２との論理積がとられ、その論理和か論理和回路５８
から出力】、として出力される。更にデータ１１＋１２
と分割されたクロックＣ，，Ｃ２との論理積を論理和し
た出力が論理和回路５９ｚＤｉ。とじて得られる。
この第２図の例ではタイムス口、トごとにＥＸＯＲ、）
ＪＲＺ 、 ＥＸＯＲ、ＮＲＺ波形をそれぞれ出力する
場合で、制御端子７７．７９に対しては論理１が与えら
れ、端子７８には論理Ｏが与えられる。
ＪＲＺ 、 ＥＸＯＲ、ＮＲＺ波形をそれぞれ出力する
場合で、制御端子７７．７９に対しては論理１が与えら
れ、端子７８には論理Ｏが与えられる。
従ってす／ド回路７４．７６の出力はオア回路５７．５
９の出力がそれぞれ反転されて出力され、ナンド回路７
５の出力は論理１の１．まである。またアンド回路６７
．６８，６９，７１，７２゜７３には選択端子９５乃至
１００が接続され、これに対し選択信号が論理１として
与えられている。
９の出力がそれぞれ反転されて出力され、ナンド回路７
５の出力は論理１の１．まである。またアンド回路６７
．６８，６９，７１，７２゜７３には選択端子９５乃至
１００が接続され、これに対し選択信号が論理１として
与えられている。
このためアンド回路６７．７１の出力は第２図に示すＡ
ｓ、 Ａｒとなシ、ア／ド回路６８．７２の出力は出力
Ｂｓ ＋ Ｊ、となり、アンド回路６９ 、７３の出力
はＣ８，Ｃｒとなる。従ってオア回路８７及び９２の各
出力はＳ、Ｒとなり、フリップフロッグ９３の出力はり
、となり、所望の波形、つまシＥＸＯＲ、ＮＲＺ 、
ＥＸＯＲ、ＮＲＺを交互に繰返すモードが得られる。
ｓ、 Ａｒとなシ、ア／ド回路６８．７２の出力は出力
Ｂｓ ＋ Ｊ、となり、アンド回路６９ 、７３の出力
はＣ８，Ｃｒとなる。従ってオア回路８７及び９２の各
出力はＳ、Ｒとなり、フリップフロッグ９３の出力はり
、となり、所望の波形、つまシＥＸＯＲ、ＮＲＺ 、
ＥＸＯＲ、ＮＲＺを交互に繰返すモードが得られる。
第３図にクロック入力が２種類の場合の例を第１図と対
応する部分に同一符号を付けて示し説明は省略する。
応する部分に同一符号を付けて示し説明は省略する。
〈効果〉
以上述べたようにこの発明による論理波形生成装置によ
れば各種の論理波形を実時間で切換えて発生することが
でき、しかもインターリブ方式としているため高速度に
波形を生成することができる。端子１１．１７に与える
論理データを選択することによって各種の論理データを
出力することが可能である＠
れば各種の論理波形を実時間で切換えて発生することが
でき、しかもインターリブ方式としているため高速度に
波形を生成することができる。端子１１．１７に与える
論理データを選択することによって各種の論理データを
出力することが可能である＠
第１図はこの発明による論理波形生成装置の一例を示す
論理回路図、第２図はその動作の一例を示すタイムチャ
ート第３図はこの発明の論理波形生成装置の他の例を示
す論理回路図である。 １１．１７・・・論理データ入力端子、１２．１８・・
データ分割回路、１５，３３，３４．３５・・・クロッ
ク入力端子、１６，３６，３７．３８・・・クロ７り分
割回路、５４乃至５９・・・多重化回路としての論理和
回路。 特許出願人 タケダ理研工業株式会社 代理人 草葺 ・卓
論理回路図、第２図はその動作の一例を示すタイムチャ
ート第３図はこの発明の論理波形生成装置の他の例を示
す論理回路図である。 １１．１７・・・論理データ入力端子、１２．１８・・
データ分割回路、１５，３３，３４．３５・・・クロッ
ク入力端子、１６，３６，３７．３８・・・クロ７り分
割回路、５４乃至５９・・・多重化回路としての論理和
回路。 特許出願人 タケダ理研工業株式会社 代理人 草葺 ・卓
Claims (1)
- （１）第１論理データ入力端子よりの入力論理データを
１タイムス口、トずつ位相の異なるｎ個の空間に分割し
、かつｎタイムスロットの有効期間を持つデータに変換
する第１データ分割回路と、第２論理データ入力端子よ
シ入力された大刀論理データをそれぞれ１タイムスロツ
トずつ位相の異なるｎ個の空間に分割し、がっｎタイム
スロットの有効期間を有するデータに変換する第２デー
タ分割回路と、 複数のクロックを１タイムスロツトずつ位相がずれたｎ
タイムスロットを周期とし、ｎタイムスロットの幅を持
つｎ個のクロックに空間分割するクロック分割回路と、 上記空間分割された第１人力論理データによって上記空
間分割されたクロックの対応するものを上記空間分割さ
れた第２論理データによって上記空間分割されたクロッ
ク信号の対応するものを制御する複数の第２論理回路と
、 上記第１論理回路よりの制御されたクコツク信号を時間
的に多重化する複数の第１多重化回路と、上記第２論理
回路よりの制御されたクロック信号を時間的に多重化す
る複数の第２多重化回路と、上記第１多重化回路の出力
と第２多重化回路の出力と上記タイムスロットに分割さ
れない複数のクロックとをそれぞれ対応するものの論理
積をとる論理積手段とを具備する論理波形生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049584A JPH0641967B2 (ja) | 1984-03-14 | 1984-03-14 | 論理波形生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049584A JPH0641967B2 (ja) | 1984-03-14 | 1984-03-14 | 論理波形生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60194375A true JPS60194375A (ja) | 1985-10-02 |
| JPH0641967B2 JPH0641967B2 (ja) | 1994-06-01 |
Family
ID=12835263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049584A Expired - Lifetime JPH0641967B2 (ja) | 1984-03-14 | 1984-03-14 | 論理波形生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0641967B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993014412A1 (en) * | 1992-01-21 | 1993-07-22 | Advantest Corporation | Waveform shaping circuit for semiconductor testing device |
| WO2004102217A1 (ja) * | 2003-05-15 | 2004-11-25 | Advantest Corporation | 試験装置 |
-
1984
- 1984-03-14 JP JP59049584A patent/JPH0641967B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993014412A1 (en) * | 1992-01-21 | 1993-07-22 | Advantest Corporation | Waveform shaping circuit for semiconductor testing device |
| US5406132A (en) * | 1992-01-21 | 1995-04-11 | Advantest Corporation | Waveform shaper for semiconductor testing devices |
| WO2004102217A1 (ja) * | 2003-05-15 | 2004-11-25 | Advantest Corporation | 試験装置 |
| EP1653239A1 (en) * | 2003-05-15 | 2006-05-03 | Advantest Corporation | Test device |
| EP1653239A4 (en) * | 2003-05-15 | 2006-07-19 | Advantest Corp | TEST EQUIPMENT |
| US7135880B2 (en) | 2003-05-15 | 2006-11-14 | Advantest Corporation | Test apparatus |
| CN100424519C (zh) * | 2003-05-15 | 2008-10-08 | 爱德万测试株式会社 | 测试装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0641967B2 (ja) | 1994-06-01 |
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