CN117831578A - 可配置的时间延迟装置、方法、时序发生器和测试机 - Google Patents

Abstract

本申请涉及一种可配置的时间延迟装置、方法、时序发生器和测试机，该装置包括：控制模块，用于输出配置参数至执行模块；执行模块，连接控制模块，用于将配置参数发送至各选通延时模块；两个以上的选通延时模块，选通延时模块依次连接，且各选通延时模块均连接执行模块；各选通延时模块根据配置参数进行选择延时输出，完成与配置参数对应的时间延迟。可根据实际需要输出相应的配置参数到执行模块，完成所需的时间延迟，可以满足不同的延迟需求，提高了使用通用性。

Description

可配置的时间延迟装置、方法、时序发生器和测试机

技术领域

本申请涉及半导体测试技术领域，特别是涉及一种可配置的时间延迟装置、方法、时序发生器和测试机。

背景技术

在测试机的数字资源板中，最核心的功能就是严格按照设置的时序发送特定码型的波形，为了实现任意时序的波形，通常需要支持可任意设置。传统的测试机中采用专用延迟芯片生成特定时序的波形，无法满足实际需求，存在使用通用性差的缺点。

发明内容

基于此，有必要针对上述问题，提供一种可提高使用通用性的可配置的时间延迟装置、方法、时序发生器和测试机。

本申请第一方面提供一种可配置的时间延迟装置，包括：

控制模块，用于输出配置参数至执行模块；

所述执行模块，连接所述控制模块，用于将所述配置参数发送至各选通延时模块；

两个以上的所述选通延时模块，所述选通延时模块依次连接，且各所述选通延时模块均连接所述执行模块；各所述选通延时模块根据所述配置参数进行选择延时输出，完成与所述配置参数对应的时间延迟。

在其中一个实施例中，所述控制模块包括计算单元、交互单元和存储单元，所述计算单元连接所述交互单元和所述存储单元，所述存储单元连接所述执行模块；所述计算单元用于根据所述交互单元发送的延迟时间参数生成所述配置参数，并将所述配置参数发送至所述存储单元进行存储。

在其中一个实施例中，所述控制模块还包括时钟单元，所述时钟单元连接所述计算单元和所述执行模块；所述计算单元还用于根据所述交互单元发送的目标时钟频率，控制所述时钟单元输出对应的时钟信号至所述执行模块。

在其中一个实施例中，所述配置参数包括时序设置参数和选择参数；所述执行模块根据所述时钟信号，将所述储存单元中存储的所述时序设置参数和所述选择参数发送至所述选通延时模块。

在其中一个实施例中，所述执行模块包括上升沿触发单元和下降沿触发单元，所述上升沿触发单元连接所述时钟单元、所述存储单元和所述选通延时模块，所述下降沿触发单元连接所述时钟单元、所述存储单元和所述选通延时模块；

所述下降沿触发单元用于在所述时钟信号的下降沿将所述储存单元中存储的所述选择参数下发至所述选通延时模块；

所述上升沿触发单元用于在所述时钟信号的上升沿将所述储存单元中存储的所述时序设置参数下发至所述选通延时模块。

在其中一个实施例中，所述选通延时模块包括数据选择器和延时单元，所述数据选择器的第一输入端连接所述执行模块，用于接收时序设置参数；所述数据选择器的设置端连接所述执行模块，用于接收选择参数；所述数据选择器的输出端连接所述延时单元，所述延时单元连接下一级选通延时模块中数据选择器的第二输入端；其中，所述数据选择器根据所述设置端接收的选择参数，将所述第一输入端/所述第二输入端与所述输出端导通。

在其中一个实施例中，所述执行模块通过时序设置总线连接各所述选通延时模块中数据选择器的第一输入端，和/或所述执行模块通过选择总线连接各所述选通延时模块中数据选择器的设置端。

在其中一个实施例中，时钟信号的每一个时钟周期对应一个所述选通延时模块，在所述时钟信号的每一个时钟周期内，由所述时序设置参数和所述选择参数调节对应选通延时模块中所述数据选择器进行选通；各所述选通延时模块中延时单元的延时时间可调。

本申请第二方面提供一种时序发生器，包括如上述的可配置的时间延迟装置。

本申请第三方面提供一种测试机，包括如上述的时序发生器。

本申请第四方面提供一种可配置的时间延迟方法，包括：

控制模块输出配置参数至执行模块；

所述执行模块将所述配置参数发送至各选通延时模块；

各所述选通延时模块根据所述配置参数进行选择延时输出，完成与所述配置参数对应的时间延迟；

其中，所述执行模块连接所述控制模块，所述选通延时模块的数量为两个以上，所述选通延时模块依次连接，且各所述选通延时模块均连接所述执行模块。

上述可配置的时间延迟装置、方法、时序发生器和测试机，控制模块输出配置参数至执行模块，执行模块将配置参数发送至各选通延时模块，各选通延时模块根据配置参数进行选择延时输出，完成与配置参数对应的时间延迟。可根据实际需要输出相应的配置参数到执行模块，完成所需的时间延迟，可以满足不同的延迟需求，提高了使用通用性。

附图说明

图1为一个实施例中可配置的时间延迟装置的结构框图；

图2为一个实施例中可配置的时间延迟装置的结构原理图；

图3为一个实施例中执行模块发送配置参数的时序示意图；

图4为一个实施例中不同时间延迟的信号叠加波形示意图；

图5为一个实施例中在每个时钟周期之内实现信号延迟的快速调整的时序示意图；

图6为一个实施例中在时钟周期之内进行信号延迟调整的实测波形示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

在一个实施例中，如图1所示，提供了一种可配置的时间延迟装置，包括控制模块100、执行模块200和选通延时模块300，执行模块200连接控制模块100，两个以上的选通延时模块300依次连接，且各选通延时模块300均连接执行模块200。控制模块100用于输出配置参数至执行模块200，执行模块200用于将配置参数发送至各选通延时模块300，各选通延时模块300根据配置参数进行选择延时输出，完成与配置参数对应的时间延迟。

其中，选通延时模块300的数量并不唯一，可以是两个、三个或更多，具体可根据实际需要进行选择。配置参数具体可包括时序设置参数和选择参数，执行模块200通过不同的总线分别将时序设置参数和选择参数发送至各选通延时模块300，通过选择参数控制各选通延时模块300切换成接入时序设置参数，还是接入上一级选通延时模块300延时后输出的信号。可根据实际需要调整时序设置参数和选择参数，实现不同的时间延时。

上述可配置的时间延迟装置，控制模块100输出配置参数至执行模块200，执行模块200将配置参数发送至各选通延时模块300，各选通延时模块300根据配置参数进行选择延时输出，完成与配置参数对应的时间延迟。可根据实际需要输出相应的配置参数到执行模块，完成所需的时间延迟，可以满足不同的延迟需求，提高了使用通用性。

在一个实施例中，如图2所示，控制模块100包括计算单元110、交互单元120和存储单元130，计算单元110连接交互单元120和存储单元130，存储单元130连接执行模块200；计算单元110用于根据交互单元120发送的延迟时间参数生成配置参数，并将配置参数发送至存储单元130进行存储。

其中，计算单元110可以是采用微控制器、现场可编程逻辑控制器、中央处理器等。交互单元120可采用触控屏，方便进行人机交互。交互单元120也可以是包括连接计算单元110的输入单元和显示器，输入单元可以是键盘、麦克风等，显示器可以是采用液晶显示器或其他显示器。存储单元130可以是非易失性存储介质或其他存储介质。计算单元110可预先存储延迟时间参数和配置参数的对应关系，用户可根据实际所需要的延迟时间，在交互单元120输入延迟时间参数，计算单元110根据接收的延迟时间参数计算得到配置参数发送至存储单元130存储，以供执行模块200将配置参数下发至各选通延时模块300。

进一步地，控制模块100还包括时钟单元140，时钟单元140连接计算单元110和执行模块200；计算单元110还用于根据交互单元120发送的目标时钟频率，控制时钟单元140输出对应的时钟信号至执行模块200。其中，时钟信号用于控制执行模块200发送配置参数。用户通过交互单元120输入延迟时间参数和目标时钟频率，计算单元110将计算得到的配置参数存入存储单元130，并根据目标时钟频率配置时钟单元140的时钟频率。

同样以配置参数包括时序设置参数和选择参数为例，执行模块200根据时钟信号，将储存单元130中存储的时序设置参数和选择参数发送至选通延时模块300。具体地，继续参照图2，执行模块200包括上升沿触发单元210和下降沿触发单元220，上升沿触发单元210连接时钟单元140、存储单元130和选通延时模块300，下降沿触发单元220连接时钟单元140、存储单元130和选通延时模块200。其中，下降沿触发单元220用于在时钟信号CLK的下降沿将储存单元130中存储的选择参数下发至选通延时模块300；上升沿触发单元210用于在时钟信号CLK的上升沿将储存单元130中存储的时序设置参数下发至选通延时模块300。

可以理解，选通延时模块300的具体结构并不是唯一的，在一个实施例中，选通延时模块300包括数据选择器和延时单元，数据选择器的第一输入端连接执行模块200，用于接收时序设置参数；数据选择器的设置端连接执行模块200，用于接收选择参数；数据选择器的输出端连接延时单元，延时单元连接下一级选通延时模块300中数据选择器的第二输入端；其中，数据选择器根据设置端接收的选择参数，将第一输入端/第二输入端与输出端导通。进一步地，执行模块200通过时序设置总线连接各选通延时模块300中数据选择器的第一输入端，和/或执行模块200通过选择总线连接各选通延时模块300中数据选择器的设置端。

具体地，如图2所示，各选通延时模块300中均包括数据选择器MUX，每个选通延时模块300分别包括延时单元delay1、延时单元delay2、延时单元delay3、延时单元delay4等。各选通延时模块300中数据选择器MUX的第一输入端通过时序设置总线连接执行模块200，接收时序设置参数。各选通延时模块300中数据选择器MUX的设置端通过选择总线连接执行模块200，接收选择参数。各选通延时模块300中数据选择器MUX的输出端，通过相应的延时单元连接到下一级选通延时模块300中数据选择器MUX的第二输入端。其中，延时单元的具体类型也不是唯一的，可以是采用FPGA(Field-Programmable Gate Array，现场可编程门阵列)中的进位链、IDELAY、ODELAY、MMCM(混合模式时钟管理器)、PLL(锁相环)、相位插值等具有时间延迟功能的单元，也可以是采用FPGA之外的其他资源。进位链适用于多比特的加法器设计，为了提升加法计算的速度，在FPGA内部集成了数量庞大的进位链单元，且进位链的每一级之间的物理走线越短其支持的加法器运算速度就越快，FPGA的最短走线延迟可控制在5ps以内。本实施例中，延迟单元采用FPGA内部的进位链进行设计得到，便于进行延时控制。其中，各选通延时模块300中延时单元的延时时间可调，各延时单元的延时时间可全部相同、部分相同或全部不同，具体可通过改变FPGA内物理走线来调整延时单元的延时时间。

在一个实施例中，时钟信号的每一个时钟周期对应一个选通延时模块300，在时钟信号的每一个时钟周期内，由时序设置参数和选择参数调节对应选通延时模块300中数据选择器进行选通。例如，执行模块200根据时钟信号下发配置参数时，在时钟信号的第一个时钟周期，发送时序设置参数和选择参数至第一个选通延时模块300中的数据选择器；在时钟信号的第二个时钟周期，发送时序设置参数和选择参数至第二个选通延时模块300中的数据选择器，以此类推，实现在不同时钟周期内分别控制对应选通延时模块300中数据选择器进行通道切换，将信号延时或输出。

根据时序设置参数和选择参数的不同，各选通延时模块300进行选通延时的方式也会对应有所不同，下面结合图2进行举例说明。

比如用户在交互单元120输入延迟时间参数为35ps，目标时钟频率为200MHz，延时单元的最小延时为5ps，则计算单元110将时钟单元140的频率通过配置接口设置为200MHz，并将35ps时间做如下计算：

35ps＝delay2+delay3+delay4+delay5+delay6+delay7；

此时计算得到的时序设置参数TimingSet Data为T[8:1]＝00000010，选择参数Mux Data为S[8:1]＝11111101，并将其存入存储单元130中。

执行模块200读取存储单元130的数据并将其发送至时序设置总线和选择总线。以上述配置参数为例，S[2]＝0选通T2路径，其余数据选择器MUX均选通1路径，因此信号T2依次经过延时单元delay2、延时单元delay3、延时单元delay4、延时单元delay5、延时单元delay6、延时单元delay7的线路延迟后输出，实现设定的延迟时间。具体信号时序如图3所示，在时钟信号CLK的每一个时钟周期分别下发对应选通延时模块300的配置参数，其中，在时钟信号CLK的下降沿将选择参数传送至每个数据选择器MUX，选通所需要的延迟路径，接着在时钟信号CLK的上升沿将时序设置参数数据发送至延迟路径中，这样在最后一个数据选择器MUX就能实现设定的时间延迟。图4为实际测试的延迟叠加波形，可以观察到设定的不同时间延迟的信号波形。

需要说明的是，本申请提供的可配置的时间延迟装置，另一个作用是实现在每个时钟周期之内都能实现信号延迟的快速调整，如图5所示，可以根据需要在不同时钟周期内，通过对应的选通延时模块300分别进行延迟A、延迟B、延迟C等信号延迟的快速调整，图6所示为一种信号延迟调整的实测波形，可以在不同时钟周期内对信号边沿分别进行相应的延时。各选通延时模块300中的延时单元采用FPGA内的进位链或其他资源搭建时，FPGA内的物理走线可以根据实际需要进行设定，通过设置输入的时序设置参数和选择参数，实现每个时钟周期的信号延迟调整。

本申请提供的可配置的时间延迟装置，可基于现有商用元器件实现时间延迟可配置，能够实现较高的分辨率和在线调整功能，能够满足数字测试机领域的时序发生器应用需求。

在一个实施例中，提供了一种时序发生器，包括如上述的可配置的时间延迟装置。

上述时序发生器，可根据实际需要输出相应的配置参数到执行模块，完成所需的时间延迟，可以满足不同的延迟需求，提高了使用通用性。

在一个实施例中，还提供了一种测试机，包括如上述的时序发生器。

上述测试机，可根据实际需要输出相应的配置参数到执行模块，完成所需的时间延迟，可以满足不同的延迟需求，提高了使用通用性。

在一个实施例中，还提供了一种可配置的时间延迟方法，包括：控制模块输出配置参数至执行模块；执行模块将配置参数发送至各选通延时模块；各选通延时模块根据配置参数进行选择延时输出，完成与配置参数对应的时间延迟；其中，执行模块连接控制模块，选通延时模块的数量为两个以上，选通延时模块依次连接，且各选通延时模块均连接执行模块。

在一个实施例中，配置参数包括时序设置参数和选择参数；执行模块将配置参数发送至各选通延时模块，包括：执行模块根据时钟信号，将储存单元中存储的时序设置参数和选择参数发送至选通延时模块。

在一个实施例中，执行模块根据时钟信号，将储存单元中存储的时序设置参数和选择参数发送至选通延时模块，包括：在时钟信号的下降沿将储存单元中存储的选择参数下发至选通延时模块；在时钟信号的上升沿将储存单元中存储的时序设置参数下发至选通延时模块。

可以理解，上述可配置的时间延迟方法的具体实施方式，在上述可配置的时间延迟装置中进行了详细解释说明，在此不再赘述。

上述可配置的时间延迟方法，可根据实际需要输出相应的配置参数到执行模块，完成所需的时间延迟，可以满足不同的延迟需求，提高了使用通用性。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (11)

1.一种可配置的时间延迟装置，其特征在于，包括：

控制模块，用于输出配置参数至执行模块；

所述执行模块，连接所述控制模块，用于将所述配置参数发送至各选通延时模块；

两个以上的所述选通延时模块，所述选通延时模块依次连接，且各所述选通延时模块均连接所述执行模块；各所述选通延时模块根据所述配置参数进行选择延时输出，完成与所述配置参数对应的时间延迟。

2.根据权利要求1所述的装置，其特征在于，所述控制模块包括计算单元、交互单元和存储单元，所述计算单元连接所述交互单元和所述存储单元，所述存储单元连接所述执行模块；所述计算单元用于根据所述交互单元发送的延迟时间参数生成所述配置参数，并将所述配置参数发送至所述存储单元进行存储。

3.根据权利要求2所述的装置，其特征在于，所述控制模块还包括时钟单元，所述时钟单元连接所述计算单元和所述执行模块；所述计算单元还用于根据所述交互单元发送的目标时钟频率，控制所述时钟单元输出对应的时钟信号至所述执行模块。

4.根据权利要求3所述的装置，其特征在于，所述配置参数包括时序设置参数和选择参数；所述执行模块根据所述时钟信号，将所述储存单元中存储的所述时序设置参数和所述选择参数发送至所述选通延时模块。

5.根据权利要求4所述的装置，其特征在于，所述执行模块包括上升沿触发单元和下降沿触发单元，所述上升沿触发单元连接所述时钟单元、所述存储单元和所述选通延时模块，所述下降沿触发单元连接所述时钟单元、所述存储单元和所述选通延时模块；

所述下降沿触发单元用于在所述时钟信号的下降沿将所述储存单元中存储的所述选择参数下发至所述选通延时模块；

所述上升沿触发单元用于在所述时钟信号的上升沿将所述储存单元中存储的所述时序设置参数下发至所述选通延时模块。

6.根据权利要求1-5任意一项所述的装置，其特征在于，所述选通延时模块包括数据选择器和延时单元，所述数据选择器的第一输入端连接所述执行模块，用于接收时序设置参数；所述数据选择器的设置端连接所述执行模块，用于接收选择参数；所述数据选择器的输出端连接所述延时单元，所述延时单元连接下一级选通延时模块中数据选择器的第二输入端；其中，所述数据选择器根据所述设置端接收的选择参数，将所述第一输入端/所述第二输入端与所述输出端导通。

7.根据权利要求6所述的装置，其特征在于，所述执行模块通过时序设置总线连接各所述选通延时模块中数据选择器的第一输入端，和/或所述执行模块通过选择总线连接各所述选通延时模块中数据选择器的设置端。

8.根据权利要求6所述的装置，其特征在于，时钟信号的每一个时钟周期对应一个所述选通延时模块，在所述时钟信号的每一个时钟周期内，由所述时序设置参数和所述选择参数调节对应选通延时模块中所述数据选择器进行选通；各所述选通延时模块中延时单元的延时时间可调。

9.一种时序发生器，其特征在于，包括如权利要求1-8任意一项所述的可配置的时间延迟装置。

10.一种测试机，其特征在于，包括如权利要求9所述的时序发生器。

11.一种可配置的时间延迟方法，其特征在于，包括：

控制模块输出配置参数至执行模块；

所述执行模块将所述配置参数发送至各选通延时模块；

各所述选通延时模块根据所述配置参数进行选择延时输出，完成与所述配置参数对应的时间延迟；

其中，所述执行模块连接所述控制模块，所述选通延时模块的数量为两个以上，所述选通延时模块依次连接，且各所述选通延时模块均连接所述执行模块。