WO2007032194A1 - 試験装置、試験方法、解析装置及びプログラム - Google Patents

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    • G11C2029/5602—Interface to device under test

Definitions

  • Test apparatus test method, analysis apparatus, and program
  • the present invention relates to a test apparatus, a test method, an analysis apparatus, and a program.
  • the present invention relates to a test apparatus, a test method, an analysis apparatus, and a program for finding a remedy for a defective memory cell in a memory under test.
  • FIG. 5 shows a configuration of a conventional test apparatus 100 that seeks a remedy for replacing a defective memory cell in a semiconductor memory with a spare cell (see Non-Patent Document 1, for example).
  • the test apparatus 100 includes a plurality of test signal supply units 120, a plurality of defect detection units 130, a plurality of fail memories 140, and a plurality of analysis units 150.
  • the plurality of test signal supply units 120 supply test signals to the corresponding memory under test 110.
  • the plurality of defect detection units 130 detect information (failure information) that identifies a storage cell of a defect in the memory under test 110 based on the data read according to the test signal, and correspond to the detected fail information.
  • Write to fail memory 140 The fail information written in the fail memory 140 is transferred to the corresponding analysis unit 150 when the test on the corresponding memory under test 110 is completed.
  • the plurality of analysis units 150 obtain a repair solution for the corresponding memory under test 110 based on the transferred fail information.
  • the plurality of analysis units 150 perform processing for obtaining a repair solution in parallel with the test performed by the test signal supply unit 120 and the defect detection unit 130.
  • Non-Patent Document 1 Jin-Fu Li, 6 others, "A Built-in Self-Repair Scheme for Semiconductor Memories with 2-D Redundancy", INTERNATONAL TEST CONFERENCE, INT ERNATONAL TEST CONFERENCE 2003 PROCEEDINGS, September 30, 2003 , P.3 Disclosure of the invention
  • FIG. 6 shows a processing time when the memory under test 110 is tested for each of a plurality of groups by the conventional test apparatus 100.
  • the time that the test apparatus 100 spends on analyzing the rescue solution differs for each individual memory under test 110. Therefore, even if each analysis unit 150 starts analysis on a plurality of memories under test 110 at the same time, the end time of the analysis differs individually. Furthermore, since the solution of the rescue solution is NP-complete, it is unclear until the analysis is completed how much time is required for the analysis. For this reason, even if the test by the test signal supply unit 120 and the defect detection unit 130 performed in parallel is completed, the analysis unit 150 in which the analysis is not completed may occur.
  • each defect detection unit 130 performs a test on the next memory under test 110. Can't start. Therefore, when the test apparatus 100 tests the memory under test 110 for each of a plurality of groups, if the analysis time is long in the group and there is also one memory under test 110, the test apparatus 100 Everything becomes untestable. As a result, the waiting time X until the start of the test of the next group becomes long, and the throughput of the test apparatus 100 decreases.
  • an object of the present invention is to provide a test apparatus, a test method, an analysis apparatus, and a program that can solve the above-described problems.
  • This object is achieved by a combination of features described in the independent claims. Further, the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a plurality of memories under test, each provided for each memory under test.
  • a plurality of test signal supply units for supplying a test signal for testing the memory under test to the memory under test, and corresponding to each memory under test, according to the test signal from the corresponding memory under test
  • a plurality of defect detection units for detecting a defect of the memory under test when the read data does not match the expected value; In order to remedy a defect in the memory under test by replacing each defective memory cell in the corresponding memory under test with a spare cell provided in correspondence with the test memory.
  • Analysis unit power A test apparatus is provided that includes a second analysis unit that takes over the analysis process of the repair solution and obtains the repair solution.
  • the plurality of first analysis units are the first plurality of tested devices already tested in parallel with the test of the second plurality of memories under test by the plurality of test signal supply units and the plurality of defect detection units. Analyzing the repair solution for the memory, the second analysis unit analyzes the repair solution in response to the completion of the test of the second plurality of memories under test by the plurality of test signal supply units and the plurality of defect detection units. The first analysis unit has not completed the analysis process of the rescue solution, and the plurality of first analysis units can test the second plurality of memories under test by the plurality of test signal supply units and the plurality of defect detection units. In response to the completion, analysis of the repair solution may be started for the second plurality of memories under test.
  • the plurality of first analysis units may include a plurality of second plurality of devices under test that have already been tested in parallel with the test of the third plurality of memories under test by the plurality of test signal supply units and the plurality of defect detection units.
  • the repair solution is analyzed for the memory, the test of the third plurality of memories under test by the plurality of test signal supply units and the plurality of defect detection units is completed, and the first plurality of memories under test by the second analysis unit
  • the plurality of first analysis units may perform the second plurality of tests under test until the analysis of the rescue solution by the second analysis unit is completed. Continue to analyze the previous rescue solution for the memory!
  • the second analysis unit determines in advance that the number of first analysis units that have not finished the analysis of the repair solution Takes over the analysis process of the rescue solution on condition that it is below the specified threshold It's okay.
  • the second analysis unit analyzes the memory under test with fewer defective memory cells. May be executed prior to the analysis processing for the memory under test having more defective memory cells.
  • Each failure detection unit when the data read from the corresponding memory under test according to the test signal does not match the expected value, provides fail information that identifies the storage cell of the failure in the memory under test.
  • Each of the first analysis units analyzes the repair solution based on the fail information and uses the repair solution at the timing when the analysis of the repair solution can be started for a plurality of different memories under test. In this case, the failure information is transmitted to the second analysis unit, and the second analysis unit responds to the fail information based on the fail information received from the first analysis unit. Start analyzing the rescue solution.
  • the second analysis unit is assigned to at least one first analysis unit in parallel with the plurality of first analysis units, provided that the second analysis unit does not have an unprocessed analysis process inherited from the first analysis unit. Run part of the analysis process.
  • a test method for testing a plurality of memories under test each provided for each memory under test, for testing the corresponding memory under test.
  • a plurality of test signal supply stages for supplying test signals to the memory under test, and data provided for each memory under test and read from the corresponding memory under test according to the test signal are expected values.
  • a plurality of failure detection stages for detecting a failure of the memory under test when the memory cell does not match, and a memory cell of the failure in the corresponding memory under test provided for each memory under test.
  • test method comprising the steps of:
  • a test apparatus for testing a plurality of memories under test.
  • a plurality of test signal supply units each provided with a test apparatus corresponding to each memory under test, and supplying a test signal for testing the corresponding memory under test to the memory under test; , Provided for each memory under test, and when the data read out from the corresponding memory under test according to the test signal does not match the expected value, a failure of the memory under test is detected.
  • a plurality of first analysis units for finding a repair solution for repairing a defect in the memory under test, and a plurality of first analysis units start analysis of a repair solution for a plurality of memories under test. Accordingly, after the analysis of the rescue solution is completed, a program is provided that functions as the second analysis unit for obtaining the rescue solution by taking over the analysis process of the rescue solution from the first analysis unit.
  • an analysis device for a test apparatus that tests a plurality of memories under test.
  • the test apparatuses are provided corresponding to the respective memories under test.
  • a plurality of test signal supply units for supplying test signals for testing the test memory to the memory under test, and corresponding to each memory under test, are provided according to the test signal from the corresponding memory under test. If the read data does not match the expected value, a plurality of defect detectors for detecting a defect in the memory under test and a corresponding memory under test are provided.
  • a plurality of first analysis units for obtaining a repair solution for repairing a defect in the memory under test by replacing a defective storage cell in the memory with a spare cell of the memory under test. In response to the start of the analysis of the repair solution for a plurality of memories under test with different first analysis units, the analysis of the repair solution is completed from the first analysis unit. Take over !, and provide an analysis device for finding the remedy solution.
  • a program for an analysis device of a test apparatus for testing a plurality of memories under test wherein the test apparatuses are provided corresponding to the respective memories under test.
  • a plurality of test signal supply units for supplying a test signal for testing the corresponding memory under test to the memory under test, and a test signal from the corresponding memory under test. The data read according to the signal is the expected value.
  • a plurality of defect detectors for detecting a defect in the memory under test when they do not match, and a corresponding memory cell for the defect in the corresponding memory under test are provided corresponding to each memory under test.
  • FIG. 1 shows a configuration of a test apparatus 20 according to the present embodiment.
  • FIG. 2 shows the processing timing of each part of the test apparatus 20.
  • FIG. 3 shows the processing timing of each unit when the processing of the first analysis unit 28 is continued accordingly because the analysis processing time of the second analysis unit 30 is long.
  • FIG. 4 The calculation processing time of each first analysis unit 28 and the analysis processing order of the second analysis unit 30 are shown.
  • FIG. 5 shows the configuration of a conventional test apparatus 100.
  • FIG. 6 This shows the processing time when the memory under test was tested for each of a plurality of groups using the conventional test apparatus 100.
  • FIG. 1 shows a configuration of a test apparatus 20 according to the present embodiment.
  • the test apparatus 20 simultaneously tests a plurality of memories under test 10-1 to: LO-n (n is a natural number of 2 or more; hereinafter collectively referred to as the memory under test 10). Then, the test apparatus 20 efficiently calculates a repair solution for replacing the defective memory cell with the spare cell for each memory under test 10 based on the test results.
  • the memory under test 10 may be a device unit or a block unit obtained by dividing a storage area in a semiconductor memory chip.
  • the test apparatus 20 includes a plurality of test signal supply units 22-1 to 22-n, a plurality of defect detection units 24—l to 24-n, a plurality of fail memories 26-1 to 26-11, First analysis unit 28-1 to 28 -n and a second analysis unit 30.
  • test signal supply units 22-1 to 22-n are provided corresponding to the respective memories under test 10, and test the corresponding memories under test 10.
  • a test signal for performing is supplied to the memory under test 10.
  • a plurality of defect detection units 24-1 to 24-n are provided corresponding to each memory under test 10, and corresponding memory under test.
  • defect detection units 24 detect a defective memory cell from among a large number of memory cells included in the memory under test 10.
  • the defect detection unit 24 writes information (failure information) specifying the detected defective memory cell in the corresponding fail memories 26-1 to 26-n.
  • fail memory 26 A plurality of fail memories 26-1 to 26-n (hereinafter collectively referred to as fail memory 26) are provided corresponding to each memory under test 10 and written by the defect detection unit 24.
  • the fail information written in the fail memory 26 is transferred to the corresponding first analysis units 28-1 to 28-n after the test on the corresponding memory under test 10 is completed. For example, when the first analysis units 28-1 to 28-n read data from the fail memory 26, fail information is transferred.
  • a plurality of first analysis units 28-1 to 28-n (hereinafter collectively referred to as first analysis unit 28) are provided corresponding to each memory under test 10.
  • the first analysis unit 28 transfers the fail information stored in the corresponding file memory 26.
  • the first analysis unit 28 refers to the transferred fail information and replaces the defective storage cell in the corresponding memory under test 10 with a spare cell of the corresponding memory under test 10.
  • a repair solution for repairing the failure of the memory under test 10 is obtained.
  • the second analysis unit 30 finishes the analysis of the repair solution in response to the first analysis units 28 starting the analysis of the repair solution for the next plurality of different memories under test 10.
  • the remedy solution is obtained by taking over the remedy solution processing of one or more first analysis units 28.
  • Such a test apparatus 20 sets the repair solution obtained by the first analysis unit 28 and the second analysis unit 30 in the memory under test 10 so that the corresponding test solution 20 is stored in the corresponding memory under test 10. Feedback.
  • the memory under test 10 replaces the access destination with the spare cell with the defective storage cell power when there is an access such as data writing or reading to the defective storage cell. be able to.
  • FIG. 2 shows the processing timing of each part of the test apparatus 20.
  • the test signal supply unit 22 and the defect detection unit 24 perform a test for detecting a defective memory cell in units of a plurality of memories under test 10 (for example, a group unit of n memory under test 10). Specifically, the test signal supply unit 22 and the defect detection unit 24 first perform tests on the first plurality of memories under test 10 (for example, the first group) (first period). The failure detection unit 24 performs the test on the first plurality of memories 10 to be tested (for example, the first group), and uses the obtained fail information (for example, the first group of fail information) for each fail memo. It writes sequentially to re26. Subsequently, when the test is completed, the information is transferred to the first analysis unit 28 corresponding to the fail information power of the first group written in the fail memory 26.
  • the test signal supply unit 22 and the defect detection unit 24 first perform tests on the first plurality of memories under test 10 (for example, the first group) (first period).
  • the failure detection unit 24 performs the test on the first plurality of memories 10 to be tested (for
  • test signal supply unit 22 and the defect detection unit 24 test the next memory under test 10 (for example, the second group) (second period). Thereafter, each test signal supply unit 22 and the defect detection unit 24 repeat the transfer and test of the fail information.
  • each first analysis unit 28 calculates a repair solution for the corresponding plurality of memories under test 10. For example, when the fail information about the first group of memory under test 10 tested in the first period is transferred from the fail memory 26, the first analysis unit 28 transfers the information about each memory under test 10 of the first group. Analyze the rescue solution (second period).
  • the test signal supply unit 22, the defect detection unit 24, and the first analysis unit 28 operate independently of each other, and perform processing on different groups of the memory under test 10 in parallel.
  • the first analysis unit 28 performs tests on a plurality of different memories under test 10 (for example, the second group) by a plurality of test signal supply units 22 and a plurality of defect detection units 24.
  • the repair solution is analyzed for a plurality of memories under test 10 (for example, the first group tested immediately before the second group) that have already been tested by the test signal supply unit 22 and the defect detection unit 24.
  • the first analysis unit 28 that does not end the analysis may occur (for example, See # 2 of the first group of memory under test 10 in the second period;).
  • the second analysis unit 30 responds that the test of the plurality of memories under test 10 (for example, the second group) by the plurality of test signal supply units 22 and the plurality of defect detection units 24 is completed.
  • the analysis processing of the repair solution is taken over from the first analysis unit 28 that has not finished the analysis of the repair solution.
  • the second analysis unit 30 takes over the analysis processing after a predetermined time for the test end timing or the end timing force by the test signal supply unit 22 and the defect detection unit 24.
  • the second analysis unit 30 also However, if the plurality of first analysis units 28 have not finished the analysis, a plurality of analysis processes may be taken over (for example, refer to the third period).
  • each first analysis unit 28 aborts the analysis process being processed. Then, the first analysis unit 28 responds that the test of the plurality of memories under test 10 (for example, the second group) by the plurality of test signal supply units 22 and the plurality of defect detection units 24 is completed. The analysis of the repair solution for the memory under test 10 (for example, the second group) is started.
  • the second analysis unit 30 takes over the analysis process. For this reason, in the test apparatus 20, the first analysis unit 28 performs analysis processing at regular intervals for a large number of memories under test 10 that can easily find a repair solution due to a small number of defective memory cells. However, since the second analysis unit 30 performs an independent analysis process for a small number of memories under test 10 for which a repair solution cannot be easily obtained, the yield of the memory under test 10 can be improved. And the throughput of the system can be improved.
  • the test apparatus 20 can reduce the number of the second analysis units 30 that are not required to be provided for the respective memories under test 10 to be smaller than the number of the memories under test 10. Therefore, the second analysis unit 30 can be realized by an information processing device or the like that is more expensive than the first analysis unit 28 but has high calculation capability, and the processing capability of the entire system can be improved.
  • the second analysis unit 30 can also be realized by an information processing apparatus connected to the first analysis unit 28 via a network.
  • the second analysis unit 30 can also be realized by installing a program in a computer.
  • a program installed in a computer is provided by a user via a recording medium or a network.
  • a program that is installed in a computer and causes the computer to function as the second analysis unit 30 is configured so that the plurality of first analysis units 28 start the analysis of the repair solution for a plurality of different memories under test 10.
  • the first analysis unit 28, which has not completed the analysis, has a module that takes over the repair solution analysis process and obtains a repair solution. This program or module will act on the processor inside the computer, etc. 2 Functions as analysis unit 30.
  • the program or module described above may be stored in an external storage medium.
  • an optical recording medium such as DVD and CD
  • a magneto-optical recording medium such as MO
  • a tape medium such as a tape
  • a semiconductor memory such as an IC card
  • a storage device such as a hard disk or a RAM provided in a server system connected to a dedicated communication network and the Internet may be used as a recording medium, and the program may be provided to the computer via the network.
  • each first analysis unit 28 may transmit the data being processed to the second analysis unit 30 as long as each first analysis unit 28 is in the middle of the analysis calculation.
  • the second analysis unit 30 may analyze the rescue solution using the intermediate information.
  • the test apparatus 20 can reduce the calculation amount of the second analysis unit 30.
  • the second analysis unit 30 does not have an unprocessed analysis process inherited from the first analysis unit 28, and in parallel with the plurality of first analysis units 28, at least one A part of the analysis process assigned to the first analysis unit 28 may be executed. That is, the second analysis unit 30 may perform analysis processing together with the first analysis unit 28 when not praying. As a result, the test apparatus 20 can effectively use the computing resources of the second analysis unit 30.
  • the second analysis unit 30 receives from the first analysis unit 28 that has not finished the analysis of the repair solution in response to the completion of the test on the plurality of memories under test 10 (for example, the second group).
  • the analysis processing taken over is performed during the test period (for example, the third period) for the next plurality of memories under test 10 (for example, the third group).
  • the second analysis unit 30 stops the analysis and performs the analysis on the memory under test 10. May be determined as unrepairable.
  • the second analysis unit 30 performs the bow I transfer and repair solution at the timing when the test being performed in parallel with the analysis processing is completed (or when the timing force also exceeds a predetermined margin). If the analysis of Stop analysis.
  • the test apparatus 20 can stop the analysis and perform processing efficiently.
  • FIG. 3 shows the processing timing of each unit when the processing of the first analysis unit 28 is continued accordingly because the analysis processing time of the second analysis unit 30 is long.
  • the second analysis unit 30 analyzes the repair solution from the first analysis unit 28 that has not finished the analysis of the repair solution in response to the completion of the test on the plurality of memories under test 10 (for example, the second group). , The analysis processing that was taken over is performed in parallel during the test period (for example, the third period) for the next plurality of memories under test 10 (for example, the third group). In addition, the first analysis unit 28 analyzes a repair solution for a plurality of memories 10 to be tested 10 (for example, the second group) during the period (for example, the third period).
  • the plurality of first analysis units 28 have completed the tests of the plurality of memories under test 10 (for example, the third group) and the plurality of memories under test 10 (for example, the second analysis unit 30) (for example, If the analysis of the repair solution for the first loop is not completed, a plurality of memories under test 10 (for example, the second group) are processed until the analysis of the repair solution by the second analysis unit 30 is completed. ) N V, continue the analysis of the rescue solution!
  • the first analysis unit 28 also extends the analysis, thereby concentrating the processing on the second analysis unit 30 and increasing the waiting time. Can be effectively tested.
  • FIG. 4 shows the calculation processing time of each first analysis unit 28 and the order of the analysis processing of the second analysis unit 30.
  • the second analysis unit 30 completes the analysis of the rescue solution at the timing at which the plurality of first analysis units 28 can start the analysis of the rescue solution for a plurality of different memories 10 to be tested.
  • the repair solution analysis process may be followed on condition that the number of units 28 is equal to or less than a predetermined threshold value.
  • the second analysis unit 30 is, for example, a timing at which analysis processing has not been completed, and the number of first analysis units 28 that have not completed analysis of the repair solution is equal to the test period of the memory under test 10.
  • the repair solution analysis process may be taken over, provided that the number is less than the number that the second analysis unit 30 can process.
  • the test apparatus 20 can take over at the earliest time within a range not exceeding the processing capability of the second analysis section 30 by determining the takeover timing to the second analysis section 30 in this way, and the entire apparatus The processing speed can be improved.
  • the second analysis unit 30 when the second analysis unit 30 takes over the analysis processing of the repair solution for two or more memories 10 under test from the plurality of first analysis units 28, the second analysis unit 30 reduces the memory cells under test 10 with fewer defective memory cells. Execute the analysis process prior to the analysis process with more defective memory cells in the memory under test 10! /.
  • the test apparatus 20 can calculate a repair solution from the memory under test 10 that is likely to be easier to calculate. Therefore, it is possible to reduce the memory under test 10 that determines that the repair is impossible.

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

　本発明の試験装置は、それぞれの被試験メモリに対応して設けられ、対応する被試験メモリを試験するための試験信号を当該被試験メモリに供給する複数の試験信号供給部と、それぞれの被試験メモリに対応して設けられ、当該被試験メモリの不良を検出する複数の不良検出部と、それぞれの被試験メモリに対応して設けられ、対応する被試験メモリ内の不良の記憶セルを当該被試験メモリが有するいずれかの予備セルに置換することにより当該被試験メモリの不良を救済するための救済解を求める複数の第１解析部と、複数の第１解析部が異なる複数の被試験メモリについて救済解の解析を開始することに応じて、救済解の解析を終えていない第１解析部から当該救済解の解析処理を引き継いで当該救済解を求める第２解析部とを備える。

Description

試験装置、試験方法、解析装置及びプログラム
技術分野
[0001] 本発明は、試験装置、試験方法、解析装置及びプログラムに関する。特に本発明 は、被試験メモリの不良の記憶セルの救済解を求める試験装置、試験方法、解析装 置及びプログラムに関する。
本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる 指定国については、下記の出願に記載された内容を参照により本出願に組み込み、 本出願の一部とする。
1.特願 2005— 268728 出願日 2005年 9月 15日
背景技術
[0002] 図 5は、半導体メモリの不良の記憶セルを予備セルに置換するための救済解 (例え ば、非特許文献 1参照。）を求める従来の試験装置 100の構成を示す。
試験装置 100は、複数の試験信号供給部 120と、複数の不良検出部 130と、複数 のフェイルメモリ 140と、複数の解析部 150とを備える。複数の試験信号供給部 120 は、対応する被試験メモリ 110に試験信号を供給する。複数の不良検出部 130は、 試験信号に応じて読み出されたデータに基づき、被試験メモリ 110の不良の記憶セ ルを特定する情報 (フェイル情報)を検出し、検出したフェイル情報を対応するフェイ ルメモリ 140に書き込む。フェイルメモリ 140に書き込まれたフェイル情報は、対応す る被試験メモリ 110についての試験が完了すると、対応する解析部 150に転送される 。複数の解析部 150は、転送されたフェイル情報に基づき、対応する被試験メモリ 11 0について救済解を求める。複数の解析部 150は、試験信号供給部 120及び不良 検出部 130による試験と並行して、救済解を求める処理を行う。
非特許文献 1： Jin- Fu Li、他 6名、 " A Built-in Self-Repair Scheme for Semiconductor Memories with 2- D Redundancy " 、 INTERNATONAL TEST CONFERENCE, INT ERNATONAL TEST CONFERENCE 2003 PROCEEDINGS、 2003年 9月 30日、 p.3 発明の開示
発明が解決しょうとする課題
[0003] 図 6は、従来の試験装置 100によって、複数個のグループ毎に被試験メモリ 110を 試験した場合の処理時間を示す。
試験装置 100が救済解の解析に費やす時間は、被試験メモリ 110の個体毎に異な る。従って、それぞれの解析部 150は、複数の被試験メモリ 110に対する解析を同時 に開始しても、解析の終了時間は個々に異なる。さらに、その救済解の解法は NP完 全であるので、解析にどれだけの時間を要するかはその解析が終了するまで不明で ある。このため、並行して行われている試験信号供給部 120及び不良検出部 130に よる試験が終了しても、解析が終了しない解析部 150が発生する場合もある。
[0004] ここで、解析部 150による解析が終了しない場合、フェイルメモリ 140に書き込まれ たフェイル情報は解析部 150に転送されないので、各不良検出部 130は、次の被試 験メモリ 110に対する試験を開始することができない。従って、試験装置 100は、複 数個のグループ毎に被試験メモリ 110を試験して ヽる場合、そのグループ内に解析 時間が長 、被試験メモリ 110がーつでもあると、次のグループの全てが試験できなく なる。この結果、次のグループの試験開始までの待ち時間 Xが長くなり、試験装置 10 0は、スループットが低下する。
[0005] そこで本発明は、上記の課題を解決することのできる試験装置、試験方法、解析装 置及びプログラムを提供することを目的とする。この目的は請求の範囲における独立 項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利 な具体例を規定する。
課題を解決するための手段
[0006] 上記課題を解決するために、本発明の第 1の形態においては、複数の被試験メモリ を試験する試験装置であって、それぞれの被試験メモリに対応してそれぞれ設けら れ、対応する被試験メモリを試験するための試験信号を当該被試験メモリに供給する 複数の試験信号供給部と、それぞれの被試験メモリに対応してそれぞれ設けられ、 対応する被試験メモリから試験信号に応じて読み出されたデータが期待値と一致し ない場合に当該被試験メモリの不良を検出する複数の不良検出部と、それぞれの被 試験メモリに対応してそれぞれ設けられ、対応する被試験メモリ内の不良の記憶セル を当該被試験メモリが有する 、ずれかの予備セルに置換することにより当該被試験メ モリの不良を救済するための救済解を求める複数の第 1解析部と、複数の第 1解析 部が異なる複数の被試験メモリについて救済解の解析を開始することに応じて、救 済解の解析を終えていない第 1解析部力 当該救済解の解析処理を引き継いで当 該救済解を求める第 2解析部とを備える試験装置を提供する。
[0007] 複数の第 1解析部は、複数の試験信号供給部および複数の不良検出部による第 2 の複数の被試験メモリの試験と並行して、既に試験された第 1の複数の被試験メモリ について救済解を解析し、第 2解析部は、複数の試験信号供給部および複数の不 良検出部による第 2の複数の被試験メモリの試験が終了したことに応じて、救済解の 解析を終えていない第 1解析部力 当該救済解の解析処理を引き継ぎ、複数の第 1 解析部は、複数の試験信号供給部および複数の不良検出部による第 2の複数の被 試験メモリの試験が終了したことに応じて、第 2の複数の被試験メモリについて救済 解の解析を開始してよい。
[0008] 第 2解析部は、第 2の複数の被試験メモリにつ 、て救済解の解析を終えて 、な!/、第 1解析部から当該救済解の解析処理を引き継ぐ場合において、第 1解析部力 引き 継 、だ、救済解の解析を終えて 、な 、第 1の被試験メモリにつ 、ての救済解の解析 を中止し、当該第 1の被試験メモリを救済不可と判定してよい。
[0009] 複数の第 1解析部は、複数の試験信号供給部および複数の不良検出部による第 3 の複数の被試験メモリの試験と並行して、既に試験された第 2の複数の被試験メモリ について救済解を解析し、複数の試験信号供給部および複数の不良検出部による 第 3の複数の被試験メモリの試験が終了し、かつ、第 2解析部による第 1の複数の被 試験メモリにつ 、ての救済解の解析が終了して 、な 、場合に、複数の第 1解析部は 、第 2解析部による救済解の解析が終了するまでの間、第 2の複数の被試験メモリに つ 、ての救済解の解析を継続してよ!、。
[0010] 複数の第 1解析部が異なる複数の被試験メモリについて救済解の解析を開始でき るタイミングにおいて、第 2解析部は、救済解の解析を終えていない第 1解析部の数 が予め定められたしきい値以下であることを条件として救済解の解析処理を引き継い でよい。
[0011] 複数の第 1解析部力 2以上の被試験メモリについての救済解の解析処理を引き 継いだ場合に、第 2解析部は、不良の記憶セルがより少ない被試験メモリについての 解析処理を、不良の記憶セルがより多い被試験メモリについての解析処理より先に 実行してよい。
[0012] それぞれの不良検出部は、対応する被試験メモリから試験信号に応じて読み出さ れたデータが期待値と一致しない場合に、当該被試験メモリにおける不良の記憶セ ルを特定するフェイル情報を記憶し、それぞれの第 1解析部は、フェイル情報に基づ V、て救済解を解析し、異なる複数の被試験メモリにつ 、て救済解の解析を開始でき るタイミングにぉ 、て救済解の解析を終えて!/、な!、場合にフェイル情報を第 2解析部 へ送信し、第 2解析部は、第 1解析部から受信したフェイル情報に基づいて、当該フ エイル情報に応じた救済解の解析を開始してょ 、。
[0013] 第 2解析部は、第 1解析部から引き継いだ未処理の解析処理を有しないことを条件 として、複数の第 1解析部と並行して、少なくとも 1つの第 1解析部に割り当てられた 解析処理の一部を実行してょ 、。
[0014] 本発明の第 2の形態においては、複数の被試験メモリを試験する試験方法であつ て、それぞれの被試験メモリに対応してそれぞれ設けられ、対応する被試験メモリを 試験するための試験信号を当該被試験メモリに供給する複数の試験信号供給段階 と、それぞれの被試験メモリに対応してそれぞれ設けられ、対応する被試験メモリから 試験信号に応じて読み出されたデータが期待値と一致しない場合に当該被試験メモ リの不良を検出する複数の不良検出段階と、それぞれの被試験メモリに対応してそ れぞれ設けられ、対応する被試験メモリ内の不良の記憶セルを当該被試験メモリが 有するいずれかの予備セルに置換することにより当該被試験メモリの不良を救済する ための救済解を求める複数の第 1解析段階と、複数の第 1解析段階が異なる複数の 被試験メモリについて救済解の解析を開始することに応じて、救済解の解析を終え ていない第 1解析段階力 当該救済解の解析処理を引き継いで当該救済解を求め る第 2解析段階とを備える試験方法を提供する。
[0015] 本発明の第 3の形態においては、複数の被試験メモリを試験する試験装置のプロ グラムであって、試験装置を、それぞれの被試験メモリに対応してそれぞれ設けられ 、対応する被試験メモリを試験するための試験信号を当該被試験メモリに供給する複 数の試験信号供給部と、それぞれの被試験メモリに対応してそれぞれ設けられ、対 応する被試験メモリから試験信号に応じて読み出されたデータが期待値と一致しな い場合に当該被試験メモリの不良を検出する複数の不良検出部と、それぞれの被試 験メモリに対応してそれぞれ設けられ、対応する被試験メモリ内の不良の記憶セルを 当該被試験メモリが有する 、ずれかの予備セルに置換することにより当該被試験メモ リの不良を救済するための救済解を求める複数の第 1解析部と、複数の第 1解析部 が異なる複数の被試験メモリについて救済解の解析を開始することに応じて、救済 解の解析を終えて 、な 、第 1解析部から当該救済解の解析処理を引き継 、で当該 救済解を求める第 2解析部として機能させるプログラムを提供する。
[0016] 本発明の第 4の形態においては、複数の被試験メモリを試験する試験装置の解析 装置であって、試験装置は、それぞれの被試験メモリに対応してそれぞれ設けられ、 対応する被試験メモリを試験するための試験信号を当該被試験メモリに供給する複 数の試験信号供給部と、それぞれの被試験メモリに対応してそれぞれ設けられ、対 応する被試験メモリから試験信号に応じて読み出されたデータが期待値と一致しな い場合に当該被試験メモリの不良を検出する複数の不良検出部と、それぞれの被試 験メモリに対応してそれぞれ設けられ、対応する被試験メモリ内の不良の記憶セルを 当該被試験メモリが有する 、ずれかの予備セルに置換することにより当該被試験メモ リの不良を救済するための救済解を求める複数の第 1解析部とを備え、複数の第 1解 析部が異なる複数の被試験メモリについて救済解の解析を開始することに応じて、 救済解の解析を終えて 、な 、第 1解析部から当該救済解の解析処理を引き継!、で 当該救済解を求める解析装置を提供する。
[0017] 本発明の第 5の形態においては、複数の被試験メモリを試験する試験装置の解析 装置のプログラムであって、試験装置は、それぞれの被試験メモリに対応してそれぞ れ設けられ、対応する被試験メモリを試験するための試験信号を当該被試験メモリに 供給する複数の試験信号供給部と、それぞれの被試験メモリに対応してそれぞれ設 けられ、対応する被試験メモリから試験信号に応じて読み出されたデータが期待値と 一致しない場合に当該被試験メモリの不良を検出する複数の不良検出部と、それぞ れの被試験メモリに対応してそれぞれ設けられ、対応する被試験メモリ内の不良の記 憶セルを当該被試験メモリが有するいずれかの予備セルに置換することにより当該 被試験メモリの不良を救済するための救済解を求める複数の第 1解析部とを備え、解 析装置を、複数の第 1解析部が異なる複数の被試験メモリについて救済解の解析を 開始することに応じて、救済解の解析を終えていない第 1解析部から当該救済解の 解析処理を引き継いで当該救済解を求めるように機能させるプログラムを提供する。
[0018] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
図面の簡単な説明
[0019] [図 1]本実施形態に係る試験装置 20の構成を示す。
[図 2]試験装置 20の各部の処理タイミングを示す。
[図 3]第 2解析部 30の解析処理時間が長いために、それに合わせて第 1解析部 28の 処理を継続する場合の各部の処理タイミングを示す。
[図 4]各第 1解析部 28の演算処理時間、及び、第 2解析部 30の解析処理の順序を示 す。
[図 5]従来の試験装置 100の構成を示す。
[図 6]従来の試験装置 100によって、複数個のグループ毎に被試験メモリを試験した 場合の処理時間を示す。
符号の説明
[0020] 10 被試験メモリ
20 試験装置
22 試験信号供給部
24 不良検出部
26 フェイルメモリ
28 第 1解析部
30 第 2解析部
100 従来の試験装置 110 被試験メモリ
120 試験信号供給部
130 不良検出部
140 フェイルメモリ
150 解析部
発明を実施するための最良の形態
[0021] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0022] 図 1は、本実施形態に係る試験装置 20の構成を示す。試験装置 20は、複数の被 試験メモリ 10— 1〜： LO— n (nは 2以上の自然数。以下、被試験メモリ 10と総称する。 )を同時に試験する。そして、試験装置 20は、それらの試験結果に基づき、それぞれ の被試験メモリ 10について、不良の記憶セルを予備セルに置換するための救済解を 効率的に算出する。なお、試験装置 20において被試験メモリ 10は、デバイス単位で もよ 、し、半導体メモリのチップ内の記憶領域を分割したブロック単位でもよ 、。
[0023] 試験装置 20は、複数の試験信号供給部 22— 1〜22— nと、複数の不良検出部 24 — l〜24—nと、複数のフェィルメモリ26— 1〜26—11と、複数の第 1解析部 28— 1〜 28 -nと、第 2解析部 30とを備える。
複数の試験信号供給部 22— 1〜22— n (以下、試験信号供給部 22と総称する。 ) は、それぞれの被試験メモリ 10に対応してそれぞれ設けられ、対応する被試験メモリ 10を試験するための試験信号を当該被試験メモリ 10に供給する。
[0024] 複数の不良検出部 24— 1〜24— n (以下、不良検出部 24と総称する。）は、それぞ れの被試験メモリ 10に対応してそれぞれ設けられ、対応する被試験メモリ 10から前 記試験信号に応じて読み出されたデータが期待値と一致しない場合に当該被試験 メモリ 10の不良を検出する。具体的には、不良検出部 24は、被試験メモリ 10が有す る多数の記憶セルのなかから、不良の記憶セルを検出する。不良検出部 24は、検出 した不良の記憶セルを特定する情報 (フェイル情報）を、対応するフェイルメモリ 26— 1〜26— nに書き込む。 [0025] 複数のフェイルメモリ 26— 1〜26— n (以下、フェイルメモリ 26と総称する。 )は、そ れぞれの被試験メモリ 10に対応してそれぞれ設けられ、不良検出部 24により書き込 まれた被試験メモリ 10のフェイル情報を記憶する。フェイルメモリ 26に書き込まれた フェイル情報は、対応する被試験メモリ 10についての試験が完了した後、対応する 第 1解析部 28— 1〜28— nに転送される。例えば、第 1解析部 28— 1〜28— nがフ エイルメモリ 26からデータを読み出すことにより、フェイル情報が転送される。
[0026] 複数の第 1解析部 28— 1〜28— n (以下、第 1解析部 28と総称する。）は、それぞ れの被試験メモリ 10に対応してそれぞれ設けられる。第 1解析部 28は、対応するフエ ィルメモリ 26に記憶されているフェイル情報が転送される。第 1解析部 28は、転送さ れたフェイル情報を参照して、対応する被試験メモリ 10内の不良の記憶セルを当該 被試験メモリ 10が有する 、ずれかの予備セルに置換することにより当該被試験メモリ 10の不良を救済するための救済解を求める。
第 2解析部 30は、複数の第 1解析部 28が次の異なる複数の被試験メモリ 10につい て救済解の解析を開始することに応じて、救済解の解析を終えて 、な 、 、ずれか一 つ又は複数の第 1解析部 28の当該救済解の処理を引き継いで、当該救済解を求め る。
[0027] このような試験装置 20は、第 1解析部 28及び第 2解析部 30により求められた救済 解を被試験メモリ 10内に設定することにより、対応する被試験メモリ 10に当該救済解 をフィードバックする。救済解が設定されることにより、被試験メモリ 10は、不良の記 憶セルに対してデータの書き込み又は読み出し等のアクセスがあった場合に、その アクセス先を不良の記憶セル力も予備セルに置き換えることができる。
[0028] 図 2は、試験装置 20の各部の処理タイミングを示す。
試験信号供給部 22及び不良検出部 24は、不良の記憶セルの検出のための試験 を、複数の被試験メモリ 10の単位 (例えば、 n個の被試験メモリ 10のグループ単位） で行う。具体的には、試験信号供給部 22及び不良検出部 24は、まず、最初の複数 の被試験メモリ 10 (例えば、第 1グループ）に対する試験を行う（第 1期間)。不良検出 部 24は、最初の複数の被試験メモリ 10 (例えば、第 1グループ）に対する試験を行い ながら、得られたフェイル情報 (例えば第 1グループのフェイル情報）を各フェイルメモ リ 26に順次書き込んでいく。続いて、試験が完了すると、フェイルメモリ 26に書き込ま れた第 1のグループについてのフェイル情報力 対応する第 1解析部 28に転送され る。例えば、例えば第 1のグループについての試験が完了すると、当該第 1のグルー プについてのフェイル情報が第 1解析部 28に転送される (第 2期間の開始部分)。続 いて、試験信号供給部 22及び不良検出部 24は、フェイル情報の転送が完了すると 、次の被試験メモリ 10 (例えば、第 2グループ）に対して試験を行う（第 2期間)。そし て、以後、各試験信号供給部 22及び不良検出部 24は、フェイル情報の転送及び試 験を繰り返し行う。
[0029] 各第 1解析部 28は、フェイルメモリ 26からフェイル情報が転送されると、対応する複 数の被試験メモリ 10に対する救済解を算出する。例えば、第 1解析部 28は、第 1の 期間で試験された第 1グループの被試験メモリ 10についてのフェイル情報がフェイル メモリ 26から転送されると、第 1グループの各被試験メモリ 10についての救済解を解 析する (第 2期間)。
[0030] このとき、試験信号供給部 22及び不良検出部 24と、第 1解析部 28とは、それぞれ 独立に動作をしており、被試験メモリ 10の異なるグループに対して並行して処理を行 う。例えば、第 2期間に示すように、第 1解析部 28は、複数の試験信号供給部 22およ び複数の不良検出部 24による異なる複数の被試験メモリ 10 (例えば第 2グループ） の試験と並行して、既に試験信号供給部 22及び不良検出部 24により試験された複 数の被試験メモリ 10 (例えば第 2グループの直前に試験した第 1グループ）について 救済解を解析する。
[0031] ここで、並行して行われている試験信号供給部 22及び不良検出部 24の試験が終 了しても、解析が終了しない第 1解析部 28が発生する場合がある（例えば、第 2期間 に示す第 1グループの被試験メモリ 10の # 2を参照。；)。このような場合、第 2解析部 3 0は、複数の試験信号供給部 22および複数の不良検出部 24による複数の被試験メ モリ 10 (例えば、第 2グループ）の試験が終了したことに応じて、救済解の解析を終え ていない第 1解析部 28から当該救済解の解析処理を引き継ぐ。例えば、第 2解析部 30は、試験信号供給部 22及び不良検出部 24による試験の終了タイミング又は当該 終了タイミング力も所定の時間後に、解析処理を引き継ぐ。また、第 2解析部 30は、も し複数の第 1解析部 28が解析を終えていなければ、複数の解析処理を引き継いでよ い (例えば、第 3期間参照。）。
[0032] 各第 1解析部 28は、救済解の解析処理が第 2解析部 30に引き継がれた場合、処 理中の当該解析処理を打ち切る。そして、第 1解析部 28は、複数の試験信号供給部 22および複数の不良検出部 24による複数の被試験メモリ 10 (例えば、第 2グループ )の試験が終了したことに応じて、当該複数の被試験メモリ 10 (例えば、第 2グループ )に対する救済解の解析を開始する。
[0033] 以上のように、試験装置 20は、第 1解析部 28による解析処理が所定の期間内に完 了しな力つた場合、第 2解析部 30がその解析処理を引き継ぐ。このため、試験装置 2 0は、不良の記憶セルが少ない等により救済解を容易に求めることができる大多数の 被試験メモリ 10に対しては第 1解析部 28が一定期間毎に解析処理をし、救済解を 容易に求めることができな 、少数の被試験メモリ 10に対しては第 2解析部 30が別途 独立に解析処理をするので、被試験メモリ 10の歩留を向上させることができ且つシス テムのスループットを向上させることできる。
[0034] また、試験装置 20は、第 2解析部 30については、それぞれの被試験メモリ 10に対 応させて設ける必要はなぐその数を被試験メモリ 10の数よりも少なくできる。従って 、第 2解析部 30を、第 1解析部 28と比較して高価ではあるが演算能力の高い情報処 理装置等により実現し、システム全体として処理能力を向上させることができる。 また、第 2解析部 30は、第 1解析部 28とネットワークを介して接続された情報処理 装置により実現することもできる。
[0035] また、第 2解析部 30は、プログラムをコンピュータに対してインストールすることによ り、実現することもできる。コンピュータにインストールされるプログラムは、記録媒体又 はネットワークを介して利用者によって提供される。
コンピュータにインストールされ、コンピュータを第 2解析部 30として機能させるプロ グラムは、複数の第 1解析部 28が異なる複数の被試験メモリ 10について救済解の解 析を開始することに応じて、救済解の解析を終えていない第 1解析部 28から救済解 の解析処理を引き継いで救済解を求めるモジュールを備える。このプログラム又はモ ジユーノレは、コンピュータ内部のプロセッサ等に働きかけて、当該コンピュータを、第 2解析部 30として機能させる。
[0036] 以上に示したプログラム又はモジュールは、外部の記憶媒体に格納されてもよい。
記憶媒体としては、フレキシブルディスク、 CD— ROMの他に、 DVD及び CD等の光 学記録媒体、 MO等の光磁気記録媒体、テープ媒体、 ICカード等の半導体メモリ等 を用いることができる。また、専用通信ネットワーク及びインターネット等に接続された サーバシステムに設けたノ、ードディスク又は RAM等の記憶装置を記録媒体として使 用し、ネットワークを介してプログラムをコンピュータに提供してもよい。
[0037] また、第 2解析部 30は、それぞれの第 1解析部 28から解析処理を引き継ぐ場合、 第 1解析部 28が救済解の解析を終えていない場合にフェイル情報を送信し、第 1解 析部 28から受信したフェイル情報に基づ 、て、当該フェイル情報に応じた救済解の 解析を開始する。このときに、それぞれの第 1解析部 28は、それぞれの第 1解析部 2 8が解析演算の途中であれば、処理中のデータも第 2解析部 30へ送信してもよい。 第 2解析部 30は、その途中情報を利用して救済解を解析してもよい。これより、試験 装置 20は、第 2解析部 30の演算量を軽減することができる。
[0038] また、第 2解析部 30は、第 1解析部 28から引き継いだ未処理の解析処理を有しな いことを条件として、複数の第 1解析部 28と並行して、少なくとも 1つの第 1解析部 28 に割り当てられた解析処理の一部を実行してもよい。すなわち、第 2解析部 30は、解 祈していない場合には、第 1解析部 28とともに解析処理を行ってもよい。これにより、 試験装置 20は、第 2解析部 30が有する演算リソースを有効に活用することができる。
[0039] また、第 2解析部 30は、複数の被試験メモリ 10 (例えば、第 2グループ）に対する試 験が終了したことに応じて、救済解の解析を終えていない第 1解析部 28から当該救 済解の解析処理を引き継ぐ場合、次の複数の被試験メモリ 10 (例えば、第 3グループ )に対する試験期間 (例えば、第 3期間）に、引き継いだ解析処理を行う。ここで、第 2 解析部 30は、例えばある所定の時刻までに、第 1解析部 28から引き継いだ救済解 の解析を終えていない場合には、その解析を中止し、当該被試験メモリ 10について は救済不可と判定してもよい。第 2解析部 30は、一例として、当該解析処理と並行し て行われている試験が終了したタイミング (又は、そのタイミング力も所定のマージン を経過したタイミング)で、弓 Iき継 、だ救済解の解析を終えて 、な 、場合にはその解 析を中止する。
試験装置 20は、このように第 2解析部 30の演算が長期化する場合には、解析を中 止して効率的に処理をすることができる。
[0040] 図 3は、第 2解析部 30の解析処理時間が長いために、それに合わせて第 1解析部 28の処理を継続する場合の各部の処理タイミングを示す。
第 2解析部 30は、複数の被試験メモリ 10 (例えば、第 2グループ）に対する試験が 終了したことに応じて、救済解の解析を終えていない第 1解析部 28から当該救済解 の解析処理を引き継ぐ場合、次の複数の被試験メモリ 10 (例えば、第 3グループ）に 対する試験期間 (例えば、第 3期間）に、引き継いだ解析処理を並行して行う。また、 第 1解析部 28は、その期間（例えば、第 3期間）において、既に試験された複数の被 試験メモリ 10 (例えば、第 2グループ）についての救済解を解析する。
[0041] ここで、複数の第 1解析部 28は、複数の被試験メモリ 10 (例えば、第 3グループ)の 試験が終了し、かつ、第 2解析部 30による複数の被試験メモリ 10 (例えば、第 1ダル ープ）についての救済解の解析が終了していない場合に、第 2解析部 30による救済 解の解析が終了するまでの間、複数の被試験メモリ 10 (例えば、第 2グループ）につ V、ての救済解の解析を継続してよ!、。
試験装置 20は、このように第 2解析部 30による解析の延長に伴い、第 1解析部 28 も併せて解析を延長することにより、第 2解析部 30に処理が集中して待ち時間が長く なることを防ぎ、効率的に試験することができる。
[0042] 図 4は、各第 1解析部 28の演算処理時間、及び、第 2解析部 30の解析処理の順序 を示す。
第 2解析部 30は、複数の第 1解析部 28が異なる複数の被試験メモリ 10について救 済解の解析を開始できるタイミングにお 、て、救済解の解析を終えて 、な 、第 1解析 部 28の数が予め定められたしきい値以下であることを条件として救済解の解析処理 を引き «いでよい。第 2解析部 30は、例えば、解析を終えていない解析処理を有し ていないタイミングであり、且つ、救済解の解析を終えていない第 1解析部 28の数が 被試験メモリ 10の試験期間中に第 2解析部 30が処理できる数以下であることを条件 として、救済解の解析処理を引き継いでもよい。 [0043] 試験装置 20は、このように第 2解析部 30への引継ぎタイミングを定めることによって 、第 2解析部 30による処理能力を超えない範囲で最も早い時刻に引継ぎすることが でき、装置全体の処理速度を向上させることができる。
また、第 2解析部 30は、複数の第 1解析部 28から 2以上の被試験メモリ 10について の救済解の解析処理を引き継いだ場合に、不良の記憶セルがより少ない被試験メモ リ 10につ!/、ての解析処理を、不良の記憶セルがより多 、被試験メモリ 10につ!/、ての 解析処理より先に実行してょ ヽ。
[0044] 試験装置 20は、このように解析順序を定めることにより、より演算が簡単である可能 性が高い被試験メモリ 10から救済解を算出することができるので、救済解の演算が 困難であるため救済が不可能であると判定する被試験メモリ 10を少なくすることがで きる。
[0045] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。

Claims

請求の範囲
[1] 複数の被試験メモリを試験する試験装置であって、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリを試験するための試験信号を当該被試験メモリに供給する複数の試験信号供給 部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリから前記試験信号に応じて読み出されたデータが期待値と一致しない場合に当 該被試験メモリの不良を検出する複数の不良検出部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリ内の不良の記憶セルを当該被試験メモリが有するいずれかの予備セルに置換す ることにより当該被試験メモリの不良を救済するための救済解を求める複数の第 1解 析部と、
前記複数の第 1解析部が異なる前記複数の被試験メモリについて前記救済解の解 析を開始することに応じて、前記救済解の解析を終えていない前記第 1解析部から 当該救済解の解析処理を引き継いで当該救済解を求める第 2解析部と
を備える試験装置。
[2] 前記複数の第 1解析部は、前記複数の試験信号供給部および前記複数の不良検 出部による第 2の前記複数の被試験メモリの試験と並行して、既に試験された第 1の 前記複数の被試験メモリにつ 、て前記救済解を解析し、
前記第 2解析部は、前記複数の試験信号供給部および前記複数の不良検出部に よる第 2の前記複数の被試験メモリの試験が終了したことに応じて、前記救済解の解 析を終えていない前記第 1解析部力 当該救済解の解析処理を引き継ぎ、
前記複数の第 1解析部は、前記複数の試験信号供給部および前記複数の不良検 出部による第 2の前記複数の被試験メモリの試験が終了したことに応じて、第 2の前 記複数の被試験メモリにつ 、て前記救済解の解析を開始する
請求項 1に記載の試験装置。
[3] 前記第 2解析部は、第 2の前記複数の被試験メモリにつ 、て前記救済解の解析を 終えていない前記第 1解析部力も当該救済解の解析処理を引き継ぐ場合において、 前記第 1解析部から引き継いだ、前記救済解の解析を終えていない第 1の前記被試 験メモリについての前記救済解の解析を中止し、当該第 1の被試験メモリを救済不可 と判定する
請求項 2に記載の試験装置。
[4] 前記複数の第 1解析部は、
前記複数の試験信号供給部および前記複数の不良検出部による第 3の前記複数 の被試験メモリの試験と並行して、既に試験された第 2の前記複数の被試験メモリに ついて前記救済解を解析し、
前記複数の試験信号供給部および前記複数の不良検出部による第 3の前記複数 の被試験メモリの試験が終了し、かつ、前記第 2解析部による第 1の前記複数の被試 験メモリにつ 、ての前記救済解の解析が終了して 、な 、場合に、前記複数の第 1解 析部は、前記第 2解析部による前記救済解の解析が終了するまでの間、第 2の前記 複数の被試験メモリにつ 、ての前記救済解の解析を継続する
請求項 2に記載の試験装置。
[5] 前記複数の第 1解析部が異なる前記複数の被試験メモリについて前記救済解の解 析を開始できるタイミングにおいて、前記第 2解析部は、前記救済解の解析を終えて いない前記第 1解析部の数が予め定められたしきい値以下であることを条件として前 記救済解の解析処理を引き継ぐ
請求項 1に記載の試験装置。
[6] 前記複数の第 1解析部力 2以上の前記被試験メモリについての前記救済解の解 析処理を引き継いだ場合に、前記第 2解析部は、不良の記憶セルがより少ない前記 被試験メモリにつ 、ての前記解析処理を、不良の記憶セルがより多 、前記被試験メ モリについての前記解析処理より先に実行する
請求項 1に記載の試験装置。
[7] それぞれの前記不良検出部は、対応する前記被試験メモリから前記試験信号に応 じて読み出されたデータが期待値と一致しない場合に、当該被試験メモリにおける不 良の記憶セルを特定するフェイル情報を記憶し、
それぞれの前記第 1解析部は、前記フェイル情報に基づ!/、て前記救済解を解析し 、異なる前記複数の被試験メモリにつ 、て前記救済解の解析を開始できるタイミング にお 、て前記救済解の解析を終えて 、な 、場合に前記フェイル情報を前記第 2解 析部へ送信し、
前記第 2解析部は、前記第 1解析部から受信した前記フェイル情報に基づいて、当 該フェイル情報に応じた前記救済解の解析を開始する
請求項 1に記載の試験装置。
[8] 前記第 2解析部は、前記第 1解析部から引き継いだ未処理の前記解析処理を有し ないことを条件として、前記複数の第 1解析部と並行して、少なくとも 1つの前記第 1 解析部に割り当てられた前記解析処理の一部を実行する
請求項 1に記載の試験装置。
[9] 複数の被試験メモリを試験する試験方法であって、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリを試験するための試験信号を当該被試験メモリに供給する複数の試験信号供給 段階と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリから前記試験信号に応じて読み出されたデータが期待値と一致しない場合に当 該被試験メモリの不良を検出する複数の不良検出段階と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリ内の不良の記憶セルを当該被試験メモリが有するいずれかの予備セルに置換す ることにより当該被試験メモリの不良を救済するための救済解を求める複数の第 1解 析段階と、
前記複数の第 1解析段階が異なる前記複数の被試験メモリについて前記救済解の 解析を開始することに応じて、前記救済解の解析を終えていない前記第 1解析段階 から当該救済解の解析処理を引き継いで当該救済解を求める第 2解析段階と を備える試験方法。
[10] 複数の被試験メモリを試験する試験装置のプログラムであって、
前記試験装置を、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリを試験するための試験信号を当該被試験メモリに供給する複数の試験信号供給 部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリから前記試験信号に応じて読み出されたデータが期待値と一致しない場合に当 該被試験メモリの不良を検出する複数の不良検出部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリ内の不良の記憶セルを当該被試験メモリが有するいずれかの予備セルに置換す ることにより当該被試験メモリの不良を救済するための救済解を求める複数の第 1解 析部と、
前記複数の第 1解析部が異なる前記複数の被試験メモリについて前記救済解の解 析を開始することに応じて、前記救済解の解析を終えていない前記第 1解析部から 当該救済解の解析処理を引き継いで当該救済解を求める第 2解析部と
して機能させるプログラム。
複数の被試験メモリを試験する試験装置の解析装置であって、
前記試験装置は、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリを試験するための試験信号を当該被試験メモリに供給する複数の試験信号供給 部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリから前記試験信号に応じて読み出されたデータが期待値と一致しない場合に当 該被試験メモリの不良を検出する複数の不良検出部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリ内の不良の記憶セルを当該被試験メモリが有するいずれかの予備セルに置換す ることにより当該被試験メモリの不良を救済するための救済解を求める複数の第 1解 析部とを備え、
前記複数の第 1解析部が異なる前記複数の被試験メモリについて前記救済解の解 析を開始することに応じて、前記救済解の解析を終えていない前記第 1解析部から 当該救済解の解析処理を引き継いで当該救済解を求める 解析装置。
複数の被試験メモリを試験する試験装置の解析装置のプログラムであって、 前記試験装置は、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリを試験するための試験信号を当該被試験メモリに供給する複数の試験信号供給 部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリから前記試験信号に応じて読み出されたデータが期待値と一致しない場合に当 該被試験メモリの不良を検出する複数の不良検出部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メ モリ内の不良の記憶セルを当該被試験メモリが有するいずれかの予備セルに置換す ることにより当該被試験メモリの不良を救済するための救済解を求める複数の第 1解 析部とを備え、
前記解析装置を、
前記複数の第 1解析部が異なる前記複数の被試験メモリについて前記救済解の解 析を開始することに応じて、前記救済解の解析を終えていない前記第 1解析部から 当該救済解の解析処理を引き継いで当該救済解を求める
ように機能させるプログラム。
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