FR2677476A1 - Memoire tampon auxiliaire partagee et procede pour tester automatiquement une telle memoire. - Google Patents
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Abstract
Dans une mémoire tampon auxiliaire (10) partagée entre plusieurs processeurs (11 à 14), chacun de plusieurs moyens (21 à 24) donnant une information relative à la connexion indique si, oui ou non, chacun des processeurs est logiquement connecté à la mémoire tampon auxiliaire. Des moyens (26) donnant l'information relative au test indiquent que l'un des processeurs peut procéder à un test. L'information relative au test peut valoriser à un le moyen (26) donnant l'information relative au test lorsqu'il est indiqué que tous les processeurs sont logiquement déconnectés d'avec la mémoire tampon auxiliaire.
Description
Cette invention concerne une mémoire tampon auxiliaire partagée entre une pluralité de processeurs de données, ainsi qu'un procédé pour tester la mémoire tampon auxiliaire conformément à un programme de test prédéterminé.
Une mémoire tampon auxiliaire partagée entre une pluralité de processeurs de données est généralement dénommée mémoire tampon auxiliaire partagée et elle peut opérer pour effectuer une opération de transfert de données vers, et depuis, l'un des processeurs qui est logiquement connecté à la mémoire tampon auxiliaire partagée. Chacun des processeurs de données comporte une unité centrale de traitement, une unité de mémoire principale et une unité de commande de la mémoire. Lorsque l'un des processeurs de données nécessite l'emploi de la mémoire tampon auxiliaire partagée, celui, dont il est question, de ces processeurs de données envoie une demande de connexion à la mémoire tampon auxiliaire partagée. Si la mémoire tampon auxiliaire partagée est vacante, la demande de connexion est acceptée.Ceci signifie que celui, dont il est question, des processeurs de données est logiquement connecté à la mémoire tampon auxiliaire partagée.
Lorsque l'un des processeurs de données est logiquement connecté à la mémoire tampon auxiliaire partagée, les autres processeurs de données ne peuvent pas accéder à la mémoire tampon auxiliaire partagée.
Entre-temps, il faut périodiquement procéder à un test de la mémoire tampon auxiliaire partagée pour détecter si, oui ou non, la mémoire tampon auxiliaire partagée présente un dérangement ou un obstacle. Tout processeur de données peut tester la mémoire tampon auxiliaire partagée conformément à un programme de test prédéterminé. Le programme de test est mémorisé dans l'unité de mémoire principale de chacun des processeurs de données.
En pratique, un opérateur donne une instruction d'exécution du test à l'un des processeurs de données par l'intermédiaire d'un dispositif d'entrez de l'instruction, par exemple un clavier, pour procéder au test de la mémoire tampon auxiliaire partagée.
Dans ce cas, l'opérateur doit vérifier si, oui ou non, la mémoire tampon auxiliaire partagée est occupée. En d'autres termes, l'opérateur doit vérifier si, oui ou non, l'un des processeurs de données est logiquement connecté à la mémoire tampon auxiliaire partagée. Si l'un des processeurs de données occupe la mémoire tampon auxiliaire partagée, l'opérateur doit attendre pour procéder à l'opération d'entrée de l'instruction d'exécution du test. Dans tous les cas, dans un procédé conventionnel pour tester la mémoire tampon auxiliaire partagée, il est impossible de procéder au test de la mémoire tampon auxiliaire partagée sans un jugement de l'opérateur.
Un but de cette invention est donc de proposer un procédé permettant de procéder automatiquement à un test d'une mémoire tampon auxiliaire partagée.
Un autre but de cette invention est de proposer la mémoire tampon auxiliaire partagée qui est particulièrement utilisable dans le procédé mentionné ci-dessus.
D'autres buts de cette invention apparaîtront au fur et à mesure que la description progresse.
Pour décrire l'essence d'un premier aspect de cette invention, il est possible de comprendre qu'une mémoire tampon auxiliaire est partagée entre une pluralité de processeurs et peut opérer pour effectuer une opération de transfert de données vers, et depuis, l'un des processeurs d'une pluralité de processeurs qui est logiquement connecté à la mémoire tampon auxiliaire. Chacun des processeurs de la pluralité de processeurs envoie une demande de valorisation à un à la mémoire tampon auxiliaire lorsque chacun des processeurs de la pluralité de processeurs procède à un test de la mémoire tampon auxiliaire conformément à un programme de test prédéterminé.
Selon le premier aspect de cette invention, la mémoire tampon auxiliaire comporte une pluralité de moyens donnant 11 information relative à la connexion, moyens dont chacun correspond à chacun des processeurs de la pluralité de processeurs pour indiquer si, oui ou non, chacun des processeurs de la pluralité de processeurs est logiquement connecté à la mémoire tampon auxiliaire, des moyens donnant l'information relative au test pour indiquer si oui ou non, celui, dont il est question, des processeurs de la pluralité de processeurs est en situation de pouvoir procéder au test, et des moyens d'autorisation connectés à la pluralité de moyens donnant l'information relative à la connexion et recevant la demande de valorisation à un pour autoriser les moyens donnant l'information relative au test à indiquer que celui, dont il est question, des processeurs de la pluralité de processeurs est en situation de pouvoir procéder au test lorsque tous les moyens donnant l'information relative à la liaison indiquent que tous les processeurs de la pluralité de processeurs sont logiquement déconnectés d'avec la mémoire tampon auxiliaire.
Pour décrire l'essence d'un second aspect de cette invention, il est possible de comprendre qu'un procédé est prévu pour tester une mémoire tampon auxiliaire partagée parmi une pluralité de processeurs et pouvant opérer pour procéder à une opération de transfert de données vers, et depuis, l'un des processeurs d'une pluralité de processeurs qui est logiquement connecté à la mémoire tampon auxiliaire.
Chacun des processeurs de la pluralité de processeurs envoie une demande de valorisation à un à la mémoire tampon auxiliaire lorsque chacun des processeurs de la pluralité de processeurs procède à un test de la mémoire tampon auxiliaire conformément à un programme de test prédéterminé. La mémoire tampon auxiliaire comporte des moyens donnant une information relative au test pour indiquer, par une information relative au test, si, oui ou non, celui, en question, des processeurs de la pluralité de processeurs est en situation de pouvoir procéder au test.
L'information relative au test indique que celui, en question, des processeurs de la pluralité de processeurs est en situation de pouvoir procéder au test lorsque l'information relative au test a une valeur logique prédéterminée.
Selon le second aspect de cette invention, le procédé comporte les étapes consistant à exécuter une instruction de valorisation à un pour faire en sorte que les moyens donnant l'information relative au test présentent l'information relative au test ayant la valeur logique prédéterminée; décider si, oui ou non, les moyens donnant l'information relative au test présentent l'information relative au test ayant la valeur logique prédéterminée; connecter logiquement celui, dont il est question, des processeurs de la pluralité de processeurs à la mémoire tampon auxiliaire lorsque les moyens donnant l'information relative au test présentent l'information relative au test ayant la valeur logique prédéterminée; autoriser l'exécution du test lorsque les moyens donnant l'information relative au test présentent l'information relative au test ayant la valeur logique prédéterminée; et refuser l'exécution du test lorsque les moyens donnant l'information relative au test ne présentent pas l'information relative au test ayant la valeur logique prédéterminée.
La figure 1 est un diagramme par blocs pour illustrer une mémoire tampon auxiliaire partagée conforme à une première réalisation de cette invention et pour illustrer une relation de connexion entre la mémoire tampon axiliaire partagée et une pluralité de processeurs de données.
La figure 2 est un diagramme par blocs pour illustrer la construction de l'un des processeurs de données illustré sur la figure 1.
La figure 3 est une illustration employée pour décrire les opérations des unités de mémoire principale incluses dans les processeurs de données illustrés sur la figure 1.
La figure 4 représente un ordinogramme employé pour décrire les opérations des processeurs de données illustrés sur la figure 1.
La figure 5 représente les formats des instructions de valorisation à un et d'actualisation de l'information relative au test exécutées par les processeurs de données illustrés sur la figure 1.
La figure 6 est un ordinogramme employé pour décrire les instructions de valorisation à un et d'actualisation de l'information relative au test exécutées par les processeurs de données illustrés sur la figure 1.
La figure 7 est un ordinogramme employé pour décrire un programme de test exécuté par les processeurs de données illustrés sur la figure 1.
En se reportant à la figure 1, on va décrire ce qui concerne une mémoire tampon auxiliaire partagée 10 conforme à une première réalisation de cette invention. La mémoire tampon auxiliaire partagée 10 comporte quatre ports 101 à 104, du premier au quatrième, qui sont connectés à quatre processeurs de données 11 à 14, du premier au quatrième, par l'intermédiaire de quatre lignes de signaux SL1,
SL2, SL3 et SL4, de la première à la quatrième, respectivement. Ceci signifie que les quatre processeurs de données 11 à 14, du premier au quatrième, sont physiquement connectés à la mémoire tampon auxiliaire partagée 10. Les quatre processeurs de données 11 à 14, du premier au quatrième, partagent la mémoire tampon auxiliaire partagée 10.Par exemple, lorsque le premier processeur de données 11 nécessite l'utilisation de la mémoire tampon auxiliaire partagée 10, le premier processeur de données 11 envoie une demande de connexion à la mémoire tampon auxiliaire partagée 10. Si la mémoire tampon auxiliaire partagée 10 est vacante, la demande de connexion est acceptée.
SL2, SL3 et SL4, de la première à la quatrième, respectivement. Ceci signifie que les quatre processeurs de données 11 à 14, du premier au quatrième, sont physiquement connectés à la mémoire tampon auxiliaire partagée 10. Les quatre processeurs de données 11 à 14, du premier au quatrième, partagent la mémoire tampon auxiliaire partagée 10.Par exemple, lorsque le premier processeur de données 11 nécessite l'utilisation de la mémoire tampon auxiliaire partagée 10, le premier processeur de données 11 envoie une demande de connexion à la mémoire tampon auxiliaire partagée 10. Si la mémoire tampon auxiliaire partagée 10 est vacante, la demande de connexion est acceptée.
La mémoire tampon auxiliaire partagée 10 peut opérer pour effectuer une opération de transfert de données vers, et depuis, le premier processeur de données 11. Ceci signifie que le premier processeur de données
Il est logiquement connecté à la mémoire tampon auxiliaire partagée 10. Ceci s' applique aux autres processeurs de données 12 à 14, du second au quatrième. Aux autres processeurs de données 12 14, du second au quatrième, il est refusé d'utiliser la mémoire tampon auxiliaire partagée 10 pendant que le premier processeur de données 11 occupe la mémoire tampon auxiliaire partagée 10.
Il est logiquement connecté à la mémoire tampon auxiliaire partagée 10. Ceci s' applique aux autres processeurs de données 12 à 14, du second au quatrième. Aux autres processeurs de données 12 14, du second au quatrième, il est refusé d'utiliser la mémoire tampon auxiliaire partagée 10 pendant que le premier processeur de données 11 occupe la mémoire tampon auxiliaire partagée 10.
La mémoire tampon auxiliaire partagée 10 comporte quatre, du premier au quatrième, registres, 21 à 24, du bit d'information relative à la connexion, registres dont chacun correspond à chacun des quatre processeurs de données 11 à 14, du premier au quatrième. Chacun des quatre, du premier au quatrième, registres, 21 à 24, du bit d'information relative à la connexion est un registre à bit unique et il a pour rôle d'enregistrer quatre, du premier au quatrième, drapeaux d'information de connexion dont chacun indique si, oui ou non, chacun des quatre, du premier au quatrième, processeurs de données 11 à 14 est logiquement connecté à la mémoire tampon auxiliaire partagée 10. Par conséquent, chacune des quatre, de la première à la quatrième, informations relatives à la connexion est constituée d'un bit unique.
Par exemple, lorsque le premier processeur de données 11 est logiquement connecté à la mémoire tampon auxiliaire partagée 10, la première information relative à la connexion a la valeur logique un. Si le premier processeur de données 11 est logiquement déconnecté d'avec la mémoire tampon auxiliaire partagée 10, la première information relative à la connexion a la valeur logique zéro. Les quatre, du premier au quatrième, registres, 21 à 24, du bit d'information relative à la connexion présentent quatre, de la première à la quatrième, bornes de sortie d'inversion, respectivement, représentées sous forme de petits cercles, et ils produisent quatre, de la première à la quatrième, informations inversées relatives à la connexion, par l'intermédiaire respectivement des quatre, de la première à la quatrième, bornes de sortie d'inversion.
Dans ces circonstances, chacun des quatre, du premier au quatrième, registres 21 à 24 du bit d'information relative à la connexion peut être dénommé moyen d'indication de l'information relative à la connexion.
La mémoire tampon auxiliaire partagée 10 comporte en outre une porte ET 25 présentant quatre, de la première à la quatrième, bornes d'entrée connectées aux quatre, de la première à la quatrième, bornes de sortie d'inversion, respectivement, et présentant une cinquième borne d'entrée qui reçoit une demande de valorisation à un, SRE. La demande de valorisation à un, SRE, est constituée d'un bit unique et elle provient de l'un des quatre, du premier au quatrième, processeurs de données 11 à 14. Par exemple, lorsque le premier processeur de données 11 demande un test de la mémoire tampon auxiliaire partagée 10, le premier processeur de données 11 envoie une demande de valorisation à un, SRE, à la porte ET 25.La porte
ET 25 envoie un signal de sortie de porte présentant la valeur logique un dans le cas où la porte ET 25 a reçu la demande de valorisation à un, SRE, présentant la valeur logique un et où les quatre, de la première à la quatrième, informations inversées relatives à la connexion ont la valeur logique un. Ceci signifie qu'aucun des quatre, du premier au quatrième, processeurs de données il à 14 n'est logiquement connecté à la mémoire tampon auxiliaire partagée 10. En d'autres termes, aucun des quatre, du premier au quatrième, processeurs de données 11 à 14 n'occupe la mémoire tampon auxiliaire partagée 10.
ET 25 envoie un signal de sortie de porte présentant la valeur logique un dans le cas où la porte ET 25 a reçu la demande de valorisation à un, SRE, présentant la valeur logique un et où les quatre, de la première à la quatrième, informations inversées relatives à la connexion ont la valeur logique un. Ceci signifie qu'aucun des quatre, du premier au quatrième, processeurs de données il à 14 n'est logiquement connecté à la mémoire tampon auxiliaire partagée 10. En d'autres termes, aucun des quatre, du premier au quatrième, processeurs de données 11 à 14 n'occupe la mémoire tampon auxiliaire partagée 10.
La mémoire tampon auxiliaire partagée 10 comporte en outre un registre 26 du bit d'information relative au test, registre connecté à la porte ET 25. Le registre 26 du bit d'information relative au test a pour rôle d'enregistrer l'information relative au test indiquant si, oui ou non, l'un des quatre, du premier au quatrième, processeurs de données 11 à 14 est en situation de pouvoir procéder au test.
Lorsque la porte ET 25 produit le signal de sortie de porte de valeur logique un, le registre 26 du bit d'information relative au test enregistre une information relative au test de valeur logique un.
Par conséquent, lorsque le registre 26 des bits d'information relative au test présente une information relative au test de valeur logique un, cela signifie que l'un des quatre, du premier au quatrième, processeurs de données 11 à 14 est en situation de pouvoir procéder au test. Au contraire, lorsque le registre 26 des bits d'information relative au test présente l'information relative au test de valeur logique zéro, cela signifie qu'aucun des quatre, du premier au quatrième, processeurs de données 11 à 14 n'est en situation de pouvoir procéder au test. Dans ces circonstances, la porte ET 25 peut être dénommée moyen d'autorisation pour autoriser le registre 26 du bit d'information relative au test à présenter l'information relative au test de valeur logique un. Le registre 26 du bit d'information relative au test peut être dénommé moyen donnant l'information relative au test. Chacun des quatre, du premier au quatrième, processeurs de données 11 à 14 est capable de se référer à l'information relative au test. En outre, les quatre, du premier au quatrième, processeurs de données 11 à 14 sont capables d'actualiser le registre 26 du bit d'information relative au test au moyen d'une demande d'actualisation, RRE après achèvement du test. Il résulte de l'actualisation que l'information relative au test est modifiée ou actualisée pour passer de la valeur logique un à la valeur logique zéro.
L'opération décrite ci-dessus est effectuée en fonction d'une instruction de valorisation à un de l'information relative au test et d'une instruction d'actualisation qui sera décrite plus loin.
En se reportant à la figure 2, on va décrire le premier processeur de données 11. Comme cela est bien connu de l'homme de l'art, le premier processeur de données 11 comporte une première unité centrale de traitement 11-1, une première unité de mémoire principale 11-2 et une première unité de commande de la mémoire 11-3. Chacun des autres, du second ou troisième, processeurs de données 12 à 14 a la même construction que le premier processeur de données 11.
En se reportant à la figure 3, on va maintenant décrire ce qui concerne la relation entre la mémoire tampon auxiliaire partagée 10 et les quatre, de la première à la quatrième, unités de mémoire principale 11-2, 12-2, 13-2 et 14-2. Les trois, de la seconde à la quatrième, unités de mémoire principale 12-2, 13-2 et 14-2 sont incluses dans les trois, du second au quatrième, processeurs de données 12 à 14 respectivement. Dans l'exemple illustré, le premier processeur de données 11 va procéder au test de la mémoire tampon auxiliaire partagée 10 conformément à un programme de test prédéterminé TP mémorisé dans la première unité de mémoire principale 11-2. La première unité de mémoire principale 11-2 comporte une zone de programme PA et une zone de données DA, dont l'une et l'autre servent à exécuter le programme de test prédéterminé TP.Le programme de test prédéterminé TP sera décrit plus loin. Chacun des trois, du second au quatrième, processeurs de données 12 à 14 met en oeuvre chaque système d'exploitation en utilisant les trois, de la seconde à la quatrième, unités de mémoire principale 12-2 à 14-2. Pour parler de façon générale, un seul processeur de données utilise un seul système d'exploitation comme on va le décrire présentement. Toutefois un seul processeur de données pourrait utiliser une pluralité de système d'exploitation dans un système de calcul virtuel.
En se reportant à la figure 4, on va maintenant décrire ce qui concerne le second processeur de données 12 qui met en oeuvre le système d'exploitation en utilisant la mémoire tampon auxiliaire partagez 10. A un premier pas S1, le second processeur de données 12 produit la demande de connexion. Si la mémoire tampon auxiliaire partagée 10 est vacante, la demande de connexion est acceptée. Il en résulte que la mémoire tampon auxiliaire partagée 10 est logiquement connectée au second processeur de données 12. Dans ce cas, l'information relative à la seconde connexion du second registre 22 du bit d'information relative à la connexion prend la valeur logique un.
A un second pas S2, le second processeur de données 12 met en oeuvre le système d'exploitation en utilisant la mémoire tampon auxiliaire partagée 10. Lorsque le second processeur de données 12 a achevé la mise en oeuvre du système d'exploitation, le système passe à un troisième pas S3. Au troisième pas S3, la mémoire tampon auxiliaire partagée 10 est logiquement déconnectée d'avec le second processeur de données 12.
En se reportant à la figure 5, la description concerne les formats de l'instruction de valorisation à un de l'information relative au test et de l'instruction d'actualisation mentionnées en liaison avec la figure 1. Sur la figure 5(a), l'instruction de valorisation à un de l'information relative au test est représentée par trente deux bits et elle comporte un code opération "88" constitué de huit bits, du bit d'ordre zéro au bit d'ordre 7, BO à
B7, d'un code optionnel constitué des bits allant du bit d'ordre huit au bit d'ordre quinze, B8 à B15, et d'un code additionnel constitué des bits allant du bit d'ordre seize au bit d'ordre 31, B16 à B31.
B7, d'un code optionnel constitué des bits allant du bit d'ordre huit au bit d'ordre quinze, B8 à B15, et d'un code additionnel constitué des bits allant du bit d'ordre seize au bit d'ordre 31, B16 à B31.
Dans cet exemple, l'actualisation de l'information relative au test est indiquée par le code opération "88". Lorsque le code optionnel indique "01", la
SRE f (figure 1) est demande de valorisation à un, envoyée à la porte ET 25. Pour indiquer le résultat d'exécution de l'instruction de valorisation à un de l'information relative au test, un code de condition de valorisation à un, CC, est utilisé comme décrit plus loin. Le code de condition de valorisation à un,CC,indique, si oui ou non, l'information relative au test a pris la valeur logique un. Par exemple, lorsque l'information relative au test a pris la valeur logique un du fait de la demande de valorisation à un, SRE, le code de condition de valorisation à un CC, prend la valeur zéro "0".Si l'information relative au test ne prend pas la valeur logique un bien qu'elle ait reçu la demande de valorisation à un , SRE, le code de condition de valorisation à un1CC,prend la valeur deux "2".
SRE f (figure 1) est demande de valorisation à un, envoyée à la porte ET 25. Pour indiquer le résultat d'exécution de l'instruction de valorisation à un de l'information relative au test, un code de condition de valorisation à un, CC, est utilisé comme décrit plus loin. Le code de condition de valorisation à un,CC,indique, si oui ou non, l'information relative au test a pris la valeur logique un. Par exemple, lorsque l'information relative au test a pris la valeur logique un du fait de la demande de valorisation à un, SRE, le code de condition de valorisation à un CC, prend la valeur zéro "0".Si l'information relative au test ne prend pas la valeur logique un bien qu'elle ait reçu la demande de valorisation à un , SRE, le code de condition de valorisation à un1CC,prend la valeur deux "2".
Sur la figure 5(b), l'instruction d'actualisation est semblable à celle représentée sur la figure 5(a).
Si le code optionnel indique "00", la demande d'actualisation RRE (figure 1) est envoyée au registre 26 du bit d'information relative au test. Il en résulte que l'information relative au test est modifiée pour passer de la valeur logique un à la valeur logique zéro. Dans ce cas, un code de condition d'actualisation CC' prend la valeur zéro "0".
En se reportant à la figure 6, on va décrire l'instruction de valorisation à un de l'information relative au test et l'instruction d'actualisation.
Supposons que le premier processeur de données 11 exécute l'instruction de valorisation à un de l'information relative au test ainsi que l'instruction d'actualisation. A un premier pas SS1, la demande de valorisation à un#SRE,est envoyée, par le premier processeur de données 11, à la porte ET 25 pour donner la valeur logique un à l'information relative au test du registre 26 du bit d'information relative au test. Au second pas SS2, le premier processeur de données 11 décide si, oui ou non, le registre 26 du bit d'information relative au test présente la valeur logique un.Si le registre 26 du bit d'information relative au test présente la valeur logique zéro, l'opération passe au troisième pas 853. Au troisième pas SS3, le premier processeur de données 11 décide que la valorisation à un est refusée. Alors le troisième pas SS3 est suivi d'un quatrième pas 554. Au quatrième pas SS4, le code de condition de valorisation à un, CC, change pour prendre la valeur "2". De cette façon l'opération de l'instruction de valorisation à un de l'information relative au test est achevée.
Au second pas SS2, lorsque le registre 26 du bit d'information relative au test présente la valeur logique un, l'opération passe à un cinquième pas 555. Au cinquième pas SS5, le premier processeur de données Il décide que la valorisation à un est acceptée. Dans ce cas, le code de condition de valorisation à un,CC,prend la valeur "0" au sixième pas 556. Par conséquent la mise en oeuvre de l'instruction de valorisation à un de l'information relative au test est achevée.
Dans la mise en oeuvre de l'instruction d'actualisation, la demande d'actualisation RRE est envoyée au registre 26 du bit d'information relative au test à un septième pas 887. Dans ce cas, le code de condition d'actualisation CC' prend la valeur "0" à un huitième pas 888. Par conséquent la mise en oeuvre de l'instruction d'actualisation est achevée.
En se reportant à la figure 7, on va maintenant décrire ce qui concerne le programme de test prédéterminé TP mentionné en liaison avec la figure 3. Supposons que le premier processeur de données 11 demande le test de la mémoire tampon auxiliaire partagée 10 à un premier pas ST1, le premier processeur de données 11 exécute l'instruction de valorisation à un de l'information relative au test.
Comme décrit en liaison avec la figure 6, l'instruction de valorisation à un de l'information relative au test a pour rôle de donner la valeur logique un à l'information, relative au test, du registre 26 du bit d'information relative au test (figure 1).
A un second pas ST2, le premier processeur de données Il juge si le code de condition de valorisation à un CC, indique "0" ou si le code de condition de valorisation à un , CC, indique "2". Si le code de condition CC indique "0", l'opération passe à un troisième pas ST3. Au troisième pas ST3, le premier processeur de données Il décide que la demande de valorisation à un, 8RE, est acceptée. Ceci signifie que la mémoire tampon auxiliaire partagée 10 est vacante pour la raison mentionnée en liaison avec la figure 1.Par conséquent, la mémoire tampon auxiliaire partagée 10 est logiquement connectée au premier processeur de données 11 à un quatrième pas ST4. Ensuite, le test de la mémoire tampon auxiliaire partagée 10 est effectué par le premier processeur de données Il à un cinquième pas ST5.
Le premier processeur de données 11 juge si, oui ounan, la mémoire tampon auxiliaire partagée 10 présente un dérangement ou un obstacle.
Lorsque le test est achevé, la mémoire tampon auxiliaire partagée 10 est logiquement déconnectée d'avec le premier processeur de données 11 à un sixième pas ST6. Ensuite, l'instruction d'actualisation est exécutée à un septième pas 8T7 comme décrit en liaison avec la figure 6.
Au second pas ST2, si le code de condition de valorisation à un,CC,indique "2", l'opération passe à un huitième pas ST8. Au huitième pas ST8, le premier processeur de données 11 décide que la demande de valorisation à un ,SRE est refusée. Pour la raison mentionnée en liaison avec la figure 1, ceci signifie que l'un des quatre, du premier au quatrième, processeurs de données 11 à 14 occupe la mémoire tampon auxiliaire partagée 10. Dans ce cas, une unité de visualisation (non représentée) visualise que l'un des quatre, du premier au quatrième, processeurs de données 11 à 14 occupe la mémoire tampon auxiliaire partagée 10. Par conséquent, l'exécution du test est stoppée.
Comme il apparaît de cette description, il est possible de procéder automatiquement au test de la mémoire tampon auxiliaire partagée sans nécessiter un jugement de la part de 11 opérateur. L'opération mentionnée ci-dessus s'applique aux trois, du second au quatrième, processeurs de données.
Bien que l'invention ait été décrite jusqu'ici en liaison avec l'une de ses réalisations préférées, il sera facilement possible à l'homme de l'art de mettre cette invention en pratique de différentes autres façons.
Claims (3)
1. Mémoire tampon auxiliaire (10) partagée entre une pluralité de processeurs (11 à 14) et pouvant opérer pour effectuer une opération de transfert de données vers llunr et depuis l'un, des processeurs de ladite pluralité de processeurs (11 à 14) qui est logiquement connecté à ladite mémoire tampon auxiliaire (10), chacun des processeurs de ladite pluralité de processeurs envoyant une demande de valorisation à un (SRE) à ladite mémoire tampon auxiliaire (10) lorsque chacun des processeurs de ladite pluralité de processeurs procède à un test de ladite mémoire tampon auxiliaire conformément à un programme de test prédéterminé, ladite mémoire tampon auxiliaire (10) étant caractérisée par Le fait qu'elle comporte::
une pluralité de moyens (21 à 24) donnant l'information relative à la connexion, moyens dont chacun correspond à chacun des processeurs de ladite pluralité de processeurs pour indiquer si, oui ou non, chacun des processeurs de ladite pluralité de processeurs est logiquement connecté à ladite mémoire tampon auxiliaire (10);
des moyens (26) donnant l'information relative au test pour indiquer si oui ou non, celui, dont il est question, des processeurs de ladite pluralité de processeurs est en situation de pouvoir procéder audit test; et
des moyens d'autorisation (25) connectés à ladite pluralité de moyens (21 à 24) donnant l'information relative à la connexion et recevant ladite demande de valorisation à un (SRE) pour autoriser lesdits moyens (26) donnant l'information relative au test à indiquer que celui, dont il est question, des processeurs de ladite pluralité de processeurs est en situation de pouvoir procéder audit test lorsque tous lesdits moyens (21 à 24) donnant l'information relative à la liaison indiquent que tous les processeurs de ladite pluralité de processeurs (11 à 14) sont logiquement déconnectés d'avec ladite mémoire tampon auxiliaire (10).
2. Mémoire tampon auxiliaire comme revendiqué dans la revendication 1, caractérisée par le fait que lesdits moyens d'autorisation sont une porte
ET (25) présentant une pluralité de bornes d'entrez connectées à ladite pluralité de moyens (21 à 24) donnant l'information relative à la connexion et présentant une borne d'entrée supplémentaire qui reçoit ladite demande de valorisation à un (SRE).
3. Procédé pour tester une mémoire tampon auxiliaire (10) partagée entre une pluralité de processeurs (11 à 14) et pouvant opérer pour effectuer une opération de transfert de données vers l'un, et depuis l'un, des processeurs de ladite pluralité de processeurs (11 à 14) qui est logiquement connecté à ladite mémoire tampon auxiliaire (10), chacun des processeurs de ladite pluralité de processeurs envoyant une demande de valorisation à un (SRE) à ladite mémoire tampon auxiliaire (10) lorsque chacun des processeurs de ladite pluralité de processeurs procède à un test de ladite mémoire tampon auxiliaire conformément à un programme de test prédéterminé, ladite mémoire tampon auxiliaire (10) comportant des moyens (26) donnant l'information relative au test pour indiquer, par l'information relative au test, si, oui ou non, celui, dont il est question, des processeurs de ladite pluralité de processeurs est en situation de procéder audit test, ladite information relative au test indiquant que celui, dont il est question, des processeurs de ladite pluralité de processeurs est en situation de procéder audit test lorsque ladite information relative au test a une valeur logique prédéterminée, ledit procédé étant caractérisé en ce qu'iL comporte Les étapes consistant à
exécuter une instruction de valorisation à un pour faire en sorte que lesdits moyens (26) donnant l'information relative au test présentent ladite information relative au test ayant ladite valeur logique prédéterminée;
décider si, oui ou non, lesdits moyens (26) donnant l'information relative au test présentent ladite information relative au test ayant ladite valeur logique prédéterminée; ;
connecter logiquement celui, dont il est question, des processeurs de ladite pluralité de processeurs (11 à 14) à ladite mémoire tampon auxiliaire (10) lorsque les moyens (26) donnant l'information relative au test présentent ladite information relative au test ayant ladite valeur logique prédéterminée;
autoriser l'exécution dudit test lorsque lesdits moyens (26) donnant l'information relative au test présentent ladite information relative au test ayant ladite valeur logique prédéterminée; et
refuser l'exécution dudit test lorsque lesdits moyens (26) donnant l'information relative au test ne présentent pas ladite information relative au test ayant ladite valeur logique prédéterminée.
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