JP3245041B2 - テスト中に１つのメモリを使って関連メモリにアドレスを提供する方法 - Google Patents

テスト中に１つのメモリを使って関連メモリにアドレスを提供する方法

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    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にメモリ・デ
バイスのテストに関し、一態様において、半導体チップ
上に含まれるＶＬＳＩ回路の組込み自己検査に関する。
より詳細には、本発明は、チップ上に複数のメモリがあ
り、１つのメモリが別のメモリと関連付けられている、
すなわち、１つのメモリが、通常動作中の関連メモリ
（連想メモリとも言う。以下、同様）として知られる１
つまたは複数の追加メモリが必要とする情報の少なくと
も一部分を提供するような、半導体チップ上のメモリの
組込みテストに関する。そのようなメモリの関係は、た
とえば、データ・キャッシュ・ユニット（ＤＣＵ）メモ
リなどデータを記憶する従来型メモリと、それと関連し
通常動作中にＤＣＵメモリにアドレスの一部分を送るＣ
ＡＭメモリ、すなわち内容アドレス・メモリとを含むマ
イクロプロセッサ上で見られるが、他の型式の関連メモ
リも本発明に従ってテストすることができる。
【０００２】
【従来の技術】半導体基板上に形成された上記の型式の
関連メモリのテストはしばしば、組込み自己検査（ＢＩ
ＳＴ）を設けることによって行われてきた。ＢＩＳＴ
は、シリコン基板上に形成され、連想メモリや、マイク
ロプロセッサ・チップの論理素子など他のＶＬＳＩ回路
素子を含む状態機械を備える。
【０００３】複数のメモリをテストする際に、従来技術
による通常の慣行は、各メモリをラッチおよびマルチプ
レクサで取り囲み、ＢＩＳＴの状態機械から送られるデ
ータから、あるいはオフチップ・テスタからのスキャン
・チェインによって、各メモリを独立に試験するもので
あった。また、従来技術では、各メモリごとに別々のＢ
ＩＳＴを使用していた。多くの場合これはうまく動作す
るが、特に関連メモリをテストする際には、いくつかの
欠点がある。そのような欠点の１つは、さまざまなメモ
リの境界を画するラッチおよびマルチプレクサを形成す
るのに必要なチップ面積の量がかなり大きいことであ
る。もう１つの欠点は、関連メモリ（すなわち、通常動
作において、別のメモリからアドレスの一部分など情報
またはデータの一部分を受け取るメモリ）を完全に独立
にテストすると、２つのメモリ間の経路がテストされな
いことである。これは、この従属メモリにテスト信号
が、ソース・メモリから送られずにＢＩＳＴから別々に
送られるためである。したがって、完全に独立したテス
トでは、一方のメモリと他方のメモリとの間のクリティ
カル・パスを使用して関連メモリのパフォーマンスがテ
ストされることがない。このタイプのテストでは、各メ
モリが、別々に、かつあるメモリにデータを送るために
別のメモリを使用しないＢＩＳＴ装置で生成されたデー
タとは独立にテストされ、すなわち機能的動作中にデー
タが流れる信号タイミングでそのような経路に沿ってテ
ストされるので、データ転送時に２つのメモリ間のクリ
ティカル・データ・パスに問題があったり動作不良にな
ったりしても検出されない。関連メモリをテストする際
の問題は、ＢＩＳＴテストでも見られるが、たとえばオ
フ・チップ・テスタからの信号をテスト・メモリ回路や
他の従属回路に印加する他の種類のメモリ・テストにも
存在する。
【０００４】
【発明が解決しようとする課題】本発明によれば、テス
トされる複数のメモリからなる関連メモリ構造、および
それらのメモリをテストする方法が提供される。
【０００５】
【課題を解決するための手段】第１と第２のメモリを
（好ましい実施形態では半導体基板上に）形成する。２
つのメモリの機能的動作中、第１のメモリ内のデータ
が、第２のメモリへの入力の少なくとも一部分の基礎と
なる。第１のメモリにテスト信号を入力する手段を設
け、好ましくは、第１のメモリから出力されるテスト・
データを受け取る出力ラッチを設ける。第２のメモリへ
の入力の少なくとも一部分を形成する基礎として利用さ
れるデータを第１のメモリにロードする手段を設ける。
第１のメモリの出力ポートから第２のメモリの入力ポー
トへのアクセス経路を設け、それにより、第２のメモリ
への入力の少なくとも一部分を生成するために第１のメ
モリ内のデータが使用できるようになる。第１のメモリ
はまず、第２のメモリとは独立にテストする。その後、
第１のメモリに、第２のメモリのテスト中に第２のメモ
リへの入力の基礎として使用される予め条件付けされた
アルゴリズム・データがロードされる。次に、第２のメ
モリのテスト中に第１のメモリへの入力を生成すること
によって第２のメモリをテストし、それにより、第２の
メモリに入力されるテスト・データの少なくとも一部分
を構成する第１のメモリの出力を第２のメモリに供給す
る。第２のメモリからのテスト・データの出力を捕捉す
るためのラッチを設ける。
【０００６】
【発明の実施の形態】本明細書で述べる実施形態は、内
容アドレス・メモリ（ＣＡＭ）とランダム・アクセス・
メモリ（ＲＡＭ）を利用し、ＲＡＭはＣＡＭからそのア
ドレス指定の一部分を獲得する。従来の技術によれば、
各メモリはそれぞれ入力ラッチと出力ラッチを必要と
し、独立にテストされることになる。本明細書で述べる
ように、テスト中にも機能的動作時と全く同様にその相
互依存関係を維持しながら、２つのメモリをテストする
方法および構造が提供された。この方法は、テスト専用
回路によって消費される面積を減少させ、またテスト動
作と機能的動作のタイミング差をなくすことによってテ
スト品質を高める。
【０００７】次に、図１を参照すると、データ・キャッ
シュ・ユニット（ＤＣＵ）メモリ１２に部分入力を提供
する典型的な内容アドレス・メモリ（ＣＡＭ）１０およ
びその動作が示されている。この図では、８つの列位置
（列０〜列７）が設けられ、６４行のワード線（ＷＬ０
〜ＷＬ６３）が設けられる。各行／列位置には８ビット
の２進データ（"１"と"０"）が記憶され、入力を比較す
る対象となるデータの基礎となる。各行／列位置は少な
くとも１つの追加データ有効ビット（図示せず）を有
し、出力比較を機能させるにはこれを真に設定しなけれ
ばならない。
【０００８】動作に際して、ＣＡＭ１０は、ＣＡＭ１０
の入力ポート１４への入力として必要な比較データＣＤ
を受け取り、比較データＣＤを構成する特定のビット・
パターンが、所与のワード線のどの列位置に記憶されて
いるどうかを判定する（この実施形態では、８ビットの
パターンを比較するが、他のパターンも使用できる）。
これは、図１では概略的に示してあり、一連のビット・
パターンがＣＡＭ１０に記憶される。この実施形態で
は、各ワード線（行）は８個の８ビット・データパター
ンを含む。各パターンは、ワード線上の異なる列位置
（列０〜列７）に記憶される。ＣＡＭ１０は、８個のデ
ータ・ビットがそれぞれの行／列位置に記憶され、比較
データ・ビットＣＤが入力として入力ポート１４に提供
されるという原理で動作する。選択したワード線のある
列位置で一致がある場合は、列比較器が"１"をアサート
する。偶然にすべての列が比較データＣＤと一致する場
合は、８つの列比較器がすべて"１"をアサートすること
になり、ＣＡＭ１０の出力ポート１６での出力は"１１
１１１１１１"になる。選択したワード線の列に不一致
が見つかった場合は、列比較器の出力は強制的に"０"に
なる。ＣＡＭ１０の出力ポート１６からの８つの比較器
出力は、ＤＣＵ１２への入力の一部としてその入力ポー
ト１８に提供される。図では、入力ポート１４に比較デ
ータ・ビット０００１００００が提供された場合は、選
択されたワード線の列３の比較によって、列３の比較器
が"１"をアサートし、残り７つの列比較器が"０"を出力
し、その結果、ＣＡＭ１０が、出力ポート１６からＤＣ
Ｕ１２の入力ポート１８に８ビット・アドレス０００１
００００を出力することになる。ＣＡＭの出力が列３の
８ビット・パターンと一致するのは、ＣＡＭが列３に記
憶されたパターンを実際に出力するからではなく、列位
置が、図１に示したパターンで意図的に書き込まれてい
るからである。この動作は、当技術分野では周知であ
り、これ以上説明する必要はない。
【０００９】ＤＣＵ１２の入力ポート１８は、８ビット
・アドレスの１つとして、ＣＡＭ１０から出力を受け取
る。ＷＡと定義されたワード・アドレス、データ、およ
びＢＩＳＴ状態機械から供給される読み書き制御（Ｒ／
Ｗ）も、ポート１８で受け取る。ＣＡＭ１０からＤＣＵ
までの経路については後で説明する。いずれにせよ、Ｃ
ＡＭの出力は、そこに記憶されたデータおよび比較デー
タＣＤの関数である。
【００１０】次に、図２を参照すると、メモリ１０およ
び１２との間の動作経路とテスト経路の完全性を検査し
かつその選択を制御するのに使用される必要なラッチお
よびマルチプレクサを備えたＣＡＭ１０およびＤＣＵ１
２の従来技術による代表的な構成または構造および相互
接続が示してある。この図は、特定の２種類の関連メモ
リを含む特定の構成を１つだけ表したものであり、機能
的動作およびテストのためのマルチプレクサとラッチの
いくつか考えられる接続のうちの１つにすぎないことを
理解されたい。とはいえ、図２は、この種の関連メモリ
用の動作経路とテスト経路の代表的な実施態様を表すも
のである。
【００１１】上記のように、この実施形態においては、
ＣＡＭ１０が設けられ、通常動作時に（すなわち、テス
ト・モードではなく）ＤＣＵ１２にビット・アドレスの
一部分を提供する。ビット・アドレスの残りの部分、な
らびにＤＣＵ１２用のワード線アドレスは、別のソース
から、すなわちＣＡＭとは異なるソースから提供され
る。また、データとＲ／Ｗ制御も、ＣＡＭとは別のソー
スから提供される。したがって、動作に際して、メモリ
が利用中でＤＣＵメモリ１２へのアクセスが必要なとき
は、そのようなアクセスのためのアドレスの一部分がＣ
ＡＭ１０によって供給される。このようなタイプの関連
メモリの動作は、当技術分野では周知である。
【００１２】やはり当技術分野では周知であるが、チッ
プの機能的動作の前にＣＡＭメモリとＤＣＵメモリをテ
ストする必要がある。そのために、従来は、機能的動作
中にＤＣＵ１２とＣＡＭ１０との間に連想関係がある場
合でも、ＣＡＭ１０とＤＣＵ１２は、ＢＩＳＴテストの
すべての段階で独立に試験されていた。メモリ１０およ
び１２のテストおよび動作は、通常は、図２と類似の従
来技術の構造を使って行われる。
【００１３】メモリ１０とメモリ１２の間の動作経路
は、（構造中で８つのマルチプレクサによって定義され
る）マルチプレクサ・グループ２６に入力として供給さ
れるＣＡＭ出力２４と、ＤＣＵ１２の入力ポート１８へ
の入力として事前復号化された８ビットのアドレスとし
て提供されるマルチプレクサ・グループ２６の出力２８
とから成る。ＤＣＵ１２までのテスト経路は、（構造中
で８つのマルチプレクサで定義される）マルチプレクサ
・グループ３０への入力３２として提供される事前復号
化された８ビットのアドレスから成り、マルチプレクサ
・グループ３０の出力３４が（構造中で８つのラッチに
よって定義される）ラッチ・グループ３６に供給され、
ラッチ・グループ３６の出力３７がマルチプレクサ２６
に他方の入力として供給され、マルチプレクサ・グルー
プ２６の出力２８がＤＣＵの入力ポート１８に提供され
る。ＣＡＭ出力を検査するための第２のテスト経路は、
マルチプレクサ・グループ２６の入力として供給される
出力２４と、フィードバック経路４２に沿ってマルチプ
レクサ・グループ３０の他方の入力に経路指定されるマ
ルチプレクサ・グループ２６の出力２８と、ラッチ・グ
ループ３６に供給されるマルチプレクサ・グループ３０
の出力３４と、ＣＡＭデータ圧縮部４４に供給されるラ
ッチ・グループ３６の出力３７とから成る。ＣＡＭデー
タ圧縮部４４は、ＢＩＳＴからの結果ロード信号ＬＲ１
によって活動化させることができる。同様に、ラッチ４
６は、ＤＣＵ１２の出力ポート４８から出力を受け取
り、ＤＣＵデータ圧縮部５２に出力を提供する。ＤＣＵ
データ圧縮部５２は、結果ロード信号ＬＲ２によって活
動化させることができる。
【００１４】さらに図２を参照すると、ＣＡＭ１０が機
能的に動作しているとき、すなわち機能データを供給し
ているときは、ＣＡＭ１０からの出力がマルチプレクサ
２６に供給され、選択信号３８によって、この入力２４
が、選択されてマルチプレクサ２６の出力２８に渡さ
れ、ＤＣＵメモリ１２の入力ポート１８に送られて、事
前復号化した８つのアドレス・ビットを供給する。
【００１５】しかし、前述のように、ＣＡＭ１０および
ＤＣＵメモリ１２は、動作を開始するまたは動作可能状
態になる前にテストしなければならない。このため、Ｃ
ＡＭおよびＤＣＵメモリを別々にテストする。ＣＡＭ１
０をテストするには、必要なテスト・パターンをＣＡＭ
に入力として供給して、メモリ内のデータと比較し、比
較結果を出力ポート１６からマルチプレクサ２６に至る
機能データ線２４に出力する。当技術分野では周知の従
来のテスト・パターンを適用することができる。この場
合、信号選択３８を使ってＣＡＭ出力２４を選択してマ
ルチプレクサ２６からの出力２８を提供し、次に、マル
チプレクサ２６は信号４２をフィードバックして、ＣＡ
Ｍ１０から捕捉中のテスト・データを構成するマルチプ
レクサ３０からの出力をラッチ３６に提供する。（構造
中で８つのラッチで定義される）ラッチ・グループ３６
からの出力３７がデータ圧縮部４４に送られ、ＣＡＭの
テスト中に結果ロード信号が活動化されてテスト結果を
ロードする。したがって、ＣＡＭ１０は、ＤＣＵとは独
立にテストされる。
【００１６】次に、ＤＣＵメモリ１２のテストに移っ
て、さらに図２を参照すると、メモリ１２をテストする
には、選択信号４０によってＢＩＳＴ入力信号３２を選
択して、マルチプレクサ３０からラッチ３６への出力３
４として出力する。ラッチ３６は、マルチプレクサ２６
への信号を出力３７として供給し、マルチプレクサ２６
で、選択信号３８によりマルチプレクサ２６への入力３
７が、メモリ１２の入力ポート１８への出力２８として
選択される。したがって、ＤＣＵメモリ１２のテストで
は、ＤＣＵ１２の入力ポート１８に提供される事前復号
化された８ビットのアドレスは、（機能的動作中に）Ｃ
ＡＭ１０から提供されるのではなくＢＩＳＴテスト装置
から提供され、その信号パターンによって制御される。
この構成には、望ましくない結果が２つある。第１に、
２つのマルチプレクサと１つのラッチを利用するため、
かなりの面積を要する。さらに重大なことに、ＣＡＭメ
モリ１０を通ってＤＣＵ１２の入力ポート１８に至る８
ビット・アドレス用の機能経路上の信号のタイミングが
テストされない。これらの機能信号のタイミングは、Ｂ
ＩＳＴ装置によって生成されたテスト信号のタイミング
から変化する可能性がある。したがって、ＤＣＵ１２が
テスト・モードではＢＩＳＴ装置からのすべての信号で
うまく動作するのに、実際の動作では、ＤＣＵメモリ１
２が入力ポート１８でＣＡＭメモリ１０のタイミングと
機能経路のタイミングとに基づいてＣＡＭメモリ１０か
らアドレスを受け取るとき、ＤＣＵメモリ１２が正しく
機能しないことがある。
【００１７】次に図３に移ると、本発明によるＣＡＭメ
モリ１０とＤＣＵメモリ１２の間の相互接続の構造が示
してある。本発明によれば、ＣＡＭ１０の出力ポート１
６からの機能出力２４は、経路にマルチプレクサもラッ
チも介在することなく、ＤＣＵ１２の入力ポート１８上
で直接アサートされ、ＤＣＵ１２の機能モードとテスト
・モードの両方で使用される。ＣＡＭメモリ１０の出力
ポート１６から出力を受け取るために、図２に示したも
のと同じ型式のラッチであるラッチ３６が設けられ、図
２に示したものと同じデータ圧縮部４４も設けられてい
る。ラッチ４６は、結果ロード信号ＬＲ２によって活動
化されるデータ圧縮記憶装置５２を備えたＤＣＵメモリ
１２の出力ポート４８に接続される。
【００１８】図３に示したような実施形態の通常動作で
は、ＣＡＭメモリ１０の出力ポート１６からの出力は、
従来技術において入力信号がマルチプレクサ２６から提
供されるのと同様に事前復号化された８ビットのアドレ
ス信号としてＤＣＵメモリ１２の入力ポート１８に直接
供給されるが、この場合は入力ポート１８に直接供給さ
れる。通常動作で、データを線２４を介して入力ポート
１８に機能データとして供給している間は、データはラ
ッチ３６に供給されるが、データ圧縮部４４への信号Ｌ
Ｒ１は活動化されず、したがって出力データは結果ロー
ドと一緒に捕捉されない。
【００１９】図３に示したような実施形態におけるＣＡ
ＭメモリとＤＣＵメモリのテストは以下の通りである。
テストのために、まず図２に関して述べたようにＢＩＳ
Ｔから必要な入力パターンを供給することによってＣＡ
Ｍメモリをテストする。比較パターンの出力がラッチ３
６にロードされ、結果ロード信号ＬＲ１を活動化してＣ
ＡＭ圧縮部４４をイネーブルし、従来技術でＣＡＭメモ
リ１０をテストしたのと同様にＣＡＭがテストできるよ
うになる。
【００２０】ＣＡＭメモリ１０のテストが終わると、次
にＤＣＵメモリ１２をテストすることができる。ＣＡＭ
メモリ１０は、ＤＣＵメモリ上で実行されている特定の
テストのために、ＢＩＳＴによって予め条件付けされた
復号アドレスをＢＩＳＴからロードされる。次に、ＤＣ
Ｕメモリ１２をテストし、図２と全く同様にポート１８
を介してアドレスのワード・アドレス部分を供給する。
ただし、ＤＣＵ１２内のテスト中のアドレスの３ビット
部分に対応する比較データＣＤがＢＩＳＴによってＣＡ
Ｍ入力ポート１４に提供され、ＣＡＭ１０からの出力
は、１／８選択アドレスを、テスト中のＤＣＵ１２に入
力として提供する。ＤＣＵメモリ１２からの出力は、ポ
ート４８からラッチ４６に出力され、結果ロード信号Ｌ
Ｒ２が活動化されて、出力を捕捉しデータ圧縮記憶装置
５２内でテストの合／否結果を判定する。したがって、
ＤＣＵ１２のテストは、従来技術のようにテスト装置と
は別のタイミング経路ではなく、メモリ・デバイスの実
際の動作中に利用されるものと同じ経路２４上で特定の
信号タイミングを使用してＣＡＭメモリ１０からの入力
を利用して行われる。
【００２１】次の図４ないし図７には、ＤＣＵ内でのＣ
ＡＭおよびＲＡＭの並列処理が示してある。ＣＡＭの設
計は従来、完全に連想型のエレメントとしてワードの次
元で使用されてきた。アドレス・フィールドは、幅Ｎセ
ル、奥行きＲ行に編成されたＣＡＭセルの１列と比較さ
れる。一致がある場合は、一致した行に関連するワード
線が選択される。選択されたワード線は、所望のデータ
を含む標準のメモリ・セルを端から端まで駆動する。こ
の従来技術のプロセスでは、ＣＡＭがその行選択アドレ
スを処理するのをＲＡＭが待つ状況が生じる。現行のプ
ロセッサ・アーキテクチャでは、重要な設計目標は、ま
すます速い処理速度で動作するプロセッサを設計するこ
とである。この設計目標は、マイクロプロセッサ・アー
キテクチャのテスト動作にも一般動作にも当てはまる。
【００２２】図４を参照すると、ＣＡＭがＲＡＭの行ア
ドレスを処理するのをＲＡＭが待つ必要がないＣＡＭと
ＲＡＭの並列処理を提供するアーキテクチャを示すブロ
ック図が示してある。さらに、ＲＡＭの連想型または半
連想型の復号ビット・アドレス指定を実行するＣＡＭの
設計も示す。ＲＡＭ３００とＭＵＸ（マルチプレクサ）
５００は、一般に構成要素番号３６０によって示す、Ｔ
ＡＧ、データ記憶アレイ・アーキテクチャ、またはＤＣ
Ｕとして動作することができることに留意されたい。動
作に際して、デコーダ１００はＣＡＭ２００内の６４行
のうちのどれか１行を選択し、ＲＡＭ３００は、デコー
ダが行アドレス信号１０５を受け取るときに選択され
る。ＲＡＭ３００の動作に関しては、選択されたＲＡＭ
の行により、選択されたデータ位置内に記憶されている
データがすべて、Ｃ１〜Ｃ８と称する関連する８つのＲ
ＡＭ列にダウンロードされる。たとえば、データ位置３
２０ないし３４０がそれぞれＣ１〜Ｃ８にダウンロード
されることになる。したがって、ＲＡＭデータが、８×
１ＭＵＸとして示されているＭＵＸ５００に経路指定さ
れ、そこでＲＡＭからの８つの入力のうちの１つがイネ
ーブルされて、ＲＡＭデータの列のうちの１つを出力線
５１０に即座に経路指定する。ＣＡＭ２００の動作に関
しては、行アドレス１０５信号がデコーダ１００に達
し、同時に比較アドレス４００が、線４２０を介して、
すべてのＣＡＭ行のすべてのＣＡＭ位置（すなわち、位
置２２０〜２４０）に経路指定される。選択された行が
一致する場合は、カスケード型ＯＲ２６０（列Ｃ１〜Ｃ
８ごとに１つずつ）が、関連するＣＡＭ列の出力線１１
０を高レベルに上げる。バス１２０を構成する出力線１
１０はそれぞれＭＵＸ５００に結合される。動作に際し
ては、たとえば、ＣＡＭ列Ｃ１は、ＲＡＭ列Ｃ１内のデ
ータを出力線５１０に出力できるようにＭＵＸ５００を
プログラムする信号を出力線１００に出力することがで
きる。要するに、行復号回路１００を使ってＲＡＭとＣ
ＡＭの行を同時に選択し、ＣＡＭのビット・アドレス指
定を使用して、ＲＡＭの選択された行のデータが到着す
る前にＭＵＸ５００をイネーブルすることができる。し
たがって、ＲＡＭの処理をするために、まずＣＡＭの処
理が完了するのを待つ必要がなくなる。
【００２３】図５を参照すると、単一のＣＡＭ列および
それに関連するカスケード型ＯＲ用の詳細な回路のブロ
ック図が示してある。ＣＡＭ位置の列およびそれに関連
するＯＲは、それぞれ同数の行またはアドレス位置、す
なわち位置２２０を有する４つの同じブロック６００ａ
〜６００ｄに分割される。この例では、説明のため、各
ＣＡＭ位置内に１０個のビット・セルがあるものとす
る。その位置が比較アドレスを受け取ると、その結果、
一致線６１０が高電圧レベルまたは低電圧レベルのどち
らかになる。たとえば、比較アドレス４００が位置２２
０と一致するときは、第１ＣＡＭ列Ｃ１に結合されたカ
スケード型ＯＲが活動化されて、一致列出力線１１０に
高信号を出力させる。より具体的には、事象の順序は以
下の通りである。一致線６１０が高電圧を出力し、ワー
ド線選択（ＷＬＳ）６３０がストローブし、第１のカス
ケード型ＯＲ回路６２０が線６５０を低レベルにし、第
２のカスケード型ＯＲ回路６４０が線６７０ａ上に高電
圧を出力し、第３のカスケード型ＯＲ回路６６０が、関
連する出力線１１０上に高電圧信号を出力する。ＷＬＳ
６３０が復号回路１００からの入力であることに留意さ
れたい。さらに、復号回路１００がワード線駆動回路
（図示せず）を含むことに留意されたい。
【００２４】図６を参照すると、すべてのＣＡＭアドレ
ス位置に結合された第１のカスケード型ＯＲ回路６２０
の回路図が示してある。動作に際し、比較アドレスとＣ
ＡＭ位置の間で一致がある場合は、一致線６１０が、Ｐ
ＦＥＴ６１４によって高レベルのままになり、ＮＦＥＴ
６１９が活動化されたままになる。次に、ＷＬＳ６３０
のストローブ後に、出力線６５０が低レベルになる。一
致がない場合は、以下の手順で行う。一致線６１０が低
レベルになり、ＮＦＥＴ６１９がオフになって、ＷＬＳ
がストローブするとき、ＮＦＥＴ６１８を活動化し、出
力線６５０を高レベルに維持する。一致があってもなく
ても、回路６２０は開始状態にリセットしなければなら
ない。開始状態は、リセットＲＳＴ１をストローブする
ことによって、ＷＬＳストローブの後にリセットされ、
ＰＦＥＴ６１２が、ＰＦＥＴ６１４の助けで線６１０を
高レベルにし、それにより出力線６５０が高レベルに維
持される。ＰＦＥＴ６１６は、雑音を少なくし一致がな
いときにＮＦＥＴ６１９がオンにならないように働くこ
とに留意されたい。また、ＷＬＳ６３０がストローブす
るときは、ＣＡＭの８つの列全部の端から端までストロ
ーブすることに留意されたい。
【００２５】次に、図７を参照すると、カスケード型Ｏ
Ｒにおける第２の回路６４０の詳細な回路図が示してあ
る。動作に際して、出力線６５０が、ＰＦＥＴ６５６に
よって高レベルのままでいるときは、ＰＦＥＴ６５２が
非活動状態になったままであり、出力線６７０ａが高レ
ベルになるのを防ぐ。ＮＦＥＴ６１８および６１９を活
動化して出力線６５０を低レベルにすると、ＰＦＥＴ６
５６および６５４に過度の電力が加えられ、出力線６７
０ａが高レベルに駆動されてＰＦＥＴ６５４がオフにな
る。回路６５０を初期状態にリセットするため、リセッ
ト信号ＲＳＴ２がストローブして、ＰＦＥＴ６５８が、
出力線６５０をＰＦＥＴ６５６の助けで高レベルにす
る。ＰＦＥＴ６５４は、雑音効果を減少させるために利
用され、線６５０を高レベルにするのを助けることによ
りＰＦＥＴ６５２が間違ってオンになるのを防ぐことに
留意されたい。
【００２６】次に、図８および図９を参照すると、カス
ケード型ＯＲにおける第３の回路６６０の回路図が示し
てある。動作に際して、出力線６７０ａ〜６７０ｄのい
ずれかが高レベルになると、関連するＮＦＥＴ７２０ａ
〜７２０ｄがノード７２２を低レベルに駆動し、それに
よりコンバータ９２４を介して出力線１１０が高レベル
に駆動される。それとは逆に、出力線６７０ａ〜６７０
ｄがすべて低レベルのままのときは、ノード７２２は高
レベルに留まり、したがって出力１１０は低レベルのま
まである。ＰＦＥＴ７１０ａ〜７１０ｄは雑音効果を減
少させるために利用され、駆動ＮＦＥＴ７２０ａ〜７２
０ｄが間違ってオンになるのを防ぐことに留意された
い。ＳＥＴは、集積回路の初期始動後、常に高レベルに
維持されているので、回路６６０をリセットするには、
ＮＡＮＤゲート７２６はリセットＲＳＴ１をストローブ
することによってのみ活動化される。その結果、ＲＳＴ
２は低レベルに駆動され、ＮＦＥＴ７００ａ〜７００ｄ
が活動化されて、出力線６７０ａ〜６７０ｄをすべて低
電圧レベルに復元させる。さらに、ＰＦＥＴ９２０は、
ノード７２２を高レベルにし、それによりＮＦＥＴ９０
０およびコンバータ９２４の助けで出力線１１０を低レ
ベルに駆動する。チップに電力を投入して動作のために
カスケード型ＯＲを始動するとき、ＳＥＴ信号がパルス
出力されることに留意されたい。
【００２７】ＲＡＭのビット復号化を実施する際に当業
者が利用できる変形例が多数あることに留意されたい。
具体的には、ＣＡＭの列は、図示したような４つだけで
なく、任意の数の部分に分割することができる。その場
合、ＣＡＭを再区分するために、より多くのレベルまた
は段を提供するようにカスケード型ＯＲ回路を再構成す
ることが必要になる。同様に、当業者なら、例示したよ
うなカスケード型ＯＲとは異なる他の論理装置を容易に
思い付くであろう。
【００２８】したがって、本発明の好ましい実施形態
は、ＣＡＭおよびＲＡＭの並列処理を提供する。ＣＡＭ
の処理は速いので、ＲＡＭのデータはＭＵＸ回路に到達
するとすぐに出力される。ただし、前述の説明を念頭に
置いて、この説明が例示的なものにすぎないことをよく
理解されたい。さらに、本発明は、本明細書に記載した
特定の実施形態に限定されるものではない。さらに、特
許請求の範囲に記載したような本発明の真の趣旨から逸
脱せずに様々な再構成、変更、および代用が実施できる
ことに留意されたい。
【００２９】したがって、本発明により、連想メモリ、
すなわち通常動作中にあるメモリがその入力を別のメモ
リに依存するメモリがある場合、連想メモリのテスト
は、機能的動作中に信号を受け取る関連メモリからテス
ト用の信号を実際に提供することによってテスト動作中
に行われ、それにより、２つのメモリのより正確で信頼
性の高いテストがより少ないチップ面積を利用して提供
されることがわかる。
【００３０】詳細な発明を、ＣＡＭメモリとそれに関連
するＤＣＵメモリをテストするために利用される好まし
い実施形態において説明した。しかしながら、本発明
は、あるメモリが別のメモリと関連付けられている多く
の型式のメモリ構成のテストにも同じように適用できる
ことを理解されたい。その一つの例は、ある種のＴＡＧ
メモリ、すなわち、別のメモリ内のデータに加えられる
データのタグを提供するメモリである。こうしたメモリ
構成も、この方式でテストすることができる。さらに、
本発明は、ＢＩＳＴに限定されず、機能的動作中に１つ
のメモリが別のメモリに依存するその他の型式のメモ
リ、たとえば信号をメモリ用チップから受け取るメモリ
のテストにも適用できる。
【００３１】以上、ＢＩＳＴテスト中に連想メモリにア
ドレスを提供するＣＡＭデコーダの動作の好ましい実施
形態について説明した。ただし、前述の説明を念頭に置
いてこの説明が例示的なものにすぎず、本発明が本明細
書に記載した特定の実施形態に限定されるものではな
く、特許請求の範囲に記載した本発明の真の趣旨から逸
脱せずに様々な再構成、変更、および代用が実施できる
ことを理解されたい。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３３】（１）両方のメモリがそれぞれ入力ポート
と出力ポートを有し、第１のメモリが、第２のメモリへ
の入力データの少なくとも一部分の基礎となる記憶デー
タを含み、第１のメモリの出力ポートと第２のメモリの
入力ポートの間にデータ経路が設けられている、第１の
メモリおよび第２のメモリをテストする方法であって、
前記第１のメモリをテスト・パターンでテストする段階
と、その後、前記第１のメモリに記憶データをロードし
て、前記第１のメモリからのテスト用データの出力の基
礎を提供する段階と、前記第２のメモリに入力されるテ
スト・データの少なくとも一部分として、前記第１のメ
モリからの出力テスト用データを使って、前記第２のメ
モリをテストする段階とを含む方法。 （２）前記第１のメモリからのテスト用データが、前記
データ経路を介して前記第２のメモリに送られることを
特徴とする、上記（１）に記載の方法。 （３）前記第２のメモリへの入力として、前記第１のメ
モリからの出力テスト用データと共に、テスト用データ
の第２の入力ソースを利用することをさらに特徴とする
上記（２）に記載の方法。 （４）前記第１のメモリが内容アドレス・メモリであ
り、前記第１のメモリに比較データを入力して、それか
ら前記出力テスト用データを生成することを特徴とす
る、上記（２）に記載の方法。 （５）前記第１のメモリのテストが、それからのテスト
結果を結果ロードとしてラッチする段階を含むことを特
徴とする、上記（２）に記載の方法。 （６）前記メモリが半導体チップ上にあり、第１および
第２のメモリの前記テストが、組込み自己検査によって
行われることを特徴とする、上記（３）に記載の方法。 （７）前記第２のメモリへの前記第２の入力が、前記組
込み自己検査から得られるものであることを特徴とす
る、上記（６）に記載の方法。 （８）前記第１のメモリが内容アドレス・メモリであ
り、前記第２のメモリのデータ出力が直接読取り可能で
あることを特徴とする、上記（７）に記載の方法。 （９）前記第１のメモリのテストに続いてそのテスト結
果をラッチする段階と、その後、前記第２のメモリのテ
ストの後にそのテスト結果をラッチする段階を含むこと
を特徴とする、上記（８）に記載の方法。 （１０）ａ）第１のメモリと第２のメモリと、 ｂ）第１のメモリにテスト信号を入力する手段と、 ｃ）第１のメモリに記憶データをロードして、テスト用
データの基礎を提供する手段と、 ｄ）前記第１のメモリからのテスト用データをそこに記
憶された前記記憶データと共に出力する手段と、 ｅ）第２のメモリを、第１のメモリから出力されたテス
ト用データの少なくとも一部分に基づいてテストする手
段とを備える回路。 （１１）前記第１のメモリと第２のメモリの間にデータ
経路があり、前記第１のメモリから前記第２のメモリへ
の前記テスト信号が、前記経路上に印加されることを特
徴とする、上記（１０）に記載のデバイス。 （１２）前記第２のメモリへの前記入力が、前記第１の
メモリのテスト用データとは異なるソースからの入力を
含むことを特徴とする、上記（１１）に記載のデバイ
ス。 （１３）前記第１のメモリが内容アドレス・メモリであ
り、前記第２のメモリのデータが直接読取り可能である
ことを特徴とする、上記（１１）に記載のデバイス。 （１４）第１のメモリの出力データをラッチするラッチ
をさらに備えることを特徴とする、上記（１０）に記載
のデバイス。 （１５）第２のメモリの出力データをラッチするラッチ
をさらに備えることを特徴とする、上記（１０）に記載
のデバイス。 （１６）前記メモリが半導体チップ上に形成されること
を特徴とする、上記（１１に記載のデバイス。 （１７）両方のメモリをテストする組込み自己検査をさ
らに備えることを特徴とする、上記（１６）に記載のデ
バイス。 （１８）ａ）データを中に含む少なくとも２つのデータ
列を含むＲＡＭと、 ｂ）ＲＡＭの第１および第２の列に結合され、ＲＡＭデ
ータの出力をゲートするゲート手段と、 ｃ）ＣＡＭとを備え、前記ＣＡＭが、 ｃ１）複数のアドレス位置を中に含む少なくとも２つの
アドレス列と、 ｃ２）第１および第２のアドレス列の各アドレス位置に
結合され、ゲート手段に結合され、比較アドレスが第１
または第２のアドレス列中のあるアドレスと一致したと
きゲート手段に制御信号を送り、それによりゲート手段
によってアドレス指定されるデータ列からＲＡＭデータ
を出力する制御手段とを備える集積回路。 （１９）制御手段が、第１および第２のアドレス列の各
アドレス位置にそれぞれ結合された第１および第２のカ
スケード型ＯＲを含むことを特徴とする、上記（１８）
に記載の集積回路。 （２０）ゲート手段がマルチプレクサを含むことを特徴
とする、上記（１９）に記載の集積回路。 （２１）ＲＡＭおよびＣＡＭのどの行をアドレス指定す
るかを決定するための復号回路をさらに含むことを特徴
とする、上記（１９）に記載の集積回路。 （２２）ＣＡＭによって活動化されるゲート手段を介し
てＲＡＭからデータを出力する方法であって、 ａ）前記ＲＡＭとＣＡＭ中の行をアドレス指定する段階
と、 ｂ）前記ＣＡＭ内の各列に比較アドレスを送る段階と、 ｃ）前記アドレス指定された行の各ＣＡＭ位置を比較ア
ドレスと比較する段階と、 ｄ）比較アドレスとの一致を含む前記ＣＡＭ列から制御
信号を出力する段階と、 ｅ）前記ＲＡＭ内の選択した行からのすべてのデータを
ゲート・デバイスに出力する段階と、 ｆ）ゲート・デバイスがＲＡＭデータを受け取る時間と
ほぼ同じ時間に、ゲート・デバイスで制御信号を受け取
って、前記アドレス指定されたＲＡＭデータ行の１列以
外のすべての列がゲート・デバイスから出力されないよ
うにする段階とを含む方法。
【図面の簡単な説明】
【図１】本発明の一実施形態においてデータ・キャッシ
ュ・ユニット（ＤＣＵ）メモリに入力を提供する内容ア
ドレス・メモリ（ＣＡＭ）の動作および機能の概略図で
ある。
【図２】ＤＣＵメモリに関連するＣＡＭメモリの動作を
テストするための代表的な構成の従来技術による代表的
な構造を示すブロック図である。
【図３】ＣＡＭメモリとそれから何らかの入力データを
受け取るＤＣＵメモリの動作をテストするための相互接
続の本発明による構造を示すブロック図である。
【図４】ＣＡＭとＲＡＭの並列処理を提供する特定のア
ーキテクチャを示す本発明のブロック図である。
【図５】単一のＣＡＭ列および関連するカスケード型Ｏ
Ｒの回路を示す本発明のブロック図である。
【図６】すべてのＣＡＭアドレス位置と関連付けられた
特定の第１のカスケード型ＯＲ回路を示す本発明の回路
図である。
【図７】図６に示した第１のカスケード型ＯＲ回路から
出力信号を受け取る、カスケード型ＯＲにおける特定の
第２の回路を示す本発明の回路図である。
【図８】図７に示したカスケード型ＯＲの第２の回路か
ら出力信号を受け取る、カスケード型ＯＲにおける第３
の回路を示す本発明の回路図である。
【図９】図７に示したカスケード型ＯＲの第２の回路か
ら出力信号を受け取る、カスケード型ＯＲにおける第３
の回路を示す本発明の回路図である。
【符号の説明】
１０ 内容アドレス・メモリ（ＣＡＭ） １２ データ・キャシュ・ユニット（ＤＣＵ） １４ 入力ポート １６ 出力ポート １８ 入力ポート ２４ 出力 ３４ 出力 ３６ ラッチ・グループ ４２ フィードバック経路 ４４ ＣＡＭデータ圧縮部 ４６ ラッチ ４８ 出力ポート ５２ データ圧縮記憶装置 １００ デコーダ １１０ 出力線 １２０ バス ２００ ＣＡＭ ２６０ カスケード型ＯＲ ３００ ＲＡＭ ４００ 比較アドレス ５００ マルチプレクサ（ＭＵＸ） ５１０ 出力線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・コナー アメリカ合衆国05401 バーモント州バ ーリントンローリー・レーン 64 (72)発明者 ジェームズ・ジェイ・コヴィーノ アメリカ合衆国05452 バーモント州エ セックス・ジャンクション セイブルッ ク・ロード 46 (72)発明者 ロイ・チャイルズ・フレーカー アメリカ合衆国05452 バーモント州エ セックス・ジャンクション リッジ・ロ ード ２ (72)発明者 ギャレット・スティーブン・コッホ アメリカ合衆国05464 バーモント州ケ ンブリッジバートレット・ヒル・ロード （番地なし) (72)発明者 アラン・リー・ロバーツ アメリカ合衆国05465 バーモント州ジ ェリコ グリスウォルド・ストリート （番地なし) (72)発明者 ホセ・ロリス・スーザ アメリカ合衆国05446 バーモント州コ ルチェスター キャンプ・キニヤ・ロー ド ６ (72)発明者 ルイジ・テルヌッロ・ジュニア アメリカ合衆国05446 バーモント州コ ルチェスター グレイ・バーチ・ドライ ブ 19ビー (56)参考文献 特開 昭61−228543（ＪＰ，Ａ) 特開 平５−205497（ＪＰ，Ａ) 特開 昭59−185097（ＪＰ，Ａ) 特開 平６−139156（ＪＰ，Ａ) 特開 平５−128900（ＪＰ，Ａ) 特開 平５−159584（ＪＰ，Ａ) 特開 昭63−300499（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G11C 29/00 G06F 12/08

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のおよび第２の両方のメモリがそれぞ
    れ入力ポートと出力ポートを有し、前記第１のメモリの
    出力ポートおよび前記第２のメモリの入力ポート間にデ
    ータ経路が設けられているメモリシステムにおいて、前
    記第１のメモリおよび第２のメモリをテストする方法で
    あって、 前記第１のメモリのテスト動作の間、所定のテスト・パ
    ターンを前記第１のメモリ入力ポートに入力して前記第
    １のメモリ内のデータと比較し、テスト結果データを出
    力することにより、前記第１のメモリをテストする段階
    と、 前記第２のメモリのテスト動作の間、先ず、前記第２の
    メモリに関して実行されるべき所定のテストのために予
    め条件づけられ第２のメモリにおけるアクセス位置を部
    分的に指定する部分アドレス指定用データを前記第１の
    メモリにロードする段階と、 次に、前記第１のメモリにアクセスして前記部分アドレ
    ス指定用データを取り出し、前記データ経路を介して前
    記第２のメモリに入力させ、この入力した部分アドレス
    指定用データを使用して前記第２のメモリに関して前記
    所定のテストを開始し、テスト結果データを出力するこ
    とにより、前記第２のメモリをテストする段階と、 を含む方法。
  2. 【請求項２】第１および第２の両方のメモリがそれぞれ
    入力ポートと出力ポートを有し、第１のメモリの出力ポ
    ートと第２のメモリの入力ポートの間にデータ経路が設
    けられ、通常動作の場合には、比較データが前記第１の
    メモリへ入力され、該メモリ出力ポートからの出力デー
    タが第２のメモリの部分アドレス指定用データとして前
    記データ経路を介して前記第２のメモリの入力ポートへ
    入力され、前記第２のメモリ入力ポートには第２のソー
    スから残余のアドレス指定用データ、データ、読取り／
    書込み制御など信号が入力されるように構成されている
    メモリシステムにおいて前記第１のメモリおよび前記第
    ２のメモリをテストする方法であって、 前記第１のメモリのテスト動作の間、組み込み自己検査
    手段（ＢＩＳＴと言う）からの所定のテスト・パターン
    を前記第１のメモリ入力ポートに入力して前記第１のメ
    モリ内のデータと比較し、テスト結果データを出力する
    ことにより、前記第１のメモリをテストする段階と、 前記第２のメモリのテスト動作の間、先ず、前記第２の
    メモリに関して実行されるべき所定のテストのために前
    記ＢＩＳＴにより予め条件づけられ前記第２のメモリに
    おけるアクセス位置を部分的に指定する部分アドレス指
    定用データを前記第１のメモリへロードする段階と、 次に、前記ＢＩＳＴから比較データを前記第１のメモリ
    入力ポートに入力して前記第１のメモリから前記第２の
    メモリの部分アドレス指定用データを取り出し、前記デ
    ータ経路を介して前記第２のメモリ入力ポートへ入力さ
    せ、この入力した部分アドレス指定用データおよび残余
    のアドレス指定用データに基づいて前記第２のメモリに
    関して前記所定のテストを開始し、テスト結果データを
    出力することにより、前記第２のメモリをテストする段
    階と、 を含む方法。
  3. 【請求項３】前記残余のアドレス指定用データのソース
    として前記ＢＩＳＴを利用することをさらに含む特徴と
    する請求項２に記載の方法。
  4. 【請求項４】前記第１のメモリのテストが、それからの
    テスト結果を結果ロードとしてラッチする段階を含むこ
    とを特徴とする請求項１または２に記載の方法。
  5. 【請求項５】前記第１のメモリおよび第２メモリがそれ
    ぞれＣＡＭおよびＲＡＭであることを特徴とする請求項
    １または２に記載の方法。
  6. 【請求項６】前記第１のメモリのテストに続いてそのテ
    スト結果をラッチする段階と、その後、前記第２のメモ
    リのテストの後にそのテスト結果をラッチする段階を含
    むことを特徴とする請求項１または２に記載の方法。
  7. 【請求項７】第１および第２の両方のメモリがそれぞれ
    入力ポートと出力ポートを有し、第１のメモリの出力ポ
    ートと第２のメモリの入力ポートの間にデータ経路が設
    けられ、通常動作の場合には、比較データが前記第１の
    メモリへ入力され、該メモリ出力ポートからの出力デー
    タが第２のメモリの部分アドレス指定用データとして前
    記データ経路を介して前記第２のメモリの入力ポートへ
    入力され、前記第２のメモリ入力ポートには第２のソー
    スから残余のアドレス指定用データ、データ、読取り／
    書込み制御など信号が入力されるように構成されている
    メモリシステムにおいて、 前記メモリシステムに組み込まれた前記第２のメモリの
    ためのテストデバイスであって、 ａ）テスト動作のためのテスト信号を前記第１のメモリ
    の前記入力ポートに入力するための手段と、 ｂ）前記第２のメモリに関して実行されるべき所定のテ
    ストのために前記ＢＩＳＴにより予め条件づけられ前記
    第２のメモリにおけるアクセス位置を部分的に指定する
    部分アドレス指定用データを前記第１のメモリへロード
    するための手段と、 ｃ）前記ＢＩＳＴからの比較データを使用して前記第１
    のメモリから前記部分アドレス指定用データを取り出し
    て前記データ経路へ出力するための手段と、 ｄ）前記データ経路から前記第２のメモリの前記入力ポ
    ートへ入力された前記部分アドレス指定用データおよび
    残余のアドレス指定用データに基づいて前記第２のメモ
    リに関して前記所定のテストを開始し、テスト結果デー
    タを前記第２のメモリから出力するための手段と、 を備えるテストデバイス。
  8. 【請求項８】前記残余のアドレス指定用データのソース
    として前記ＢＩＳＴを利用することをさらに含む特徴と
    する請求項７に記載のデバイス。
  9. 【請求項９】前記第１のメモリおよび前記第２のメモリ
    がそれぞれＣＡＭおよびＲＡＭであることを特徴とする
    請求項７に記載のデバイス。
  10. 【請求項１０】前記ＲＡＭが前記ＣＡＭと共通に選択さ
    れるワード線を有することを特徴とする請求項９に記載
    のデバイス。
  11. 【請求項１１】前記ＲＡＭおよび前記ＣＡＭの間に行ア
    ドレスを復号するための復号器が設置されていることを
    特徴とする請求項１０に記載のデバイス。
  12. 【請求項１２】第１のメモリの出力データをラッチする
    ラッチをさらに備えることを特徴とする請求項７に記載
    のデバイス。
  13. 【請求項１３】第２のメモリの出力データをラッチする
    ラッチをさらに備えることを特徴とする、請求項７に記
    載のデバイス。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5706292A (en) * 1996-04-25 1998-01-06 Micron Technology, Inc. Layout for a semiconductor memory device having redundant elements
US5828593A (en) * 1996-07-11 1998-10-27 Northern Telecom Limited Large-capacity content addressable memory
US5802070A (en) * 1996-10-03 1998-09-01 International Business Machines Corporation Testing associative memory
US5893137A (en) * 1996-11-29 1999-04-06 Motorola, Inc. Apparatus and method for implementing a content addressable memory circuit with two stage matching
US6115789A (en) * 1997-04-28 2000-09-05 International Business Machines Corporation Method and system for determining which memory locations have been accessed in a self timed cache architecture
US5930184A (en) 1997-06-19 1999-07-27 Micron Technology, Inc. Memory device having two or more memory arrays and a testpath connected to one of the memory arrays and not operably connected to another memory array, and a method of operating the testpath
JP3732637B2 (ja) 1997-12-26 2006-01-05 株式会社ルネサステクノロジ 記憶装置、記憶装置のアクセス方法及び半導体装置
US6122710A (en) * 1998-02-17 2000-09-19 International Business Machines Corporation Dynamic word line driver for cache
US6279129B1 (en) * 1998-05-27 2001-08-21 Infineon Technologies Ag Configuration of memory cells and method of checking the operation of memory cells
US6122760A (en) * 1998-08-25 2000-09-19 International Business Machines Corporation Burn in technique for chips containing different types of IC circuitry
US6128207A (en) * 1998-11-02 2000-10-03 Integrated Device Technology, Inc. Low-power content addressable memory cell
US6892272B1 (en) 1999-02-23 2005-05-10 Netlogic Microsystems, Inc. Method and apparatus for determining a longest prefix match in a content addressable memory device
US6286116B1 (en) * 1999-03-26 2001-09-04 Compaq Computer Corporation Built-in test method for content addressable memories
US6101116A (en) * 1999-06-30 2000-08-08 Integrated Device Technology, Inc. Six transistor content addressable memory cell
US6567340B1 (en) * 1999-09-23 2003-05-20 Netlogic Microsystems, Inc. Memory storage cell based array of counters
US7272027B2 (en) * 1999-09-23 2007-09-18 Netlogic Microsystems, Inc. Priority circuit for content addressable memory
US7143231B1 (en) 1999-09-23 2006-11-28 Netlogic Microsystems, Inc. Method and apparatus for performing packet classification for policy-based packet routing
US6944709B2 (en) * 1999-09-23 2005-09-13 Netlogic Microsystems, Inc. Content addressable memory with block-programmable mask write mode, word width and priority
US6934795B2 (en) * 1999-09-23 2005-08-23 Netlogic Microsystems, Inc. Content addressable memory with programmable word width and programmable priority
US6487131B1 (en) * 1999-12-30 2002-11-26 Intel Corporation Method and apparatus for testing a CAM addressed cache
US6469945B2 (en) * 2000-05-25 2002-10-22 Tachyon Semiconductor Corp. Dynamically configurated storage array with improved data access
US6236602B1 (en) * 2000-05-25 2001-05-22 Robert Patti Dynamic configuration of storage arrays
US7978219B1 (en) 2000-08-30 2011-07-12 Kevin Reid Imes Device, network, server, and methods for providing digital images and associated processing information
US8326352B1 (en) 2000-09-06 2012-12-04 Kevin Reid Imes Device, network, server, and methods for providing service requests for wireless communication devices
US6658610B1 (en) * 2000-09-25 2003-12-02 International Business Machines Corporation Compilable address magnitude comparator for memory array self-testing
US6510069B2 (en) * 2001-01-19 2003-01-21 Pien Chien Content addressable memory apparatus and method of operating the same
ITRM20010104A1 (it) * 2001-02-27 2002-08-27 Micron Technology Inc Modo di lettura a compressione di dati per il collaudo di memorie.
US6556466B2 (en) * 2001-04-26 2003-04-29 International Business Machines Corporation Method and structure for a CAMRAM cache memory
JP4773631B2 (ja) * 2001-05-25 2011-09-14 富士通セミコンダクター株式会社 連想記憶装置及びプリチャージ方法
US20030046630A1 (en) * 2001-09-05 2003-03-06 Mark Hilbert Memory using error-correcting codes to correct stored data in background
US7073099B1 (en) 2002-05-30 2006-07-04 Marvell International Ltd. Method and apparatus for improving memory operation and yield
KR100455392B1 (ko) * 2002-08-10 2004-11-06 삼성전자주식회사 동작속도를 향상시키고 칩 면적을 감소시킬 수 있는워드라인 드라이버 회로를 구비하는 캐쉬 메모리장치 및이의 워드라인 구동방법
JP2004192694A (ja) * 2002-12-10 2004-07-08 Renesas Technology Corp 半導体記憶装置
ITRM20040418A1 (it) * 2004-08-25 2004-11-25 Micron Technology Inc Modo di lettura a compressione di dati a piu' livelli per il collaudo di memorie.
DE102004041657A1 (de) * 2004-08-27 2006-03-09 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Betrieb einer solchen
KR100825776B1 (ko) * 2006-08-28 2008-04-28 삼성전자주식회사 메모리 장치 및 그 테스트 방법
US20120140541A1 (en) * 2010-12-02 2012-06-07 Advanced Micro Devices, Inc. Memory built-in self test scheme for content addressable memory array
US9524800B2 (en) 2012-09-26 2016-12-20 International Business Machines Corporation Performance evaluation of solid state memory device
US9805825B1 (en) 2015-08-24 2017-10-31 Apple Inc. Memory error capture logic
KR20170056109A (ko) 2015-11-13 2017-05-23 삼성전자주식회사 메모리 장치 및 메모리 장치 테스트 시스템
US10222415B2 (en) * 2016-12-12 2019-03-05 Stmicroelectronics International N.V. Generic width independent parallel checker for a device under test
US10302695B2 (en) * 2017-10-30 2019-05-28 Stmicroelectronics International N.V. Low area parallel checker for multiple test patterns

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7317545A (nl) * 1973-12-21 1975-06-24 Philips Nv Geheugensysteem met hoofd- en buffergeheugen.
JPS60136097A (ja) * 1983-12-23 1985-07-19 Hitachi Ltd 連想メモリ装置
US5329471A (en) * 1987-06-02 1994-07-12 Texas Instruments Incorporated Emulation devices, systems and methods utilizing state machines
US5099481A (en) * 1989-02-28 1992-03-24 Integrated Device Technology, Inc. Registered RAM array with parallel and serial interface
US5138619A (en) * 1990-02-15 1992-08-11 National Semiconductor Corporation Built-in self test for integrated circuit memory
US5107501A (en) * 1990-04-02 1992-04-21 At&T Bell Laboratories Built-in self-test technique for content-addressable memories
US5224101A (en) * 1990-05-16 1993-06-29 The United States Of America As Represented By The Secretary Of The Air Force Micro-coded built-in self-test apparatus for a memory array
US5258986A (en) * 1990-09-19 1993-11-02 Vlsi Technology, Inc. Tightly coupled, low overhead RAM built-in self-test logic with particular applications for embedded memories
US5377148A (en) * 1990-11-29 1994-12-27 Case Western Reserve University Apparatus and method to test random access memories for a plurality of possible types of faults
JP3015493B2 (ja) * 1991-04-26 2000-03-06 株式会社東芝 半導体連想記憶装置
US5311520A (en) * 1991-08-29 1994-05-10 At&T Bell Laboratories Method and apparatus for programmable memory control with error regulation and test functions
JP3065736B2 (ja) * 1991-10-01 2000-07-17 松下電器産業株式会社 半導体記憶装置
JP3269117B2 (ja) * 1992-05-26 2002-03-25 安藤電気株式会社 半導体メモリ用試験パターン発生器
US5448523A (en) * 1994-09-15 1995-09-05 Motorola Inc. BICMOS cache TAG having small signal exclusive OR for TAG comparison
US5617348A (en) * 1995-07-24 1997-04-01 Motorola Low power data translation circuit and method of operation

Also Published As

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