JP2002140892A - Ｃａｍおよびｒａｍのアドレス並列処理のための装置および方法 - Google Patents

Ｃａｍおよびｒａｍのアドレス並列処理のための装置および方法

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Abstract

(57)【要約】 （修正有） 【課題】 ＣＡＭがＲＡＭのための行アドレスを処理す
るまで、ＲＡＭが待機する必要のないメモリシステムお
よび方法を提供する。 【解決手段】 ａ）データを中に含む第１および第２の
少なくとも２つのデータ列を含むＲＡＭと、ｂ）前記第
１および第２の列に結合され、前記ＲＡＭデータの出力
をゲートするためのゲート回路と、ｃ）ＣＡＭとを備
え、前記ＣＡＭが、複数のアドレス位置を中に含む少な
くとも２つのアドレス列と、前記ＣＡＭ内の第１および
第２のアドレス列の各アドレス位置および前記ゲート回
路に結合され、比較アドレスが前記第１または第２のア
ドレス列中のアドレスと一致したとき前記ゲート手段に
制御信号を送り、前記ゲート手段によってアドレス指定
されるデータ列からＲＡＭデータを出力するための制御
回路と、を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に内容アドレ
ス可能なメモリ（ＣＡＭと言う）およびＲＡＭへの並行
アドレシングを可能にするメモリシステムのための装置
および方法に関し、特に、ＣＡＭがＲＡＭのための行ア
ドレスを処理するまで、ＲＡＭが待機する必要のないメ
モリシステムおよび方法に関する。
【０００２】
【従来の技術】コンピュータにおいていろいろな機能を
遂行するためにＣＡＭおよびＲＡＭを使用することは広
く知られている。その１つの適用例は、アドレスの一部
をＣＡＭに記憶させ、残りのアドレスをＲＡＭに記憶さ
せておくことである。この適用例では、ＣＡＭは、記憶
中のアドレスを直接に読み出すことができず、その代わ
りに、生成したアドレス部分をＣＡＭ記憶中のアドレス
と比較し、両アドレスが合致するかどうかを調べ、合致
しているならば、そのように表示するだけである。次
に、残りのアドレスを記憶しＣＡＭと連想関係で使用さ
れるＲＡＭがＣＡＭ記憶中の前記アドレスを読出し、こ
の読出しアドレスと前述の生成アドレスとの比較が本当
になされていたかどうかの比較の検証がなされる。ＣＡ
ＭおよびＲＡＭの両メモリから全アドレスを迅速にに読
み出すことが望ましい。原特許出願（平成８年特許願第
４５０９０号）に係わる発明はそのような機能を与える
技術を開示するものである。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ＣＡ
ＭがＲＡＭのための行アドレスを処理するまで、ＲＡＭ
が待機する必要のないメモリシステムおよび方法を提供
することである。
【０００４】
【課題を解決するための手段】本発明は、ＣＡＭおよび
ＲＡＭの両方をアドレシングするために単一の行デコー
ダ／ワードラインを使用してＣＡＭおよびＲＡＭを並行
アドレシングを行なう構想を特徴とするものであり、こ
の構想は次のような構成の集積回路により具現化され
る。 ａ）データを中に含む第１および第２の少なくとも２つ
のデータ列を含むＲＡＭと、に含む第１および第２の少
なくとも２つのデータ列を含むＲＡＭと、 ｂ）前記第１および第２の列に結合され、前記ＲＡＭデ
ータの出力をゲートするためのゲート回路と、 ｃ）ＣＡＭとを備え、前記ＣＡＭが、 ｃ１）複数のアドレス位置を中に含む少なくとも２つの
アドレス列と、 ｃ２）前記ＣＡＭ内の第１および第２のアドレス列の各
アドレス位置および前記ゲート回路に結合され、比較ア
ドレスが前記第１または第２のアドレス列中のアドレス
と一致したとき前記ゲート手段に制御信号を送り、前記
ゲート手段によってアドレス指定されるデータ列からＲ
ＡＭデータを出力するための制御回路と、を備える集積
回路。
【０００５】本発明の方法は、ＣＡＭによって活動化さ
れるゲート回路を介してＲＡＭからデータを出力する方
法であって、 ａ）前記ＲＡＭとＣＡＭ中の行をアドレス指定する段階
と、 ｂ）前記ＣＡＭ内の各列に比較アドレスを送る段階と、 ｃ）前記アドレス指定された行の各ＣＡＭ位置を比較ア
ドレスと比較する段階と、 ｄ）前記比較アドレスとの一致を含む前記ＣＡＭ列から
制御信号を出力する段階と、 ｅ）前記ＲＡＭ内の選択した行からのすべてのデータを
ゲート・デバイスに出力する段階と、 ｆ）前記ゲート・デバイスがＲＡＭデータおよび制御信
号をほぼ同時に受け取って、前記アドレス指定されたＲ
ＡＭデータ行の１列以外のすべての列が前記ゲート・デ
バイスから出力されないようにする段階と、から成る方
法である。
【０００６】
【発明の実施の態様】先ず、図１を参照して、データ・
キャッシュ・ユニット（ＤＣＵ）メモリ１２に部分アド
レス入力を提供する周知の内容アドレス・メモリ（ＣＡ
Ｍ）１０およびその動作を説明する。この図では、８つ
の列位置（列０〜列７）が設けられ、６４行のワード線
（ＷＬ０〜ＷＬ６３）が設けられる。各行／列位置には
８ビットの２進データ（"１"と"０"）が記憶され、入力
を比較する対象となるデータの基礎となる。各行／列位
置は少なくとも１つの追加データ有効ビット（図示せ
ず）を有し、出力比較を機能させるにはこれを真に設定
しなければならない。
【０００７】動作に際して、ＣＡＭ１０は、ＣＡＭ１０
の入力ポート１４への入力として必要な比較データＣＤ
を受け取り、比較データＣＤを比較して、所与のワード
線に特定のビット・パターンを記憶するかどうかを判定
する（この実施形態では、８ビットのパターンを比較す
るが、他のパターンも使用できる）。これは、図１では
概略的に示してあり、一連のビット・パターンがＣＡＭ
１０に記憶される。この実施形態では、各ワード線
（行）は８個の８ビット・パターンを含む。各パターン
は、ワード線上の異なる列位置（列０〜列７）に記憶さ
れる。ＣＡＭ１０は、８個のデータ・ビットがそれぞれ
の行／列位置に記憶され、比較データ・ビットＣＤとし
て入力が入力ポート１４に提供されるという原理で動作
する。選択したワード線のある列位置で一致がある場合
は、列比較器が"１"をアサートする。偶然にすべての列
が比較データＣＤと一致する場合は、８つの列比較器が
すべて"１"をアサートすることになり、ＣＡＭ１０の出
力ポート１６での出力は"１１１１１１１１"になる。選
択したワード線の列に不一致が見つかった場合は、列比
較器の出力は強制的に"０"になる。ＣＡＭ１０の出力ポ
ート１６からの８つの比較器出力は、ＤＣＵ１２への入
力の一部としてその入力ポート１８に提供される。図で
は、入力ポート１４に比較データ・ビット０００１００
００が提供された場合は、選択されたワード線の列３の
比較によって、列３の比較器が"１"をアサートし、残り
７つの列比較器が"０"を出力し、その結果、ＣＡＭ１０
が、出力ポート１６からＤＣＵ１２の入力ポート１８に
８ビット・アドレス０００１００００を出力することに
なる。ＣＡＭの出力が列３の８ビット・パターンと一致
するのは、ＣＡＭが列３に記憶されたパターンを実際に
出力するからではなく、列位置が、図１に示したパター
ンで意図的に書き込まれているからである。この動作
は、当技術分野では周知であり、これ以上説明する必要
はない。
【０００８】ＤＣＵ１２の入力ポート１８は、８ビット
・アドレスの１つとして、ＣＡＭ１０から出力を受け取
る他に、ワード・アドレス（ＷＡ）、読み書き用のデー
タ、読み書き制御（Ｒ／Ｗ）なども、受け取る。ＣＡＭ
１０からＤＣＵまでの経路については後で説明する。い
ずれにせよ、ＣＡＭの出力は、そこに記憶されたデータ
および比較データＣＤの関数である。
【０００９】次に、ＣＡＭおよびＲＡＭのアドレス並列
処理の下に、ＲＡＭがそのアドレスの一部をＣＡＭから
獲得するメモリシステムの良好な実施例を図２ないし図
５に関して説明する。ＣＡＭの設計は従来、完全に連想
型のエレメントとしてワード配列構成で使用されてき
た。アドレス・フィールドは、幅Ｎセル、奥行きＲ行に
編成されたＣＡＭセルの１列と比較される。一致がある
場合は、一致した行に関連するワード線が選択される。
選択されたワード線は、所望のデータを含む標準のメモ
リ・セルを端から端まで駆動する。この従来技術のプロ
セスでは、ＣＡＭがその行選択アドレスを処理するのを
ＲＡＭが待つ状況が生じる。現行のプロセッサ・アーキ
テクチャでは、重要な設計目標は、ますます速い処理速
度で動作するプロセッサを設計することである。この設
計目標は、マイクロプロセッサ・アーキテクチャのテス
ト動作にも一般動作にも当てはまる。
【００１０】図２を参照すると、ＣＡＭがＲＡＭの行ア
ドレスを処理するのをＲＡＭが待つ必要がないＣＡＭと
ＲＡＭの並列処理を提供するアーキテクチャを示すブロ
ック図が示してある。さらに、ＲＡＭの連想型または半
連想型の復号ビット・アドレス指定を実行するＣＡＭの
設計も示す。ＲＡＭ３００とＭＵＸ（マルチプレクサ）
５００は、一般に構成要素番号３６０によって示す、Ｔ
ＡＧ、データ記憶アレイ・アーキテクチャ、またはＤＣ
Ｕとして動作することができることに留意されたい。動
作に際して、デコーダ１００はＣＡＭ２００内の６４行
のうちのどれか１行を選択し、ＲＡＭ３００は、デコー
ダが行アドレス信号１０５を受け取るときに選択され
る。ＲＡＭ３００の動作に関しては、選択されたＲＡＭ
の行により、選択されたデータ位置内に記憶されている
データがすべて、Ｃ１〜Ｃ８と称する関連する８つのＲ
ＡＭ列にダウンロードされる。たとえば、データ位置３
２０ないし３４０がそれぞれＣ１〜Ｃ８にダウンロード
されることになる。したがって、ＲＡＭデータが、８×
１ＭＵＸとして示されているＭＵＸ５００に経路指定さ
れ、そこでＲＡＭからの８つの入力のうちの１つがイネ
ーブルされて、ＲＡＭデータの列のうちの１つを出力線
５１０に即座に経路指定する。ＣＡＭ２００の動作に関
しては、行アドレス１０５信号がデコーダ１００に達
し、同時に比較アドレス４００が、線４２０を介して、
すべてのＣＡＭ行のすべてのＣＡＭ位置（すなわち、位
置２２０〜２４０）に経路指定される。選択された行が
一致する場合は、カスケード型ＯＲ２６０（列Ｃ１〜Ｃ
８ごとに１つずつ）が、関連するＣＡＭ列の出力線１１
０を高レベルに上げる。バス１２０を構成する出力線１
１０はそれぞれＭＵＸ５００に結合される。動作に際し
ては、たとえば、ＣＡＭ列Ｃ１は、ＲＡＭ列Ｃ１内のデ
ータを出力線５１０に出力できるようにＭＵＸ５００を
プログラムする信号を出力線１００に出力することがで
きる。要するに、行復号回路１００を使ってＲＡＭとＣ
ＡＭの行を同時に選択し、ＣＡＭのビット・アドレス指
定を使用して、ＲＡＭの選択された行のデータが到着す
る前にＭＵＸ５００をイネーブルすることができる。し
たがって、ＲＡＭの処理をするために、まずＣＡＭの処
理が完了するのを待つ必要がなくなる。
【００１１】図３を参照すると、単一のＣＡＭ列および
それに関連するカスケード型ＯＲ用の詳細な回路のブロ
ック図が示してある。ＣＡＭ位置の列およびそれに関連
するＯＲは、それぞれ同数の行またはアドレス位置、す
なわち位置２２０を有する４つの同じブロック６００ａ
〜６００ｄに分割される。この例では、説明のため、各
ＣＡＭ位置内に１０個のビット・セルがあるものとす
る。その位置が比較アドレスを受け取ると、その結果、
一致線６１０が高電圧レベルまたは低電圧レベルのどち
らかになる。たとえば、比較アドレス４００が位置２２
０と一致するときは、第１ＣＡＭ列Ｃ１に結合されたカ
スケード型ＯＲが活動化されて、一致列出力線１１０に
高信号を出力させる。より具体的には、事象の順序は以
下の通りである。一致線６１０が高電圧を出力し、ワー
ド線選択（ＷＬＳ）６３０がストローブし、第１のカス
ケード型ＯＲ回路６２０が線６５０を低レベルにし、第
２のカスケード型ＯＲ回路６４０が線６７０ａ上に高電
圧を出力し、第３のカスケード型ＯＲ回路６６０が、関
連する出力線１１０上に高電圧信号を出力する。ＷＬＳ
６３０が復号回路１００からの入力であることに留意さ
れたい。さらに、復号回路１００がワード線駆動回路
（図示せず）を含むことに留意されたい。
【００１２】図４を参照すると、すべてのＣＡＭアドレ
ス位置に結合された第１のカスケード型ＯＲ回路６２０
の回路図が示してある。動作に際し、比較アドレスとＣ
ＡＭ位置の間で一致がある場合は、一致線６１０が、Ｐ
ＦＥＴ６１４によって高レベルのままになり、ＮＦＥＴ
６１９が活動化されたままになる。次に、ＷＬＳ６３０
のストローブ後に、出力線６５０が低レベルになる。一
致がない場合は、以下の手順で行う。一致線６１０が低
レベルになり、ＮＦＥＴ６１９がオフになって、ＷＬＳ
がストローブするとき、ＮＦＥＴ６１８を活動化し、出
力線６５０を高レベルに維持する。一致があってもなく
ても、回路６２０は開始状態にリセットしなければなら
ない。開始状態は、リセットＲＳＴ１をストローブする
ことによって、ＷＬＳストローブの後にリセットされ、
ＰＦＥＴ６１２が、ＰＦＥＴ６１４の助けで線６１０を
高レベルにし、それにより出力線６５０が高レベルに維
持される。ＰＦＥＴ６１６は、雑音を少なくし一致がな
いときにＮＦＥＴ６１９がオンにならないように働くこ
とに留意されたい。また、ＷＬＳ６３０がストローブす
るときは、ＣＡＭの８つの列全部の端から端までストロ
ーブすることに留意されたい。
【００１３】次に、図５を参照すると、カスケード型Ｏ
Ｒにおける第２の回路６４０の詳細な回路図が示してあ
る。動作に際して、出力線６５０が、ＰＦＥＴ６５６に
よって高レベルのままでいるときは、ＰＦＥＴ６５２が
非活動状態になったままであり、出力線６７０ａが高レ
ベルになるのを防ぐ。ＮＦＥＴ６１８および６１９を活
動化して出力線６５０を低レベルにすると、ＰＦＥＴ６
５６および６５４に過度の電力が加えられ、出力線６７
０ａが高レベルに駆動されてＰＦＥＴ６５４がオフにな
る。回路６５０を初期状態にリセットするため、リセッ
ト信号ＲＳＴ２がストローブして、ＰＦＥＴ６５８が、
出力線６５０をＰＦＥＴ６５６の助けで高レベルにす
る。ＰＦＥＴ６５４は、雑音効果を減少させるために利
用され、線６５０を高レベルにするのを助けることによ
りＰＦＥＴ６５２が間違ってオンになるのを防ぐことに
留意されたい。
【００１４】次に、図６および図７を参照すると、カス
ケード型ＯＲにおける第３の回路６６０の回路図が示し
てある。動作に際して、出力線６７０ａ〜６７０ｄのい
ずれかが高レベルになると、関連するＮＦＥＴ７２０ａ
〜７２０ｄがノード７２２を低レベルに駆動し、それに
よりコンバータ９２４を介して出力線１１０が高レベル
に駆動される。それとは逆に、出力線６７０ａ〜６７０
ｄがすべて低レベルのままのときは、ノード７２２は高
レベルに留まり、したがって出力１１０は低レベルのま
まである。ＰＦＥＴ７１０ａ〜７１０ｄは雑音効果を減
少させるために利用され、駆動ＮＦＥＴ７２０ａ〜７２
０ｄが間違ってオンになるのを防ぐことに留意された
い。ＳＥＴは、集積回路の初期始動後、常に高レベルに
維持されているので、回路６６０をリセットするには、
ＮＡＮＤゲート７２６はリセットＲＳＴ１をストローブ
することによってのみ活動化される。その結果、ＲＳＴ
２は低レベルに駆動され、ＮＦＥＴ７００ａ〜７００ｄ
が活動化されて、出力線６７０ａ〜６７０ｄをすべて低
電圧レベルに復元させる。さらに、ＰＦＥＴ９２０は、
ノード７２２を高レベルにし、それによりＮＦＥＴ９０
０およびコンバータ９２４の助けで出力線１１０を低レ
ベルに駆動する。チップに電力を投入して動作のために
カスケード型ＯＲを始動するとき、ＳＥＴ信号がパルス
出力されることに留意されたい。
【００１５】ＲＡＭのビット復号化を実施する際に当業
者が利用できる変形例が多数あることに留意されたい。
具体的には、ＣＡＭの列は、図示したような４つだけで
なく、任意の数の部分に分割することができる。その場
合、ＣＡＭを再区分するために、より多くのレベルまた
は段を提供するようにカスケード型ＯＲ回路を再構成す
ることが必要になる。同様に、当業者なら、例示したよ
うなカスケード型ＯＲとは異なる他の論理装置を容易に
思い付くであろう。
【００１６】したがって、本発明の好ましい実施形態
は、ＣＡＭおよびＲＡＭの並列処理を提供する。ＣＡＭ
の処理は速いので、ＲＡＭのデータはＭＵＸ回路に到達
するとすぐに出力される。ただし、前述の説明を念頭に
置いて、この説明が例示的なものにすぎないことをよく
理解されたい。さらに、本発明は、本明細書に記載した
特定の実施形態に限定されるものではない。さらに、特
許請求の範囲に記載したような本発明の真の趣旨から逸
脱せずに様々な再構成、変更、および代用が実施できる
ことに留意されたい。
【図面の簡単な説明】
【図１】データ・キャッシュ・ユニット（ＤＣＵ）メモ
リに入力を提供する内容アドレス・メモリ（ＣＡＭ）の
動作および機能を示す概略図である。
【図２】ＣＡＭとＲＡＭの並列処理を提供するアーキテ
クチャを示す本発明のブロック図である。
【図３】単一のＣＡＭ列および関連するカスケード型Ｏ
Ｒの回路を示す本発明のブロック図である。
【図４】すべてのＣＡＭアドレス位置と関連付けられた
特定の第１のカスケード型ＯＲ回路を示す本発明の回路
図である。
【図５】図４に示した第１のカスケード型ＯＲ回路から
出力信号を受け取る、カスケード型ＯＲにおける特定の
第２の回路を示す本発明の回路図である。
【図６】図５に示したカスケード型ＯＲの第２の回路か
ら出力信号を受け取る、カスケード型ＯＲにおける第３
の回路を示す本発明の回路図である。
【図７】図５に示したカスケード型ＯＲの第２の回路か
ら出力信号を受け取る、カスケード型ＯＲにおける第３
の回路を示す本発明の回路図である。
【符号の説明】
１０ 内容アドレス・メモリ（ＣＡＭ） １２ データ・キャシュ・ユニット（ＤＣＵ） １４ ＣＡＭ入力ポート １６ ＣＡＭ出力ポート １８ ＤＣＵ入力ポート １９ ＤＣＵ出力ポート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/16 ３３０ Ｇ０６Ｆ 12/16 ３３０Ｂ (72)発明者 ロバート・ディーン・アダムス アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション カントリーサイ ド・ドライブ 31 (72)発明者 ジョン・コナー アメリカ合衆国05401 バーモント州バー リントン ローリー・レーン 64 (72)発明者 ジェームズ・ジェイ・コヴィーノ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション セイブルック・ ロード 46 (72)発明者 ロイ・チャイルズ・フレーカー アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション リッジ・ロード ２ (72)発明者 ギャレット・スティーブン・コッホ アメリカ合衆国05464 バーモント州ケン ブリッジ バートレット・ヒル・ロード （番地なし) (72)発明者 アラン・リー・ロバーツ アメリカ合衆国05465 バーモント州ジェ リコ グリスウォルド・ストリート（番地 なし) (72)発明者 ホセ・ロリス・スーザ アメリカ合衆国05446 バーモント州コル チェスター キャンプ・キニヤ・ロード ６ (72)発明者 ルイジ・テルヌッロ・ジュニア アメリカ合衆国05446 バーモント州コル チェスター グレイ・バーチ・ドライブ 19ビー Ｆターム(参考） 5B005 JJ01 MM01 UU12 UU24 VV22 5B018 GA03 JA01 JA24 MA03 NA01 QA13

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ａ）データを中に含む第１および第２の少
    なくとも２つのデータ列を含むＲＡＭと、 ｂ）前記第１および第２の列に結合され、前記ＲＡＭデ
    ータの出力をゲートするためのゲート回路と、 ｃ）ＣＡＭとを備え、 前記ＣＡＭが、 ｃ１）複数のアドレス位置を中に含む少なくとも２つの
    アドレス列と、 ｃ２）前記ＣＡＭ内の第１および第２のアドレス列の各
    アドレス位置および前記ゲート回路に結合され、比較ア
    ドレスが前記第１または第２のアドレス列中のアドレス
    と一致したとき前記ゲート手段に制御信号を送り、前記
    ゲート手段によってアドレス指定されるデータ列からＲ
    ＡＭデータを出力するための制御回路と、 を備える集積回路。
  2. 【請求項２】前記制御回路が、第１および第２のアドレ
    ス列の各アドレス位置にそれぞれ結合された第１および
    第２のカスケード型ＯＲから成ることを特徴とする請求
    項１に記載の集積回路。
  3. 【請求項３】前記ゲート回路がマルチプレクサから成る
    ことを特徴とする請求項１に記載の集積回路。
  4. 【請求項４】前記ＲＡＭおよびＣＡＭのどの行をアドレ
    ス指定するかを決定するための復号回路をさらに含むこ
    とを特徴とする請求項１に記載の集積回路。
  5. 【請求項５】前記ＣＡＭが少なくとも２列のデータＯＲ
    を一緒に有することをことを特徴とする請求項１に記載
    の集積回路。
  6. 【請求項６】前記ＣＡＭによって活動化されるゲート回
    路を介してＲＡＭからデータを出力する方法であって、 ａ）前記ＲＡＭとＣＡＭ中の行をアドレス指定する段階
    と、 ｂ）前記ＣＡＭ内の各列に比較アドレスを送る段階と、 ｃ）前記アドレス指定された行の各ＣＡＭ位置を比較ア
    ドレスと比較する段階と、 ｄ）前記比較アドレスとの一致を含む前記ＣＡＭ列から
    制御信号を出力する段階と、 ｅ）前記ＲＡＭ内の選択した行からのすべてのデータを
    ゲート・デバイスに出力する段階と、 ｆ）前記ゲート・デバイスがＲＡＭデータおよび制御信
    号をほぼ同時に受け取って、前記アドレス指定されたＲ
    ＡＭデータ行の１列以外のすべての列が前記ゲート・デ
    バイスから出力されないようにする段階と、 を含む方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004192694A (ja) * 2002-12-10 2004-07-08 Renesas Technology Corp 半導体記憶装置

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5706292A (en) * 1996-04-25 1998-01-06 Micron Technology, Inc. Layout for a semiconductor memory device having redundant elements
US5828593A (en) * 1996-07-11 1998-10-27 Northern Telecom Limited Large-capacity content addressable memory
US5802070A (en) * 1996-10-03 1998-09-01 International Business Machines Corporation Testing associative memory
US5893137A (en) * 1996-11-29 1999-04-06 Motorola, Inc. Apparatus and method for implementing a content addressable memory circuit with two stage matching
US6115789A (en) * 1997-04-28 2000-09-05 International Business Machines Corporation Method and system for determining which memory locations have been accessed in a self timed cache architecture
US5930184A (en) 1997-06-19 1999-07-27 Micron Technology, Inc. Memory device having two or more memory arrays and a testpath connected to one of the memory arrays and not operably connected to another memory array, and a method of operating the testpath
JP3732637B2 (ja) 1997-12-26 2006-01-05 株式会社ルネサステクノロジ 記憶装置、記憶装置のアクセス方法及び半導体装置
US6122710A (en) * 1998-02-17 2000-09-19 International Business Machines Corporation Dynamic word line driver for cache
US6279129B1 (en) * 1998-05-27 2001-08-21 Infineon Technologies Ag Configuration of memory cells and method of checking the operation of memory cells
US6122760A (en) * 1998-08-25 2000-09-19 International Business Machines Corporation Burn in technique for chips containing different types of IC circuitry
US6128207A (en) * 1998-11-02 2000-10-03 Integrated Device Technology, Inc. Low-power content addressable memory cell
US6892272B1 (en) 1999-02-23 2005-05-10 Netlogic Microsystems, Inc. Method and apparatus for determining a longest prefix match in a content addressable memory device
US6286116B1 (en) * 1999-03-26 2001-09-04 Compaq Computer Corporation Built-in test method for content addressable memories
US6101116A (en) * 1999-06-30 2000-08-08 Integrated Device Technology, Inc. Six transistor content addressable memory cell
US6567340B1 (en) * 1999-09-23 2003-05-20 Netlogic Microsystems, Inc. Memory storage cell based array of counters
US7272027B2 (en) * 1999-09-23 2007-09-18 Netlogic Microsystems, Inc. Priority circuit for content addressable memory
US7143231B1 (en) 1999-09-23 2006-11-28 Netlogic Microsystems, Inc. Method and apparatus for performing packet classification for policy-based packet routing
US6944709B2 (en) * 1999-09-23 2005-09-13 Netlogic Microsystems, Inc. Content addressable memory with block-programmable mask write mode, word width and priority
US6934795B2 (en) * 1999-09-23 2005-08-23 Netlogic Microsystems, Inc. Content addressable memory with programmable word width and programmable priority
US6487131B1 (en) * 1999-12-30 2002-11-26 Intel Corporation Method and apparatus for testing a CAM addressed cache
US6469945B2 (en) * 2000-05-25 2002-10-22 Tachyon Semiconductor Corp. Dynamically configurated storage array with improved data access
US6236602B1 (en) * 2000-05-25 2001-05-22 Robert Patti Dynamic configuration of storage arrays
US7978219B1 (en) 2000-08-30 2011-07-12 Kevin Reid Imes Device, network, server, and methods for providing digital images and associated processing information
US8326352B1 (en) 2000-09-06 2012-12-04 Kevin Reid Imes Device, network, server, and methods for providing service requests for wireless communication devices
US6658610B1 (en) * 2000-09-25 2003-12-02 International Business Machines Corporation Compilable address magnitude comparator for memory array self-testing
US6510069B2 (en) * 2001-01-19 2003-01-21 Pien Chien Content addressable memory apparatus and method of operating the same
ITRM20010104A1 (it) * 2001-02-27 2002-08-27 Micron Technology Inc Modo di lettura a compressione di dati per il collaudo di memorie.
US6556466B2 (en) * 2001-04-26 2003-04-29 International Business Machines Corporation Method and structure for a CAMRAM cache memory
JP4773631B2 (ja) * 2001-05-25 2011-09-14 富士通セミコンダクター株式会社 連想記憶装置及びプリチャージ方法
US20030046630A1 (en) * 2001-09-05 2003-03-06 Mark Hilbert Memory using error-correcting codes to correct stored data in background
US7073099B1 (en) 2002-05-30 2006-07-04 Marvell International Ltd. Method and apparatus for improving memory operation and yield
KR100455392B1 (ko) * 2002-08-10 2004-11-06 삼성전자주식회사 동작속도를 향상시키고 칩 면적을 감소시킬 수 있는워드라인 드라이버 회로를 구비하는 캐쉬 메모리장치 및이의 워드라인 구동방법
ITRM20040418A1 (it) * 2004-08-25 2004-11-25 Micron Technology Inc Modo di lettura a compressione di dati a piu' livelli per il collaudo di memorie.
DE102004041657A1 (de) * 2004-08-27 2006-03-09 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Betrieb einer solchen
KR100825776B1 (ko) * 2006-08-28 2008-04-28 삼성전자주식회사 메모리 장치 및 그 테스트 방법
US20120140541A1 (en) * 2010-12-02 2012-06-07 Advanced Micro Devices, Inc. Memory built-in self test scheme for content addressable memory array
US9524800B2 (en) 2012-09-26 2016-12-20 International Business Machines Corporation Performance evaluation of solid state memory device
US9805825B1 (en) 2015-08-24 2017-10-31 Apple Inc. Memory error capture logic
KR20170056109A (ko) 2015-11-13 2017-05-23 삼성전자주식회사 메모리 장치 및 메모리 장치 테스트 시스템
US10222415B2 (en) * 2016-12-12 2019-03-05 Stmicroelectronics International N.V. Generic width independent parallel checker for a device under test
US10302695B2 (en) * 2017-10-30 2019-05-28 Stmicroelectronics International N.V. Low area parallel checker for multiple test patterns

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7317545A (nl) * 1973-12-21 1975-06-24 Philips Nv Geheugensysteem met hoofd- en buffergeheugen.
JPS60136097A (ja) * 1983-12-23 1985-07-19 Hitachi Ltd 連想メモリ装置
US5329471A (en) * 1987-06-02 1994-07-12 Texas Instruments Incorporated Emulation devices, systems and methods utilizing state machines
US5099481A (en) * 1989-02-28 1992-03-24 Integrated Device Technology, Inc. Registered RAM array with parallel and serial interface
US5138619A (en) * 1990-02-15 1992-08-11 National Semiconductor Corporation Built-in self test for integrated circuit memory
US5107501A (en) * 1990-04-02 1992-04-21 At&T Bell Laboratories Built-in self-test technique for content-addressable memories
US5224101A (en) * 1990-05-16 1993-06-29 The United States Of America As Represented By The Secretary Of The Air Force Micro-coded built-in self-test apparatus for a memory array
US5258986A (en) * 1990-09-19 1993-11-02 Vlsi Technology, Inc. Tightly coupled, low overhead RAM built-in self-test logic with particular applications for embedded memories
US5377148A (en) * 1990-11-29 1994-12-27 Case Western Reserve University Apparatus and method to test random access memories for a plurality of possible types of faults
JP3015493B2 (ja) * 1991-04-26 2000-03-06 株式会社東芝 半導体連想記憶装置
US5311520A (en) * 1991-08-29 1994-05-10 At&T Bell Laboratories Method and apparatus for programmable memory control with error regulation and test functions
JP3065736B2 (ja) * 1991-10-01 2000-07-17 松下電器産業株式会社 半導体記憶装置
JP3269117B2 (ja) * 1992-05-26 2002-03-25 安藤電気株式会社 半導体メモリ用試験パターン発生器
US5448523A (en) * 1994-09-15 1995-09-05 Motorola Inc. BICMOS cache TAG having small signal exclusive OR for TAG comparison
US5617348A (en) * 1995-07-24 1997-04-01 Motorola Low power data translation circuit and method of operation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004192694A (ja) * 2002-12-10 2004-07-08 Renesas Technology Corp 半導体記憶装置

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