JP2004144717A - Ramのテスト回路 - Google Patents
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Abstract
【解決手段】複数のRAM103に対し、テストパタンを作成・供給するテストパタン作成部101と、複数のRAMの出力データから少なくともRAM1つ分の出力データを選択する出力データ選択部104と、選択されたRAMの出力データと期待値との比較を全てのRAMに対して行い、全てのRAMの比較結果に基づいて良否判定を行う期待値比較部102とを備える。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、テスト対象RAMが搭載された回路内に内蔵されるRAMのテスト回路に関するものである。
【0002】
【従来の技術】
LSIに搭載されるRAMの機能テストを容易化する手段の1つとして、BIST(Built In Self Test)技術が用いられている(特許文献1)。
【0003】
【特許文献1】
特開平6−28896号公報
【0004】
この技術は、LSIにテスト回路(BIST回路)を搭載しLSI内部で自動的にRAMのテストを行うものであり、以下の利点がある。
【0005】
1)高価なテスタを必要としない(LSI外部でテストパタンを生成する必要がない)。
2)外部から直接テストできないRAMのテストにおいて、高いテスト品質(高い故障検出率)が得られる。
3)必要な端子数及び配線領域が少ない。
【0006】
図4はBISTによるRAMのテスト回路の構成を示している。図4において、401はテストパタン作成部、402は期待値比較部、403はテスト対象のRAMである。以下、上記構成のRAMのテスト回路の動作を説明する。テストパタン作成部401にテスト開始信号が送られると、テストパタン作成部401はテストパタンを作成し、テスト対象RAM403へテストパタンを送出する。期待値比較部402はRAM403からの出力データを受け取り、各ビットのデータごとに期待値と比較する。
【0007】
図5は期待値比較部402の構成を示しており、各ビットのデータごとに期待値と比較し、全ての比較結果の論理和または論理積をとり、テストの正否判定の信号を生成する。図6はRAMのテストの実行手順を示す図であり、テストパターンによるアルゴリズムテスト(S201)、規定時間のポーズテスト(S202)を繰り返し行う。
【0008】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、テストパタン作成部がテストするRAMの数が多くなるほど、各ビット幅に対応する比較部分(図5のA)が必要となるため、期待値比較部の規模が増大・複雑化し面積の増大を招くという欠点がある。また、期待値比較部は、多入力小出力論理構成のため、出力信号の制御性が悪く故障検出率が低下しやすいが、規模の増大により、より故障検出率の悪化を招くという欠点がある。
【0009】
本発明は、上記従来の問題点を解決するもので、期待値比較部の規模を大きくすることなく、かつ故障検出率を低下させることのないRAMのテスト回路を提供することを目的とする。
【0010】
【課題を解決するための手段】
この目的を達成するために本発明のRAMのテスト回路は、テスト対象の複数のRAMが搭載された回路に内蔵されたRAMのテスト回路であって、前記複数のRAMに対し、テストパタンを作成・供給するテストパタン作成部と、前記複数のRAMの出力データから少なくともRAM1つ分の出力データを選択する選択部と、選択されたRAMの出力データと期待値との比較を全てのRAMに対して行い、全てのRAMの比較結果に基づいて良否判定を行う期待値比較部とを備える。
【0011】
上記構成によれば、複数のRAMの出力データから少なくともRAM1つ分の出力データを選択し、選択されたRAMの出力データごとに順次期待値との比較を行うことで、期待値比較部の規模を最大でRAM1つ分にまで縮小して複数のRAMのテストが可能となるとともに、期待値比較部の入力信号を少なくする論理構成が可能となるため、故障検出率を低下させることもない。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
(第一の実施の形態)
図1は本発明の第一の実施形態におけるRAMのテスト回路の構成を示している。図1において、101はテストパタン作成部、102は期待値比較部、103はテスト対象のRAM、104はRAMからの出力データを選択する出力データ選択部である。
【0013】
以下、上記構成のRAMのテスト回路の動作を説明する。テストパタン作成部101は、テスト開始命令信号を受け取ると、内部でテストパタンを作成し、RAM103にテストパタンを送出する。テストパタンによるRAM103からの出力データは出力データ選択部104に送られる。出力データ選択部104は、それぞれのRAMから出力される複数のデータのうち、1つのデータのみを選択し、期待値比較部102へ送出する。期待値比較部102は、選択された1つのデータを各ビットごとに期待値と比較し、全ての比較結果の論理和または論理積をとる。他のRAMから出力されるデータについても同様の比較を行い、全てのRAMの比較を行う。期待値比較部102は全てのRAMの比較結果の論理和または論理積をとり、1ビット情報のRAMテスト可否判定信号を生成する。全てのRAMの比較結果の論理和または論理積は、RAMごとの全ての比較結果を入力とする多入力の論理セルをカスケードに接続することで実現できる。
【0014】
上述のように、一つのRAMごとにテストを行うことで、期待値比較部は最大ビット幅をもつRAMのテストが可能な数の比較部分(図5のA参照)を持てばよいため、全てのRAMのビット幅の総数の比較部分を必要とする従来の期待値比較部に比べて、期待値比較部の面積を縮小することができる。なお、論理セルのカスケード接続により期待値比較部の面積が増大するが、比較部分の減少により全体として規模の縮小が可能となる。
【0015】
図2は上記構成のRAMのテストの実行手順を示す図である。まず、複数のRAMのうち1つ目のRAMに対してアルゴリズムテストを行う(S102)。1つ目のRAMのアルゴリズムテストが終了すると、1つ目のRAMはポーズテストのフェイズに入る。また、1つ目のRAMのテストアルゴリズムが終了したら、2つ目のRAMのアルゴリズムテストを開始する(S202)。全てのRAMのアルゴリズムテストが終了したら(S203)、全てのRAMのポーズテストを定められた時間だけ行う(S204)。ポーズテストは、RAMへの供給クロックを一定時間停止させたのち、再度クロックを供給してデータを読み出すテストである。なお、クロック制御は、RAMのクロック端子の前段にセレクタを設け、BISTコントローラから制御することも可能である。ポーズテストが終了したら、次のアルゴリズムテストを1つ目のRAMから開始する。全てのアルゴリズムテストに対するポーズテストを行いテストを終了する。
【0016】
上述の手順は、各RAMのアルゴリズムテストを1つずつ行うため、従来に比べてテスト時間が長くなる。しかし、RAMのテストでは、ポーズテストがテスト全体の大部分を占める。例えば、RAMの構成が1024ワードで16ビット、RAMの動作クロック周波数を100MHz、一度のポーズテストに必要とされるポーズ時間を200msとすると、RAMのアルゴリズムテストに要する時間Tは、2クロックサイクルで1つのRAMのセルをテストするとして、
であり、0.33msである。仮に10個のRAMのテストを考えても、3.3msにしかならず、全体のテスト時間に占める増加率は数%以下である。さらに、実際にはより小さい規模のRAMもテスト対象に入っていると考えられ、この場合はよりテスト時間が短くなる。
【0017】
(第二の実施の形態)
第一の実施の形態では、期待値比較部はテスト対象の全てのRAMのうち、最大ビット幅を持つRAMの出力データを比較できる数の比較部分を用意した。しかし、RAM複数個分の出力データを比較できる数の比較部分を持つように構成する。この場合、全てのRAMの各ビット幅を総計した1つのRAMとみなし、そのうち任意のビットごとに期待値比較部で同時にテストする。例えば、10個のRAMを5個のRAMの比較が可能な期待値比較部でテストする場合、単純には2分割のテストと考えられ、期待値比較部の規模を半分にすることができる。第二の実施の形態は、RAMの数が多く、RAMを1つづつテストすると、出力データ選択部の選択信号数が多くなる場合に有効である。
【0018】
本発明において、図1に示すように、テストパターン作成部101と期待値比較部102とをまとめてBIST回路としているが、期待値比較部102の位置はテストパターン作成部101と同じユニット内であってもよく、また、同回路内の別の場所にあってもよい。
【0019】
なお、本発明は、図6に示すように、小面積、小端子数化の実現が強く求められる移動体通信装置上に搭載する回路上に実装することに適している。また、近年、回路設計はコンピュータ上で行われるのが一般的であり、設計図は電子データにより表現されることから、本発明のRAMのテスト回路を自動的に生成するようなコンピュータプログラムも本発明の内容に含まれることも言うまでも無い。
【0020】
【発明の効果】
以上のように本発明によれば、複数のRAMの出力データから少なくとも1つのRAMの出力データを選択し、選択されたRAMの出力データごとに順次期待値との比較を行うことで、期待値比較部の規模を最大でRAM1つ分にまで縮小して複数のRAMのテストが可能となるとともに、期待値比較部の入力信号を少なくする論理構成が可能となるため、故障検出率を低下させることもない。
【図面の簡単な説明】
【図1】本発明のRAMのテスト回路の構成を示す図。
【図2】図1に示したテスト回路によるテスト手順を示す図。
【図3】本発明のテスト回路を搭載する移動体通信装置の構成を示す図。
【図4】従来のRAMのテスト回路の構成を示す図。
【図5】期待値比較部の構成を示す図。
【図6】図4に示したテスト回路によるテスト手順を示す図。
【符号の説明】
101 テストパタン作成部
102 期待値比較部
103 テスト対象RAM
104 出力データ選択部
Claims (4)
- テスト対象の複数のRAMが搭載された回路に内蔵されたRAMのテスト回路であって、
前記複数のRAMに対し、テストパタンを作成・供給するテストパタン作成部と、
前記複数のRAMの出力データから少なくともRAM1つ分の出力データを選択する選択部と、
選択されたRAMの出力データと期待値との比較を全てのRAMに対して行い、全てのRAMの比較結果に基づいて良否判定を行う期待値比較部と、
を備えたRAMのテスト回路。 - 請求項1記載のRAMのテスト回路を用いたテスト方法であって、
選択されたRAMの出力データごとに前記テストパターンによるアルゴリズムテストを順次行い、
前記アルゴリズムテストを終了した全てのRAMに対してポーズテストを行うRAMのテスト方法。 - 請求項1記載のRAMのテスト回路を備えた移動体通信装置。
- 請求項1記載のRAMのテスト回路の作成をコンピュータに実行させるプログラム。
Priority Applications (1)
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JP2002312761A JP2004144717A (ja) | 2002-10-28 | 2002-10-28 | Ramのテスト回路 |
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Country | Link |
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JP (1) | JP2004144717A (ja) |
Cited By (3)
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US8010853B2 (en) | 2005-09-30 | 2011-08-30 | Fujitsu Semiconductor Ltd. | Semiconductor storage device and memory test circuit |
JP2019145185A (ja) * | 2018-02-20 | 2019-08-29 | キヤノン株式会社 | 撮像装置及びその検査方法、並びに撮像システム |
CN112420117A (zh) * | 2020-11-19 | 2021-02-26 | 深圳忆联信息系统有限公司 | 测试sram的方法、装置、计算机设备及存储介质 |
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2002
- 2002-10-28 JP JP2002312761A patent/JP2004144717A/ja active Pending
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JP2019145185A (ja) * | 2018-02-20 | 2019-08-29 | キヤノン株式会社 | 撮像装置及びその検査方法、並びに撮像システム |
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