JP2001337140A - Ｉｃテスタ、及びその期待値信号不良検出方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、ＩＣテスタにおいて、被測
定デバイスから得られるデータと期待値信号とを比較し
た結果が不良と判定された場合に、被測定デバイスから
得られるデータが不良であるのか、期待値信号が不良で
あるのかを特定することである。 【解決手段】 ＩＣテスタにおいて、良否判定回路２４
７は、良否判定を行い、良否判定信号を基本制御回路２
１と不良検出回路２４８に出力する。不良検出回路２４
８は、この良否判定信号と、被測定デバイスから得られ
るデータと、期待値信号とを入力信号として期待値信号
が不良であるのかを検出する。コントローラは、基本制
御回路２１を介して入力された良否判定信号に基づい
て、不良検出回路２４８から検出される出力信号を抽出
し、この出力信号に従って被測定デバイスから得られる
データが不良であるのか、期待値信号が不良であるのか
を特定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
機能及び電気的特性を試験するＩＣテスタに関する。

【０００２】

【従来の技術】従来のＩＣテスタは、ＩＣテストによっ
てテストバーンインボード上の被測定デバイスから得ら
れるデータと期待値信号とが一致するか否かを比較し、
この比較結果を用いて、ＭＡＳＫ信号に従った良否を判
定する。

【０００３】上述の良否判定において、ＩＣテスタは、
被測定デバイスから得られるデータと期待値信号とが一
致する場合は良、一致しない場合は、不良と判定する。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＩＣテスタは、被測定デバイスから得られるデ
ータと期待値信号とが一致しない場合は不良と判定する
ため、被測定デバイスから得られるデータが不良である
のか、期待値信号が不良であるのかがはっきりと分から
なかった。

【０００５】本発明の課題は、ＩＣテスタにおいて、被
測定デバイスから得られるデータと期待値信号とを比較
した結果が不良と判定された場合に、被測定デバイスか
ら得られるデータが不良であるのか、期待値信号が不良
であるのかを特定することである。

【０００６】

【課題を解決するための手段】本発明は、以上の課題を
達成するために、次のような特徴を備えている。なお、
次に示す手段の説明中、括弧書きにより実施の形態に対
応する構成を１例として例示する。符号等は、後述する
図面参照符号等である。

【０００７】請求項１記載の発明は、被測定デバイスの
機能及び電気的特性を試験するＩＣテスタ（例えば、図
１に示すＩＣテスタ１）において、前記ＩＣテストによ
り前記被測定デバイスから得られる信号と所定の期待値
信号とを比較して比較結果を出力する比較手段（例え
ば、図２に示す比較回路２４４）と、前記比較手段から
出力された比較結果の良否を判定し、良否判定信号を出
力する良否判定手段（例えば、図２に示す良否判定回路
２４７）と、前記良否判定手段から出力された良否判定
信号と、前記被測定デバイスから得られる信号と、前記
所定の期待値信号とに基づいて該期待値信号の不良を検
出する不良検出手段（例えば、図２に示す不良検出回路
２４８）と、を備えることを特徴とする。

【０００８】請求項１記載の発明のＩＣテスタによれ
ば、前記比較手段と前記良否判定手段と前記不良検出手
段とを備えることにより、前記良否判定信号と前記被測
定デバイスから得られる信号と前記所定の期待値信号と
に基づいて該期待値信号の不良を検出できる。

【０００９】請求項３記載の発明は、被測定デバイスの
機能及び電気的特性を試験するＩＣテスタにおける期待
値信号不良検出方法において、前記ＩＣテストにより前
記被測定デバイスから得られる信号と所定の期待値信号
とを比較して比較結果を出力する比較工程と、前記比較
工程により出力された比較結果の良否を判定し、良否判
定信号を出力する良否判定工程と、前記良否判定工程に
より出力された良否判定信号と、前記被測定デバイスか
ら得られる信号と、前記所定の期待値信号とに基づいて
該期待値信号の不良を検出する不良検出工程と、を含む
ことを特徴とする。

【００１０】請求項３記載の発明のＩＣテスタの期待値
信号不良検出方法によれば、前記比較工程と前記良否判
定工程と前記不良検出工程とを含むことにより、前記被
測定デバイスから得られる信号と前記所定の期待値信号
とに基づいて該期待値信号の不良を検出することを容易
に実現する期待値信号不良検出方法を提供できる。

【００１１】請求項２記載の発明は、請求項１記載のＩ
Ｃテスタにおいて、前記不良検出手段は、前記期待値信
号と前記比較手段から出力された比較結果との排他的論
理和を演算して第１の演算結果を出力する第１の演算手
段（例えば、図３に示すＸＯＲゲート２４８ａ）と、前
記良否判定手段から出力された良否判定信号と前記被測
定デバイスから得られる信号との否定論理積を演算して
第２の演算結果を出力する第２の演算手段（例えば、図
３に示すＮＡＮＤゲート２４８ｂ）と、前記第１の演算
手段から出力された第１の演算結果と、前記第２の演算
手段から出力された第２の演算結果とに基づいて前記期
待値信号の不良を検出して不良検出信号を出力する不良
検出信号出力手段（例えば、図３に示すＦ／Ｆ回路２４
８ｃ）と、を備えることを特徴とする。

【００１２】請求項２記載の発明のＩＣテスタによれ
ば、前記不良検出手段において、前記第１の演算手段と
前記第２の演算手段と不良検出信号出力手段とを備える
ことにより、前記期待値信号と前記比較信号と良否判定
信号とに基づいて前記期待値信号の不良を検出し、被測
定デバイスから得られる信号が不良であるか期待値信号
が不良であるかを容易に特定できる。

【００１３】請求項４記載の発明は、請求項３記載の被
測定デバイスの機能及び電気的特性を試験するＩＣテス
タにおける期待値信号不良検出方法において、前記不良
検出工程は、前記期待値信号と前記比較工程から出力さ
れた比較結果との排他的論理和を演算して第１の演算結
果を出力する第１の演算工程と、前記良否判定工程によ
り出力された良否判定信号と前記被測定デバイスから得
られる信号との否定論理積を演算して第２の演算結果を
出力する第２の演算工程と、前記第１の演算工程により
出力された第１の演算結果と、前記第２の演算工程によ
り出力された第２の演算結果とに基づいて前記期待値信
号の不良を検出して不良検出信号を出力する不良検出信
号出力工程と、を含むことを特徴とする。

【００１４】請求項４記載の発明のＩＣテスタの期待値
信号不良検出方法によれば、前記不良検出工程におい
て、前記第１の演算工程と前記第２の演算工程と、前記
不良検出信号出力工程とを含むことにより、被測定デバ
イスから得られる信号が不良であるか期待値信号が不良
であるかを容易に特定できる期待値信号不良検出方法を
提供できる。

【００１５】

【発明の実施の形態】以下、図１〜図５を参照して本発
明に係るＩＣテスタ１の実施の形態を詳細に説明する。
まず、構成を説明する。

【００１６】図１は、本実施の形態におけるＩＣテスタ
１の内部構成を示すブロック図であり、ＩＣテスタ１
は、試験部２、テストバーンインボード３、コントロー
ラ４から構成される。

【００１７】試験部２は、基本制御回路２１、クロック
発生回路２２、電源回路２３、コンパレータボード２４
から構成され、電源回路２３を除く各部はバス２５によ
って接続される。

【００１８】基本制御回路２１は、電源回路２３から所
定の電源が供給され、クロック発生回路２２により発生
される基本クロック信号に基づいてＩＣテストに必要な
各種パターン信号を発生させ、パターン信号としてテス
トパターン信号、期待値信号、ＭＡＳＫ信号をコンパレ
ータボード２４に出力する。

【００１９】また、基本制御回路２１は、コンパレータ
ボード２４内の良否判定回路２４７から入力される良否
判定信号をコントローラ４に出力する。

【００２０】コンパレータボード２４は、図２に示すよ
うに、テストパターンラッチ回路２４１、期待値信号ラ
ッチ回路２４２、ＤＲＶ／ＣＭＰ回路２４３、比較回路
２４４、ＭＡＳＫ信号ラッチ回路２４５、クロック制御
回路２４６、良否判定回路２４７、不良検出回路２４８
から構成される。

【００２１】テストパターンラッチ回路２４１は、基本
制御回路２１から入力されたテストパターン信号をラッ
チして、ラッチしたテストパターン信号をＤＲＶ／ＣＭ
Ｐ回路２４３に出力する。

【００２２】期待値信号ラッチ回路２４２は、基本制御
回路２１から入力された期待値信号をラッチして、ラッ
チした期待値信号を比較回路２４４と不良検出回路２４
８とに出力する。

【００２３】ＤＲＶ／ＣＭＰ回路２４３は、図示しない
ドライバ回路及びコンパレータ回路を備えており、テス
トパターンラッチ回路２４１から入力されたテストパタ
ーン信号を増幅してテストバーンインボード３上の図示
しない被測定デバイスに印加する。また、テストバーン
インボード３上の被測定デバイスから入力される返りＩ
Ｏ信号と基準信号とを比較し、比較信号を比較回路２４
４と不良検出回路２４８とに出力する。

【００２４】比較回路２４４は、期待値信号ラッチ回路
２４２から入力された期待値信号とＤＲＶ／ＣＭＰ回路
２４３から入力された比較信号とを比較し、比較結果信
号を良否判定回路２４７に出力する。

【００２５】ＭＡＳＫ信号ラッチ回路２４５は、基本制
御回路２１から入力されたＭＡＳＫ信号をラッチして、
ラッチしたＭＡＳＫ信号を良否判定回路２４７に出力す
る。

【００２６】クロック制御回路２４６は、クロック発生
回路２２から入力された基本クロック信号を制御して、
良否判定動作に必要なクロック信号を良否判定回路２４
７に供給する。

【００２７】良否判定回路２４７は、ＭＡＳＫ信号ラッ
チ回路２４５から入力されるＭＡＳＫ信号に従って、比
較回路２４４から入力される比較結果信号の良否判定を
行い、クロック制御回路２４６から入力されるクロック
信号のタイミングに同期して基本制御回路２１と不良検
出回路２４８とに良否判定信号を出力する。

【００２８】不良検出回路２４８は、テストバーンイン
ボード３上の図示しない被測定デバイスの各ＩＯ端子別
に、図３に示すような、複数のＸＯＲゲート２４８ａ
と、複数のＮＡＮＤゲート２４８ｂと、複数のＦ／Ｆ回
路２４８ｃとを有する。

【００２９】ＸＯＲゲート２４８ａは、ＤＲＶ／ＣＭＰ
回路２４３から入力される比較信号と期待値信号ラッチ
回路２４２から入力される期待値信号とが一致するか否
かを比較し、信号が一致しない場合には、「Ｈ」信号を
Ｆ／Ｆ回路２４８ｃに出力する。また、信号が一致する
場合には、「Ｌ」信号をＦ／Ｆ回路２４８ｃに出力す
る。

【００３０】ＮＡＮＤゲート２４８ｂは、ＤＲＶ／ＣＭ
Ｐ回路２４３から入力される比較信号と良否判定回路２
４７から入力される良否判定信号との否定論理積を演算
し、否定論理積信号をＦ／Ｆ回路２４８ｃのトリガ信号
として、トリガ端子に出力する。

【００３１】Ｆ／Ｆ回路２４８ｃは、ＮＡＮＤゲート２
４８ｂから入力されたトリガ信号に同期して、ＸＯＲゲ
ート２４８ａから入力された信号をラッチし、ラッチし
た信号を出力する。出力信号が「Ｈ」信号（すなわち、
不良信号）の場合は、期待値信号が不良であることを示
す。

【００３２】テストバーンインボード３は、図示しない
被測定デバイスを配置するための基板と、被測定デバイ
スの各ＩＯ端子に信号を印加し、返りＩＯ信号を出力す
るためのバスにより構成される。このテストバーンイン
ボード３において、被測定デバイスの各ＩＯ端子は、Ｄ
ＲＶ／ＣＭＰ回路２４３のドライバ回路から各ＩＯ端子
毎にテストパターン信号が入力され、このテストパター
ン信号に対する応答として返りＩＯ信号をＤＲＶ／ＣＭ
Ｐ回路２４３のコンパレータ回路に出力する。

【００３３】コントローラ４は、ＩＣテスタ１内各部の
動作を制御するとともに、基本制御回路２１から入力さ
れる良否判定信号に従ってＩＣテストの結果を内部メモ
リに書込むとともに、図示しない表示装置にデータを表
示させる。

【００３４】また、コントローラ４は、不良検出回路２
４８から不良信号が出力された場合に、期待値信号が不
良であることを内部メモリに書込むとともに、図示しな
い表示装置にデータを表示させる。

【００３５】次に動作を説明する。図１のＩＣテスタ１
における各部の動作について、図４に示すタイミングチ
ャートを参照して説明する。なお、期待値信号ラッチ回
路２４２から出力される信号に不良がある場合を例とす
る。

【００３６】図４において、良否判定信号及び不良信号
は、不良を示すＦＡＩＬ信号を「Ｈ：ハイ」、良を示す
ＰＡＳＳ信号を「Ｌ：ロウ」とする。また、クロック制
御回路２４６から出力されるクロック信号は、図４に示
すように、ＣＬＫ‘１’〜ＣＬＫ‘３’とする。

【００３７】図１において、コントローラ４によりＩＣ
テストのスタートが指示されると、基本制御回路２１
は、テストパターン信号、期待値信号、ＭＡＳＫ信号を
コンパレータボード２４に出力する。

【００３８】はじめに、ＣＬＫ‘１’が良否判定回路２
４７に入力された場合の動作を説明する。

【００３９】まず、コンパレータボード２４上のテスト
パターンラッチ回路２４１は、基本制御回路２１から入
力されたテストパターン信号をラッチして、ＤＲＶ／Ｃ
ＭＰ回路２４３に出力する。次いで、ＤＲＶ／ＣＭＰ回
路２４３のドライバ回路によってテストパターン信号を
テストバーンインボード３上の被測定デバイスに印加す
る。そして、被測定デバイスからの返りＩＯ信号をＤＲ
Ｖ／ＣＭＰ回路２４３のコンパレータ回路により基準信
号と比較して、比較信号「Ｈ」を比較回路２４４に出力
する。

【００４０】一方、コンパレータボード２４上の期待値
信号ラッチ回路２４２は、基本制御回路２１から入力さ
れた期待値信号「Ｈ」をラッチして、ラッチした期待値
信号「Ｈ」を比較回路２４４と不良検出回路２４８に出
力する。

【００４１】次いで、比較回路２４４は、ＤＲＶ／ＣＭ
Ｐ回路２４３から入力された比較信号「Ｈ」と、期待値
信号ラッチ回路２４２から入力された期待値信号「Ｈ」
とを比較して、比較結果信号（例えば、一致を示す
「Ｌ」）を良否判定回路２４７に出力する。

【００４２】そして、良否判定回路２４７は、ＭＡＳＫ
信号ラッチ回路２４５から入力されたＭＡＳＫ信号に従
って、比較回路２４４から入力される比較結果信号（例
えば、「Ｌ」）の良否判定を行い、クロック制御回路２
４６から入力されるクロック信号ＣＬＫ‘１’に同期し
て、基本制御回路２１と不良検出回路２４８とに良否判
定信号「Ｌ」（すなわち、良を示すＰＡＳＳ信号）を出
力する。

【００４３】次いで、不良検出回路２４８において、Ｘ
ＯＲゲート２４８ａは、期待値信号ラッチ回路２４２か
ら入力された期待値信号「Ｈ」と、ＤＲＶ／ＣＭＰ回路
２４３から入力された比較信号「Ｈ」とが一致するか否
かを比較し、一致を示す「Ｌ」信号をＦ／Ｆ回路２４８
ｃに出力する。

【００４４】また、不良検出回路２４８において、ＮＡ
ＮＤゲート２４８ｂは、ＤＲＶ／ＣＭＰ回路２４３から
入力された比較信号「Ｈ」と、良否判定回路２４７から
入力された良否判定信号「Ｌ」との否定論理積を演算
し、否定論理積信号「Ｈ」をＦ／Ｆ回路２４８ｃのトリ
ガ信号としてトリガ端子に出力する。

【００４５】そして、Ｆ／Ｆ回路２４８ｃは、トリガ信
号に同期して、ＸＯＲゲート２４８ａから入力された信
号をラッチし、ラッチした信号「Ｌ」（すなわち、良を
示すＰＡＳＳ信号）を出力する。したがって、良否判定
回路２４７の出力が良であり、且つ不良検出回路２４８
の出力は「Ｌ」なので、不良は検出されない。

【００４６】次に、ＣＬＫ‘２’が良否判定回路２４７
に入力された場合の動作を説明する。

【００４７】まず、コンパレータボード２４上のテスト
パターンラッチ回路２４１は、基本制御回路２１から入
力されたテストパターン信号をラッチして、ＤＲＶ／Ｃ
ＭＰ回路２４３に出力する。次いで、ＤＲＶ／ＣＭＰ回
路２４３のドライバ回路によってテストパターン信号を
増幅し、テストバーンインボード３上の被測定デバイス
に印加する。そして、被測定デバイスからの返りＩＯ信
号をＤＲＶ／ＣＭＰ回路２４３のコンパレータ回路によ
り基準信号と比較して、比較信号「Ｌ」を比較回路２４
４に出力する。

【００４８】一方、コンパレータボード２４上の期待値
信号ラッチ回路２４２は、基本制御回路２１から入力さ
れた期待値信号「Ｈ」をラッチして、ラッチした期待値
信号「Ｈ」を比較回路２４４と不良検出回路２４８に出
力する。

【００４９】次いで、比較回路２４４は、ＤＲＶ／ＣＭ
Ｐ回路２４３から入力された比較信号「Ｌ」と、期待値
信号ラッチ回路２４２から入力された期待値信号「Ｈ」
とを比較して、比較結果信号（例えば、不一致を示す
「Ｈ」）を良否判定回路２４７に出力する。

【００５０】そして、良否判定回路２４７は、ＭＡＳＫ
信号ラッチ回路２４５から入力されたＭＡＳＫ信号に従
って、比較回路２４４から入力される比較結果信号（例
えば、「Ｈ」）の良否判定を行い、クロック制御回路２
４６から入力されるクロック信号ＣＬＫ‘２’に同期し
て、基本制御回路２１と不良検出回路２４８とに良否判
定信号「Ｈ」（すなわち、不良を示すＦＡＩＬ信号）を
出力する。

【００５１】次いで、不良検出回路２４８において、Ｘ
ＯＲゲート２４８ａは、期待値信号ラッチ回路２４２か
ら入力された期待値信号「Ｈ」と、ＤＲＶ／ＣＭＰ回路
２４３から入力された比較信号「Ｌ」とが一致するか否
かを比較し、不一致を示す「Ｈ」信号をＦ／Ｆ回路２４
８ｃに出力する。

【００５２】また、不良検出回路２４８において、ＮＡ
ＮＤゲート２４８ｂは、ＤＲＶ／ＣＭＰ回路２４３から
入力された比較信号「Ｌ」と、良否判定回路２４７から
入力された良否判定信号「Ｈ」との否定論理積を演算
し、否定論理積信号「Ｈ」をＦ／Ｆ回路２４８ｃのトリ
ガ信号としてトリガ端子に出力する。

【００５３】そして、Ｆ／Ｆ回路２４８ｃは、トリガ信
号に同期して、ＸＯＲゲート２４８ａから入力された信
号をラッチし、ラッチした信号「Ｈ」（すなわち、不良
を示すＦＡＩＬ信号）を出力する。したがって、良否判
定回路２４７の出力が不良であり、且つ不良検出回路２
４８の出力は「Ｈ」信号（すなわち、不良信号）なの
で、期待値信号が不良であることが検出される。

【００５４】次に、ＣＬＫ‘３’が良否判定回路２４７
に入力された場合の動作を説明する。

【００５５】まず、コンパレータボード２４上のテスト
パターンラッチ回路２４１は、基本制御回路２１から入
力されたテストパターン信号をラッチして、ＤＲＶ／Ｃ
ＭＰ回路２４３に出力する。次いで、ＤＲＶ／ＣＭＰ回
路２４３のドライバ回路によってテストパターン信号を
テストバーンインボード３上の被測定デバイスに印加す
る。そして、被測定デバイスからの返りＩＯ信号をＤＲ
Ｖ／ＣＭＰ回路２４３のコンパレータ回路により基準信
号と比較して、比較信号「Ｈ」を比較回路２４４に出力
する。

【００５６】一方、コンパレータボード２４上の期待値
信号ラッチ回路２４２は、基本制御回路２１から入力さ
れた期待値信号「Ｈ」をラッチして、ラッチした期待値
信号「Ｈ」を比較回路２４４と不良検出回路２４８に出
力する。

【００５７】次いで、比較回路２４４は、ＤＲＶ／ＣＭ
Ｐ回路２４３から入力された比較信号「Ｈ」と、期待値
信号ラッチ回路２４２から入力された期待値信号「Ｈ」
とを比較して、比較結果信号（例えば、一致を示す
「Ｌ」）を良否判定回路２４７に出力する。

【００５８】そして、良否判定回路２４７は、ＭＡＳＫ
信号ラッチ回路２４５から入力されたＭＡＳＫ信号に従
って、比較回路２４４から入力される比較結果信号（例
えば、「Ｌ」）の良否判定を行い、クロック制御回路２
４６から入力されるクロック信号ＣＬＫ‘３’に同期し
て、基本制御回路２１と不良検出回路２４８とに良否判
定信号「Ｌ」（すなわち、良を示すＰＡＳＳ信号）を出
力する。

【００５９】次いで、不良検出回路２４８において、Ｘ
ＯＲゲート２４８ａは、期待値信号ラッチ回路２４２か
ら入力された期待値信号「Ｈ」と、ＤＲＶ／ＣＭＰ回路
２４３から入力された比較信号「Ｈ」とが一致するか否
かを比較し、一致を示す「Ｌ」信号をＦ／Ｆ回路２４８
ｃに出力する。

【００６０】また、不良検出回路２４８において、ＮＡ
ＮＤゲート２４８ｂは、ＤＲＶ／ＣＭＰ回路２４３から
入力された比較信号「Ｈ」と、良否判定回路２４７から
入力された良否判定信号「Ｌ」との否定論理積を演算
し、否定論理積信号「Ｈ」をＦ／Ｆ回路２４８ｃのトリ
ガ信号としてトリガ端子に出力する。

【００６１】そして、Ｆ／Ｆ回路２４８ｃは、トリガ信
号に同期して、ＸＯＲゲート２４８ａから入力された信
号をラッチし、ラッチした信号「Ｌ」（すなわち、良を
示すＰＡＳＳ信号）を出力する。したがって、良否判定
回路２４７の出力が良であり、且つ不良検出回路２４８
の出力は「Ｌ」なので、不良は検出されない。

【００６２】以上のように、試験部２の基本制御回路２
１から、テストパターン信号、期待値信号、ＭＡＳＫ信
号がコンパレータボード２４に入力され、この入力信号
に従って、ＩＣテストが実行される。テストパターン信
号は、テストパターンラッチ回路２４１を介してＤＲＶ
／ＣＭＰ回路２４３に入力され、ＤＲＶ／ＣＭＰ回路２
４３内のドライバ回路によってテストバーンインボード
３上の被測定デバイスにテストパターン信号を印加す
る。そして、被測定デバイスからの返りＩＯ信号をＤＲ
Ｖ／ＣＭＰ回路２４３内のコンパレータ回路により基準
信号と比較して、比較信号を比較回路２４４に出力す
る。また、期待値信号は、期待値信号ラッチ回路２４２
を介して比較回路２４４と不良検出回路２４８に出力さ
れる。

【００６３】次いで、比較回路２４４は、ＤＲＶ／ＣＭ
Ｐ回路２４３から入力された比較信号と、期待値信号ラ
ッチ回路２４２から入力された期待値信号とを比較し
て、比較結果信号を良否判定回路２４７に出力する。そ
して、良否判定回路２４７は、ＭＡＳＫ信号ラッチ回路
２４５から入力されたＭＡＳＫ信号に従って、比較回路
２４４から入力される比較結果信号の良否判定を行い、
クロック制御回路２４６から入力されるクロック信号に
同期して、基本制御回路２１と不良検出回路２４８とに
良否判定信号を出力する。

【００６４】また、不良検出回路２４８のＸＯＲゲート
２４８ａは、期待値信号ラッチ回路２４２から入力され
た期待値信号と、ＤＲＶ／ＣＭＰ回路２４３から入力さ
れた比較信号とが一致するか否かを比較し、信号
（「Ｈ：不一致」又は「Ｌ：一致」）をＦ／Ｆ回路２４
８ｃに出力する。

【００６５】また、不良検出回路２４８のＮＡＮＤゲー
ト２４８ｂは、ＤＲＶ／ＣＭＰ回路２４３から入力され
た比較信号と、良否判定回路２４７から入力された良否
判定信号との否定論理積を演算し、否定論理積信号をＦ
／Ｆ回路２４８ｃのトリガ信号としてトリガ端子に出力
する。

【００６６】そして、不良検出回路２４８のＦ／Ｆ回路
２４８ｃは、トリガ信号に同期して、ＸＯＲゲート２４
８ａから入力された信号をラッチし、ラッチした信号を
出力する。

【００６７】図５は、コントローラ４の動作を示すフロ
ーチャートである。図５において、コントローラ４は、
基本制御回路２１から入力される良否判定信号が不良
（例えば、「Ｈ」）か否かを判別し（ステップＳ１）、
良否判定信号が不良でなければ（ステップＳ１；Ｎ
Ｏ）、ステップ１に戻る。

【００６８】また、良否判定信号が不良であれば（ステ
ップＳ１；ＹＥＳ）、コントローラ４は、ＤＲＶ／ＣＭ
Ｐ回路２４３から出力される比較信号と期待値信号ラッ
チ回路２４２から出力される期待値信号とをモニターし
（ステップＳ２）、ＩＯ信号と期待値信号とを比較する
（ステップＳ３）。

【００６９】そして、コントローラ４は、不良検出回路
２４８から信号（「Ｈ」又は「Ｌ」）を抽出し（ステッ
プＳ４）、抽出した信号が「Ｈ」の場合は、期待値信号
が不良であると内部メモリに書込み、抽出した信号が
「Ｌ」の場合は、被測定デバイスのＩＯ端子が不良であ
ると内部メモリに書込む（ステップＳ５）。

【００７０】以上のように、コントローラ４は、基本制
御回路２１から入力される良否判定信号が不良である場
合に、不良検出回路２４８から信号を抽出し、抽出した
信号が「Ｈ」の場合は、期待値信号が不良であると内部
メモリに書込み、抽出した信号が「Ｌ」の場合は、被測
定デバイスのＩＯ端子が不良であると内部メモリに書込
む。

【００７１】したがって、良否判定回路から出力される
良否判定信号が「Ｈ」すなわち不良である場合に、コン
トローラ４は、不良検出回路２４８から信号を抽出し、
抽出した信号に基づいて、期待値信号が不良であるか、
被測定デバイスのＩＯ端子が不良であるかを内部メモリ
に書込み、書込んだデータを図示しない表示装置に表示
させることができるので、ＩＣテスタの期待値信号が不
良の場合にも対応することができる。

【００７２】

【発明の効果】請求項１記載の発明のＩＣテスタによれ
ば、前記比較手段と前記良否判定手段と前記不良検出手
段とを備えることにより、前記良否判定信号と、前記被
測定デバイスから得られる信号と、前記所定の期待値信
号とに基づいて該期待値信号の不良を検出できる。

【００７３】請求項２記載の発明のＩＣテスタによれ
ば、前記不良検出手段において、前記第１の演算手段と
前記第２の演算手段と不良検出信号出力手段とを備える
ことにより、前記期待値信号と前記比較信号と良否判定
信号とに基づいて前記期待値信号の不良を検出し、被測
定デバイスから得られる信号が不良であるか期待値信号
が不良であるかを容易に特定できる。

【００７４】請求項３記載の発明のＩＣテスタの期待値
信号不良検出方法によれば、前記比較工程と前記良否判
定工程と前記不良検出工程とを含むことにより、前記被
測定デバイスから得られる信号と、前記所定の期待値信
号とに基づいて該期待値信号の不良を検出することを容
易に実現する期待値信号不良検出方法を提供できる。

【００７５】請求項４記載の発明のＩＣテスタの期待値
信号不良検出方法によれば、前記不良検出工程におい
て、前記第１の演算工程と前記第２の演算工程と、前記
不良検出信号出力工程とを含むことにより、被測定デバ
イスから得られる信号が不良であるか期待値信号が不良
であるかを容易に特定できる期待値信号不良検出方法を
提供できる。

【図面の簡単な説明】

【図１】ＩＣテスタ１の内部構成を示すブロック図であ
る。

【図２】コンパレータボード２４の回路構成を示すブロ
ック図である。

【図３】不良検出回路２４８の回路構成を示す図であ
る。

【図４】ＩＣテスタ１における動作を説明するタイミン
グチャートである。

【図５】コントローラ４の動作を示すフローチャートで
ある。

【符号の説明】

１ ＩＣテスタ ２ 試験部 ２１ 基本制御回路 ２２ クロック発生回路 ２３ 電源回路 ２４ コンパレータボード ２４１ テストパターンラッチ回路 ２４２ 期待値信号ラッチ回路 ２４３ ＤＲＶ／ＣＭＰ回路 ２４４ 比較回路 ２４５ ＭＡＳＫ信号ラッチ回路 ２４６ クロック制御回路 ２４７ 良否判定回路 ２４８ 不良検出回路 ２４８ａ ＸＯＲゲート ２４８ｂ ＮＡＮＤゲート ２５ バス ３ テストバーンインボード ４ コントローラ

Claims (4)

【特許請求の範囲】
1. 【請求項１】被測定デバイスの機能及び電気的特性を試
   験するＩＣテスタにおいて、 前記ＩＣテストにより前記被測定デバイスから得られる
   信号と所定の期待値信号とを比較して比較結果を出力す
   る比較手段と、 前記比較手段から出力された比較結果の良否を判定し、
   良否判定信号を出力する良否判定手段と、 前記良否判定手段から出力された良否判定信号と、前記
   被測定デバイスから得られる信号と、前記所定の期待値
   信号とに基づいて該期待値信号の不良を検出する不良検
   出手段と、 を備えることを特徴とするＩＣテスタ。
2. 【請求項２】前記不良検出手段は、 前記期待値信号と前記比較手段から出力された比較結果
   との排他的論理和を演算して第１の演算結果を出力する
   第１の演算手段と、 前記良否判定手段から出力された良否判定信号と前記被
   測定デバイスから得られる信号との否定論理積を演算し
   て第２の演算結果を出力する第２の演算手段と、 前記第１の演算手段から出力された第１の演算結果と、
   前記第２の演算手段から出力された第２の演算結果とに
   基づいて前記期待値信号の不良を検出して不良検出信号
   を出力する不良検出信号出力手段と、 を備えることを特徴とする請求項１記載のＩＣテスタ。
3. 【請求項３】被測定デバイスの機能及び電気的特性を試
   験するＩＣテスタにおける期待値信号不良検出方法にお
   いて、 前記ＩＣテストにより前記被測定デバイスから得られる
   信号と所定の期待値信号とを比較して比較結果を出力す
   る比較工程と、 前記比較工程により出力された比較結果の良否を判定
   し、良否判定信号を出力する良否判定工程と、 前記良否判定工程により出力された良否判定信号と、前
   記被測定デバイスから得られる信号と、前記所定の期待
   値信号とに基づいて該期待値信号の不良を検出する不良
   検出工程と、 を含むことを特徴とするＩＣテスタにおける期待値信号
   不良検出方法。
4. 【請求項４】前記不良検出工程は、 前記期待値信号と前記比較工程から出力された比較結果
   との排他的論理和を演算して第１の演算結果を出力する
   第１の演算工程と、 前記良否判定工程により出力された良否判定信号と前記
   被測定デバイスから得られる信号との否定論理積を演算
   して第２の演算結果を出力する第２の演算工程と、 前記第１の演算工程により出力された第１の演算結果
   と、前記第２の演算工程により出力された第２の演算結
   果とに基づいて前記期待値信号の不良を検出して不良検
   出信号を出力する不良検出信号出力工程と、 を含むことを特徴とする請求項３記載のＩＣテスタにお
   ける期待値信号不良検出方法。