JP5426933B2

JP5426933B2 - 半導体集積装置の故障検出方法

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Publication number: JP5426933B2
Application number: JP2009134444A
Authority: JP
Inventors: 靖広野崎; 政憲牛久保
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2009-06-03
Filing date: 2009-06-03
Publication date: 2014-02-26
Anticipated expiration: 2029-06-03
Also published as: JP2010281646A

Description

本発明は、半導体集積装置の故障、特に半導体ＩＣ（Integrated Circuit）チップに構築されている回路網中の信号経路において生じる故障の検出方法に関する。

現在、製造後の半導体ＩＣチップに対しては、その製品出荷前に、かかる半導体ＩＣチップが良品であるのか、或いは故障が生じている不良品であるのかを判別する為の故障テストが実施される。

かかる故障テストでは、先ず、この半導体ＩＣチップの機能（又は構造）を確認すべく設計段階で実施したファンクションシミュレーションで用いられたテストパターンを流用して、テスト対象となる半導体ＩＣチップを実際の動作周波数で動作させる。この際、動作周波数によって表される各周期毎に、半導体ＩＣチップから出力された出力結果と期待値とを比較し、両者が異なる場合に故障が生じていると判断して、このテスト対象となった半導体ＩＣチップを不良品とする。

又、故障テストとして、半導体ＩＣチップに構築されている各素子に対して、静止状態で流れる電流量を測定することにより故障検出を行って、良品及び不良品の判別を行うＩＤＤＱテストが知られている。更に、このようなＩＤＤＱテストを利用して故障に起因する欠陥箇所を特定するようにした故障箇所特定方法が提案されている（例えば、特許文献１参照）。かかる故障箇所特定方法では、不良品と判定された半導体ＩＣチップ及び良品と判定された半導体ＩＣチップ各々に対して、回路網中の複数箇所で電流（静止状態で流れる電流）の変化率を測定し、両者の電流変化率に基づいて故障に起因する欠陥箇所を特定する。

特開２００１−２７２４３８号公報

上述の如き従来の故障テストでは、テスト対象となる半導体ＩＣチップを推奨動作周波数で動作させている。よって、例えば２つのフリップフロップ間に構築されている素子（アンドゲート、オアゲート、インバータ等）の直列段数が少ない信号経路では、たとえ素子の遅延量が本来有るべき遅延量よりも大となる故障（遅延故障と称する）が生じていても、これを検出することが出来ない場合がある。尚、このような信号経路上での遅延故障を検出すべく、半導体ＩＣチップを動作させる周波数を高くすると、今度は、２つのフリップフロップ間に構築されている素子の直列段数が比較的多い信号経路においてその遅延量が正常であるにも拘わらず、故障有りという誤った判断が為されてしまう。

そこで、本願発明は、遅延故障が生じている箇所を精度良く検出することが可能な半導体集積装置の故障検出方法を提供することを目的とするものである。

本発明による半導体集積装置の故障検出方法は、半導体集積装置に構築されている回路網内の信号経路中の遅延量が所定の遅延量よりも長くなる遅延故障箇所を検出する故障検出方法であって、故障検出の対象となる前記半導体集積装置としてのテストチップ、及び前記半導体集積装置の良品サンプルとしての良品チップの各々に構築されている前記回路網をテスト周期にて動作させる動作ステップと、前記テストチップに構築されている前記回路網中の信号経路各々での出力結果と前記良品チップに構築されている前記回路網中の信号経路各々での出力結果とが互いに一致しているか或いは不一致であるかを判定する判定ステップと、前記判定ステップにおいて一致していると判定された場合に前記テスト周期を短い周期に変更するテスト周期変更ステップと、前記判定ステップにおいて不一致であると判定された場合に、当該不一致であると判定された信号経路に故障が生じていると判断して当該信号経路を示す故障診断結果データを生成すると共に、故障が生じていると判断した全ての前記信号経路に基づいて、故障が生じている素子の候補を求める故障診断ステップと、を有し、前記動作ステップでは、前記半導体集積装置における推奨動作周期を前記テスト周期の最初の周期として設定し、前記テスト周期変更ステップの終了後、前記動作ステップ及び前記判定ステップを再び繰り返し実行し、前記故障診断ステップの終了後、前記テスト周期変更ステップ、前記動作ステップ及び前記判定ステップを再び繰り返し実行する。

本発明においては、テスト周期を段階的に短縮しつつ、半導体ＩＣチップ（テストチップ）と、この半導体ＩＣチップの良品サンプルと、をこのテスト周期で動作させ、この際得られた出力同士を比較することにより遅延故障を検出するようにしている。これにより、正常な遅延量を有する信号経路に対して誤った判断（故障有りの判断）を下すことなく、テストチップに構築されている回路網中から精度良く遅延故障を検出することが可能となる。

本発明による半導体集積装置の故障検出方法に従って半導体ＩＣチップの故障検出を行う故障検出システムの構成を示す図である。テストパターンメモリ１に記憶されているテストパターンＴＰの形態の一例を示す図である。図１に示される故障検出システムによる故障検出テスト動作を表すタイムチャートを示す図である。故障検出フローの一例を示す図である。テストチップ３及び良品チップ４各々に構築されている、故障検出対象となる回路網の一例を示す図である。図５に示す回路網に対する故障検出テスト結果の一例を示す図である。テストチップ３及び良品チップ４各々に構築されている回路網に故障検出の為のスキャン設計を施す場合に採用されるスキャンタイプのフリップフロップの入力端及び出力端を示す図である。テストチップ３及び良品チップ４各々に構築されている、スキャン設計の施されている回路網の一例を示す図である。図８に示す回路網に対する故障検出テスト結果の一例を示す図である。故障検出フローの他の一例を示す図である。図１０に示す故障検出フローに従った故障検出処理による故障検出テスト結果の一例を示す図である。

故障検出の対象となる半導体ＩＣチップ（テストチップ）、及びこの半導体ＩＣチップの良品としての半導体ＩＣチップ（良品チップ）各々に構築されている回路を動作させ、テストチップ及び良品チップ各々に構築されている回路網中の各信号経路から出力された出力結果が互いに一致しているか、或いは不一致であるかを判定する。ここで、不一致であると判定された場合には、この不一致であると判定された信号経路に故障が生じていると判断する。一方、一致していると判定された場合には、テスト周期を短い周期に変更して、再び上記動作を繰り返し実行することにより、テストチップの故障検出を継続する。

図１は、本発明による半導体集積装置の故障検出方法に従って半導体ＩＣチップの故障検出を行う故障検出システムの構成を示す図である。

図１に示すように、かかる故障検出システムは、テストパターンメモリ１、クロック生成部２、テストチップ３、良品チップ４、テスト結果メモリ５、表示部６、及びテスタ１０から構成される。尚、テストチップ３は、故障テストの対象となる半導体ＩＣチップであり、良品チップ４は、この故障テスト対象となる半導体ＩＣチップと同一の回路網が構築されているものであり、本故障検出システム以外の故障診断システムによって既に良品と認定されている半導体ＩＣチップである。

テストパターンメモリ１には、テスト対象となる半導体ＩＣチップの機能（又は構造）を検証する為のテストパターンが予め記憶されている。例えば、テストパターンメモリ１には、図２に示すように、第１番目のテストパターンとしてＴＰ１、第２番目のテストパターンとしてＴＰ２、第３番目のテストパターンとしてＴＰ３、・・・、最終の第ｎ番目のテストパターンとしてＴＰｎの各々が記憶されている。この際、各テストパターンＴＰは、図２に示すように、テストチップ３及び良品チップ４各々の入力端子Ｑ_１〜Ｑ_Ｋ（Ｋ：２以上の整数）に各々印加する為の論理値０又は１のビット群からなる。テストパターンメモリ１は、テスタ１０からテスト開始指令信号ＲＳが供給されると、上記クロック信号ＣＬＫに同期して、図３に示すように、テストパターンＴＰ１，ＴＰ２，ＴＰ３，・・・・，ＴＰｎ各々を順次読み出し、テストチップ３及び良品チップ４各々の入力端子Ｑ_１〜Ｑ_Ｋに供給する。この際、図３に示すように、各テストパターンＴＰの読み出し周期が後述するが如きテスト周期ＴＳＳとなる。尚、テストパターンＴＰ１，ＴＰ２，ＴＰ３，・・・・，ＴＰｎ各々がテストチップ３及び良品チップ４各々に供給されている期間をそれぞれテスト期間Ｔ１，テスト期間Ｔ２，テスト期間Ｔ３，・・・・，テスト期間Ｔｎと称する。

クロック生成部２は、テスタ１０から供給されたテスト周期指定信号ＴＣにて指定されたテスト周期ＴＳＳに対応した周波数のクロック信号を生成し、これをクロック信号ＣＬＫとして上記テストパターンメモリ１、テストチップ３及び良品チップ４の各々に供給する。

テストチップ３は、上記クロック信号ＣＬＫに応じて、その内部に構築されている回路網を動作させることにより、入力端子Ｑ_１〜Ｑ_Ｋに供給された各テストパターンＴＰに応じた出力結果Ｙ_ＴＳを図３に示すように順次、テスタ１０に供給する。

良品チップ４は、上記クロック信号ＣＬＫに応じて、その内部に構築されている回路網を動作させることにより、入力端子Ｑ_１〜Ｑ_Ｋに供給された各テストパターンＴＰに応じた出力結果Ｙ_ＲＦを図３に示すように順次、テスタ１０に供給する。

テスタ１０は、例えば図４に示す如き故障検出フローに従って上記出力結果Ｙ_ＴＳ及び出力結果Ｙ_ＲＦに基づく故障診断結果を求め、これをテスト結果メモリ５に記憶させると共に、その故障診断結果を表す画像を表示部６で表示させる。

以下に、図４に示す如き故障検出フローに従ってテスタ１０が実行する故障検出処理について説明する。

図４において、先ず、テスタ１０は、テスト対象となる半導体ＩＣチップの仕様上における推奨動作周波数に対応した推奨動作周期Ｔ_Ｒを初期のテスト周期ＴＳＳとして指定するテスト周期指定信号ＴＣをクロック生成部２に供給する（ステップＳ１）。ステップＳ１の実行により、クロック生成部２は、テスト周期ＴＳＳ（＝Ｔ_Ｒ）に対応した周波数を有するクロック信号ＣＬＫを、上記テストパターンメモリ１、テストチップ３及び良品チップ４の各々に供給する。次に、テスタ１０は、テスト開始指令信号ＲＳをテストパターンメモリ１に供給する（ステップＳ２）。これにより、テストパターンメモリ１は、図３に示すように、推奨動作周期Ｔ_Ｒを示すテスト周期ＴＳＳ毎に、テストパターンＴＰ１，ＴＰ２，ＴＰ３，・・・・，ＴＰｎを順次読み出して、テストチップ３及び良品チップ４の各々に供給する。この際、テストチップ３は、テストパターンＴＰ１，ＴＰ２，ＴＰ３，・・・・，ＴＰｎ各々に応じてその内部に構築されている回路網を動作させることにより、図３に示すように、ＴＰ１に応じた出力結果Ｙ_ＴＳ１，ＴＰ２に応じた出力結果Ｙ_ＴＳ２，ＴＰ３に応じた出力結果Ｙ_ＴＳ３，・・・・，ＴＰｎに応じた出力結果Ｙ_ＴＳｎの各々を順次、テスタ１０に供給する。更に、良品チップ４においても、テストチップ３と同様に、上記テストパターンＴＰ１，ＴＰ２，ＴＰ３，・・・・，ＴＰｎ各々に応じてその内部に構築されている回路網を動作させることにより、ＴＰ１に応じた出力結果Ｙ_ＲＦ１，ＴＰ２に応じた出力結果Ｙ_ＲＦ２，ＴＰ３に応じた出力結果Ｙ_ＲＦ３，・・・・，ＴＰｎに応じた出力結果Ｙ_ＲＦｎの各々を順次、テスタ１０に供給する。

この間、テスタ１０は、各テスト期間Ｔ毎に、テストチップ３の出力結果Ｙ_ＴＳ（Ｙ_ＴＳ１〜Ｙ_ＴＳｎ）と、良品チップ４の出力結果Ｙ_ＲＦ（Ｙ_ＲＦ１〜Ｙ_ＲＦｎ）とを図３に示すストローブポイントＳＰのタイミングで取り込み、両者が一致しているか否かを示す比較結果データＡ（Ａ１〜Ａｎ）を生成する（ステップＳ３）。例えば、図３において、テスト期間Ｔ１では、テストパターンメモリ１から読み出されたテストパターンＴＰ１に応じて、テストチップ３は出力結果Ｙ_ＴＳ１、良品チップ４は出力結果Ｙ_ＲＦ１を各々出力するので、テスタ１０は、Ｙ_ＴＳ１及びＹ_ＲＦ１が互いに一致しているか否かを示す比較結果データＡ１を生成する。又、次のテスト期間Ｔ２では、テストパターンメモリ１から読み出されたテストパターンＴＰ２に応じて、テストチップ３は出力結果Ｙ_ＴＳ２、良品チップ４は出力結果Ｙ_ＲＦ２を各々出力するので、テスタ１０は、Ｙ_ＴＳ２及びＹ_ＲＦ２が互いに一致しているか否かを示す比較結果データＡ２を生成する。

次に、テスタ１０は、上記ステップＳ３において生成した比較結果データＡ１〜Ａｎの中に、不一致を示すデータが存在するか否かを判定する（ステップＳ４）。ステップＳ４において、不一致を示すデータが存在すると判定された場合、つまり、テストチップ３に故障が生じていると判定された場合、テスタ１０は、テストチップ３の出力結果Ｙ_ＴＳ１〜Ｙ_ＴＳｎ及び良品チップ４の出力結果Ｙ_ＲＦ１〜Ｙ_ＲＦｎ各々の内から、上記した不一致を示す比較結果データＡに対応した出力結果Ｙ_ＴＳ及びＹ_ＲＦを抽出する（ステップＳ５）。そして、テスタ１０は、不一致を示す比較結果データＡに対応した出力結果Ｙ_ＴＳ及びＹ_ＲＦに基づき故障診断処理（説明せず）を実行する（ステップＳ６）。かかる故障診断処理により、テスタ１０は、テストチップ３に構築されている回路網中の複数の信号経路の内で、故障が生じている信号経路を示す故障診断結果データを生成し、これをテスト結果メモリ５に記憶させる。

一方、上記ステップＳ４において、比較結果データＡ１〜Ａｎ中に、不一致を示すデータが存在しないと判定された場合、テスタ１０は、現在のテスト周期ＴＳＳが、所定の最小テスト周期Ｔ_ＭＩＮと同一であるか否かを判定する（ステップＳ７）。かかるステップＳ７において、テスト周期ＴＳＳが、最小テスト周期Ｔ_ＭＩＮとは異なると判定された場合、テスタ１０は、現在のテスト周期ＴＳＳから所定の周期短縮値ｒを減算したものを新たなテスト周期ＴＳＳとして指定すべきテスト周期指定信号ＴＣをクロック生成部２に供給する（ステップＳ８）。ステップＳ８の実行により、クロック生成部２は、前回のテスト周期よりも周期短縮値ｒの分だけ短い周期に変更したテスト周期ＴＳＳに対応した周波数を有するクロック信号ＣＬＫを、上記テストパターンメモリ１、テストチップ３及び良品チップ４の各々に供給する。かかるステップＳ８の実行後、テスタ１０は、上記ステップＳ２の実行に戻って前述した如き動作を繰り返し実行する。

すなわち、テスタ１０は、前回のテスト周期よりもその周期を短い周期に変更したテスト周期ＴＳＳにて、上記テストパターン（ＴＰ１〜ＴＰｎ）に基づきテストチップ３及び良品チップ４各々の回路網を動作させ、両者の出力結果（Ｙ_ＴＳ１〜Ｙ_ＴＳｎ、Ｙ_ＲＦ１〜Ｙ_ＲＦｎ）が一致しているか否かによりテストチップ３の故障を検出するという故障検出テストを実施する（ステップＳ８、Ｓ２〜Ｓ４）。つまり、テスト周期ＴＳＳを周期短縮値ｒずつ段階的に短くしつつ、各段階毎に、上記の如き故障検出テストを実施するのである。この間、ステップＳ４においてテストチップ３及び良品チップ４同士の出力結果が不一致であると判定された場合、つまりテストチップ３に故障が有ると判定された場合、或いは、ステップＳ７においてテスト周期ＴＳＳが最小テスト周期Ｔ_ＭＩＮと同一であると判定された場合、テスタ１０は、その故障箇所を診断する為の故障診断処理（ステップＳ６）を実行して、この故障検出テストを終了する。尚、ステップＳ７において、テスト周期ＴＳＳが最小テスト周期Ｔ_ＭＩＮと同一であると判定された場合、テスタ１０は、ステップＳ６による故障診断処理において、テストチップ３には故障が無いことを示す故障診断結果データを生成し、これをテスト結果メモリ５に記憶させる
以下に、図１に示す故障検出システムによる故障検出動作について、図５に示す如き回路網がテストチップ３及び良品チップ４に各々構築されている場合を一例にとって説明する。

尚、図５に示す回路網は、クロック信号ＣＬＫに同期して動作するフリップフロップＦＦ１〜ＦＦ６と、ＦＦ１及びＦＦ４間に構築された回路ブロックＡと、ＦＦ２及びＦＦ５間に構築された回路ブロックＢと、ＦＦ３及びＦＦ６間に構築された回路ブロックＣとからなる。回路ブロックＡの出力がＦＦ４を介して出力値Ｙ１として出力され、回路ブロックＢの出力がＦＦ５を介して出力値Ｙ２として出力され、回路ブロックＣの出力がＦＦ６を介して出力値Ｙ３として出力される。回路ブロックＡ〜Ｃの各々は、アンドゲート、オアゲート、インバータ等の複数のロジック素子からなる、いわゆる組み合わせ回路からなり、２つのＦＦ間の信号経路上において直列に接続されるロジック素子の段数は回路ブロックＡ〜Ｃ毎に異なる。尚、回路ブロックＡ〜Ｃ各々の仕様上での遅延時間、つまり遅延故障が生じていない場合での遅延時間は各々、
回路ブロックＡ：７ｎｓ
回路ブロックＢ：５ｎｓ
回路ブロックＣ：３ｎｓ
であるとする。又、かかる回路網に対して規定されている推奨動作周期Ｔ_Ｒは８ｎｓ、テスト周期ＴＳＳを段階的に短縮する為の周期短縮値ｒは２ｎｓ、最小テスト周期Ｔ_ＭＩＮは４ｎｓとする。

テスタ１０は、先ず、ステップＳ１において８ｎｓの推奨動作周期Ｔ_Ｒをテスト周期ＴＳＳとして指定し、ステップＳ２〜Ｓ４による故障検出テストを実行する。この際、回路ブロックＡ〜Ｃの遅延時間はいずれも８ｎｓよりも短い。よって、各回路ブロックの信号経路又は素子においてその状態が論理値「１」又は「０」に固定されてしまう0/１縮退故障が生じていない限り、図６Ａに示すように、テストチップ３の出力結果Ｙ_ＴＳ（図５に示す出力値Ｙ１〜Ｙ３）は、良品チップ４の出力結果Ｙ_ＲＦ（図５に示す出力値Ｙ１〜Ｙ３）と同様に所望の期待値と一致する。一方、テストチップ３側に上述のような0/１縮退故障が生じていると、テストチップ３の出力結果Ｙ_ＴＳは期待値と一致しなくなり、それ故に良品チップ４の出力結果Ｙ_ＴＳとも一致しなくなる。よって、この際、ステップＳ４において、テストチップ３に故障有りと判定される。尚、0/１縮退故障が生じていない場合には、図６Ａに示すように、テストチップ３の出力結果Ｙ_ＴＳ及び良品チップ４の出力結果Ｙ_ＴＳは互いに一致するので、ステップＳ８が実行される。すなわち、この段階で、テストチップ３には0/１縮退故障が無いと判断されることになる。ステップＳ８において、テスタ１０は、現在の８ｎｓのテスト周期ＴＳＳから２ｎｓの周期短縮値ｒを減算した６ｎｓを新たなテスト周期ＴＳＳとする。

次に、テスタ１０は、この６ｎｓのテスト周期ＴＳＳにて、ステップＳ２〜Ｓ４による故障検出テストを実行する。かかるテストにより、テストチップ３に構築されている図５に示す如き回路網中に生じている遅延故障の検出が為される。

ここで、図５に示すように、回路ブロックＡ〜Ｃの内で回路ブロックＡのみが、６ｎｓのテスト周期ＴＳＳよりも長い７ｎｓの遅延時間を有する。よって、テスト周期ＴＳＳよりもその遅延時間が長いことから、回路ブロックＡでは、たとえ遅延故障が生じていなくても、図６Ｂに示すように、良品チップ４の出力結果Ｙ_ＲＦ（出力値Ｙ１）及びテストチップ３の出力結果Ｙ_ＴＳ（出力値Ｙ１）は共に所望の期待値と一致しなくなる。尚、回路ブロックＢ及びＣの遅延時間はいずれも６ｎｓよりも短いので、その遅延時間がＴＳＳよりも長くなるような遅延故障が生じていない限り、図６Ｂに示すように、テストチップ３の出力結果Ｙ_ＴＳ（出力値Ｙ２、Ｙ３）及び良品チップ４の出力結果Ｙ_ＲＦ（出力値Ｙ２、Ｙ３）は共に所望の期待値と一致する。すなわち、図６Ｂに示すように、良品チップ４の出力値Ｙ１及びテストチップ３の出力値Ｙ１は共に期待値と一致しなくなり、良品チップ４の出力値Ｙ２（Ｙ３）及びテストチップ３の出力値Ｙ２（Ｙ３）は共に期待値と一致した状態となる。従って、テストチップ３に構築されている回路網（図５に示す）中に遅延故障が生じていなければ、良品チップ４の出力結果Ｙ_ＲＦ（Ｙ１〜Ｙ３）と、テストチップ３の出力結果Ｙ_ＴＳ（Ｙ１〜Ｙ３）とが一致することになる。ところが、テストチップ３に構築されている回路ブロックＢにおいて遅延故障が生じ、その遅延量が本来有るべき５ｎｓよりも長い７ｎｓになってしまうと、６ｎｓのテスト周期ＴＳＳよりもその遅延時間が長いことから、テストチップ３の回路ブロックＢに対応した出力値Ｙ２が図６Ｃに示すように期待値と一致しなくなる。よって、この際、ステップＳ４においてテストチップ３に故障有りと判定され、更に、図６Ｃに示すように、テストチップ３の出力値Ｙ２と、良品チップ４の出力値Ｙ２とが一致していないことから、ステップＳ６の故障診断にて、回路ブロックＢに遅延故障が生じていると判断する。尚、回路ブロックＢ及びＣのいずれにも遅延故障が生じていない場合には、図６Ｂに示すように、テストチップ３の出力結果Ｙ_ＴＳ（Ｙ１〜Ｙ３）及び良品チップ４の出力結果Ｙ_ＴＳ（Ｙ１〜Ｙ３）は互いに一致するので、ステップＳ８が実行される。ステップＳ８では、テスタ１０は、現在の６ｎｓのテスト周期ＴＳＳから２ｎｓの周期短縮値ｒを減算した４ｎｓを新たなテスト周期ＴＳＳとする。

次に、テスタ１０は、この４ｎｓのテスト周期ＴＳＳにて、ステップＳ２〜Ｓ４による故障検出テストを実行する。

ここで、図５に示すように、回路ブロックＡ〜Ｃの内で回路ブロックＡ及びＢは共に、４ｎｓのテスト周期ＴＳＳよりも長い、各々７ｎｓ、５ｎｓの遅延時間を有する。よって、テスト周期ＴＳＳよりもその遅延時間が長いことから、回路ブロックＡ及びＢでは、たとえ遅延故障が生じていなくても、図６Ｄに示すように、良品チップ４の出力結果Ｙ_ＲＦ（出力値Ｙ１，Ｙ２）及びテストチップ３の出力結果Ｙ_ＴＳ（出力値Ｙ１，Ｙ２）は共に所望の期待値と一致しなくなる。尚、回路ブロックＣの遅延時間は４ｎｓのテスト周期ＴＳＳよりも短いので、その遅延時間がＴＳＳよりも長くなるような遅延故障が生じていない限り、図６Ｄに示すように、テストチップ３の出力結果Ｙ_ＴＳ（出力値Ｙ３）及び良品チップ４の出力結果Ｙ_ＲＦ（出力値Ｙ３）は共に所望の期待値と一致する。すなわち、図６Ｄに示すように、良品チップ４の出力値Ｙ１，Ｙ２及びテストチップ３の出力値Ｙ１，Ｙ２は共に期待値と一致しなくなり、良品チップ４の出力値Ｙ３及びテストチップ３の出力値Ｙ３だけが期待値と一致した状態となる。従って、テストチップ３に構築されている回路網（図５に示す）中に遅延故障が生じていなければ、良品チップ４の出力結果Ｙ_ＲＦ（Ｙ１〜Ｙ３）と、テストチップ３の出力結果Ｙ_ＴＳ（Ｙ１〜Ｙ３）とが一致することになる。ところが、テストチップ３に構築されている回路ブロックＣにおいて遅延故障が生じ、その遅延量が本来有るべき３ｎｓよりも長い５ｎｓになってしまうと、４ｎｓのテスト周期ＴＳＳよりもその遅延時間が長いことから、テストチップ３の回路ブロックＣに対応した出力値Ｙ３が図６Ｅに示すように期待値と一致しなくなる。よって、この際、ステップＳ４においてテストチップ３に故障有りと判定され、更に、図６Ｅに示すように、テストチップ３の出力値Ｙ３と、良品チップ４の出力値Ｙ３とが一致していないことから、ステップＳ６の故障診断にて、回路ブロックＣによる信号経路上に遅延故障が生じていると判断され、この回路ブロックＣを示す故障診断結果データが生成される。一方、回路ブロックＣに遅延故障が生じていない場合には、図６Ｄに示すように、テストチップ３の出力結果Ｙ_ＴＳ（Ｙ１〜Ｙ３）及び良品チップ４の出力結果Ｙ_ＴＳ（Ｙ１〜Ｙ３）は互いに一致する。ここで、テスト周期ＴＳＳは、最小テスト周期Ｔ_ＭＩＮと同一の４ｎｓであるので、テスタ１０は、テストチップ３が故障無しの良品であると判断してその旨を示す故障診断結果データを生成して、故障検出動作を終了する。

以上、詳述したように、図１に示す故障検出システムでは、先ず、故障検出の対象となる半導体ＩＣチップ（テストチップ３）に対して、この半導体ＩＣチップとして既に故障無しの診断が為された良品としての半導体ＩＣチップ（良品チップ４）を用意し、テスト周期ＴＳＳにてテストチップ３及び良品チップ４各々に構築されている回路を動作させる（動作ステップ）。この際、テストチップ３及び良品チップ４各々に構築されている回路網中の各信号経路（回路ブロックＡ〜Ｃ）から出力された出力結果が互いに一致しているか、或いは不一致であるかを判定する（判定ステップ）。ここで、不一致であると判定された場合には、この不一致であると判定された信号経路（回路ブロックＡ〜Ｃ）に故障が生じていると判断して当該信号経路を示す故障診断結果データを生成する（故障診判定ステップ）。一方、上記判定ステップにおいて、一致していると判定された場合には、上記のテスト周期ＴＳＳを短い周期に変更し（テスト周期変更ステップ）、再び上記動作ステップ及び判定ステップを繰り返し実行することにより、テストチップ３の遅延故障を検出するようにしている。

すなわち、テスト周期ＴＳＳを推奨動作周期Ｔ_Ｒよりも短い周期に変更してテストチップ３を動作させて、その出力結果を期待値と比較することにより、テストチップ３に構築されている回路網中に生じている遅延故障を検出することが可能となる。ところが、テスト周期ＴＳＳを推奨動作周期Ｔ_Ｒよりも短い周期に変更すると、遅延故障が生じていない正常な回路においても期待値とは異なる値が出力されてしまうので、実際には、期待値との対比では遅延故障に対する良否の判定はできない。そこで、良品半導体ＩＣチップとしての良品チップ４を用意し、この良品チップ４の出力結果とテストチップ３の出力結果とが一致していれば、テストチップ３には遅延故障が生じていないと判定するようにしたのである。これにより、推奨動作周期よりも短いテスト周期でテストチップ３を動作させることによる精度の高い遅延故障検出が可能となる。

尚、図５に示す一例では、テスタ１０は、半導体ＩＣチップ（テストチップ３、良品チップ４）の出力端子を介してＦＦ４〜ＦＦ６各々の出力値Ｙ１〜Ｙ３を出力結果（Ｙ_ＴＳ、Ｙ_ＲＦ）として取り込むようにしている。しかしながら、半導体ＩＣチップに構築されている回路網に故障テスト用のスキャン設計が施されている場合には、半導体ＩＣチップの出力端子に直に関与することのない内部の信号経路各々に対しても、容易に故障検出を行うことが可能となる。

スキャン設計では、半導体ＩＣチップに構築されている各フリップフロップとして、図７に示す如きスキャンタイプのフリップフロップ（以下、スキャンＦＦと称する）を採用する。スキャンＦＦは、通常のフリップフロップと同様に、クロック入力端、信号入力端Ｄ及び信号出力端Ｑを備え、更に、スキャンテスト信号を入力する為のスキャン入力端ＳＤと、上記信号入力端Ｄに代わりスキャン入力端ＳＤから入力された信号の取り込みを有効にする為のスキャンイネーブル端ＳＳを備えている。スキャンＦＦは、例えば論理値「０」の信号がスキャンイネーブル端ＳＳに供給されている間は、信号入力端Ｄに供給された信号をクロック信号のタイミングで取り込んで信号出力端Ｑから出力する。一方、論理値「１」の信号がスキャンイネーブル端ＳＳに供給されている間は、スキャン入力端に供給された信号をクロック信号のタイミングで取り込んで信号出力端Ｑから出力する。

図８は、スキャン設計を採用した回路の一例を示す図である。

図８に示す回路は、アンドゲートＧ１〜Ｇ１０と、それぞれが上記のようなスキャンＦＦからなるフリップフロップＦ１〜Ｆ８とからなるものである。尚、図８においてはクロック信号系についてはその記述を省略してある。

図８に示すように、スキャン設計を採用した場合、半導体ＩＣチップ（テストチップ３、良品チップ４）においては、通常の入出力端の他に、スキャンイネーブル入力端Ｓ_ＥＮ、スキャンテストデータ入力端Ｓ_ＩＮ及びスキャンテストデータ出力端Ｓ_ＯＵＴが設けられる。スキャンテストデータ入力端Ｓ_ＩＮには、前述した如きテストパターンＴＰをシリアルの形態にしたスキャンテストデータが入力される。この際、かかるスキャンテストデータに応じた各内部素子の動作結果が、シリアルのスキャンテスト結果データとしてスキャンテストデータ出力端Ｓ_ＯＵＴから順次出力される。スキャンイネーブル入力端Ｓ_ＥＮには、後述するスキャンシフトモード及びキャプチャモードの内の一方を選択する為のスキャンイネーブル信号が入力される。更に、スキャン設計を採用した場合には、図８に示すように、フリップフロップＦ１〜Ｆ８各々の信号出力端Ｑを他のフリップフロップのスキャン入力端ＳＤに接続する。尚、図８においては、スキャンテストデータ入力端Ｓ_ＩＮを初段のフリップフロップとしてのＦ１のスキャン入力端ＳＤに接続し、最終段のフリップフロップとしてのＦ８の信号出力端Ｑをスキャンテストデータ出力端Ｓ_ＯＵＴに接続している。フリップフロップＦ１〜Ｆ８各々のスキャンイネーブル端ＳＳには、半導体ＩＣチップのスキャンイネーブル入力端Ｓ_ＥＮを介してスキャンイネーブル信号が共通に供給される。

かかる構成において、論理値「１」のスキャンイネーブル信号がフリップフロップＦ１〜Ｆ８各々に供給されている間、フリップフロップＦ１〜Ｆ８はシフトレジスタとして機能する。つまり、スキャンテストデータ入力端Ｓ_ＩＮを介してフリップフロップＦ１に取り込まれたスキャンテストデータが、クロック信号に応じて順次Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７，Ｆ８へと取り込まれて行く（スキャンシフトモード）。一方、論理値「０」のスキャンイネーブル信号がフリップフロップＦ１〜Ｆ８各々に供給されている間は、フリップフロップＦ１〜Ｆ８は各々自身の信号入力端Ｄに供給された信号をクロック信号に応じて取り込み、これを信号出力端Ｑから出力する（キャプチャモード）。

ここで、図８に示す如き回路網が構築されているテイストチップ３に対して故障検出テストを実施する場合、テスタ１０は、先ず、上記スキャンシフトモードにて、テストパターンＴＰをシリアル化したスキャンテストデータを、遅延故障のテスト対象とする信号経路の初段の素子に供給する。例えば、図８に示す経路Ｂを遅延故障のテスト対象とする場合、テスタ１０は、スキャンテストデータを、テストチップ３及び良品チップ４各々のスキャンテストデータ入力端Ｓ_ＩＮに供給すると共に、８パルス分のクロック信号ＣＬＫを供給することにより、そのスキャンテストデータを各フリップフロップに供給する。このとき各フリップフロップを介して経路Ｂの各ゲートに初期値が供給され、かつ、次のキャプチャモードの最初のクロック信号によって、経路Ｂの始点フリップフロップＦ２で発生する信号遷移を経路Ｂの終点フリップフロップＦ５まで伝播させるような値が回路に設定される。次に、テスタ１０は、キャプチャモードに切り替え、テスト周期ＴＳＳの間隔を持ったクロック信号ＣＬＫを２パルス分だけテストチップ３及び良品チップ４各々に供給する。最初のクロックにより、経路Ｂの始点フリップフロップＦ２に信号遷移が発生し、２番目のクロックにより、ゲートＧ３に供給されたスキャンテストデータに対応した経路Ｂでの動作結果が、フリップフロップＦ５に取り込まれる。次に、テスタ１０は、再びスキャンシフトモードに切り替え、８パルス分のクロック信号ＣＬＫをテストチップ３及び良品チップ４各々に供給することにより、各フリップフロップに取り込まれている動作結果を取り出す。経路Ｂでの動作結果は、フリップフロップＦ６，Ｆ７，Ｆ８を介してスキャンテストデータ出力端Ｓ_ＯＵＴから出力される。この際、テスタ１０は、ステップＳ３において、テストチップ３及び良品チップ４各々のスキャンテストデータ出力端Ｓ_ＯＵＴから出力された「経路Ｂでの出力結果」をそれぞれ取り込み、両者の一致、不一致を示す比較結果データＡを生成するのである。かかる一連の処理を、図８に示す経路Ａ、経路Ｃ及び経路Ｄに対しても同様に実行する。ここで、図４に示すステップＳ４〜Ｓ９を実行することにより、テストチップ３に構築されている回路網（例えば図８に示す回路）中において遅延故障が生じている経路を特定する。

例えば、良品チップ４に構築されている図８に示す回路網中の経路Ａ〜Ｄ各々の遅延時間が各々、
経路Ａ：７ｎｓ
経路Ｂ：６ｎｓ
経路Ｃ：４ｎｓ
経路Ｄ：５ｎｓ
である際に、テストチップ３に構築されている図８に示す回路網中のゲートＧ８の出力に１ｎｓ分の遅延故障が生じて、本来４ｎｓであるべき経路Ｃの遅延時間が５ｎｓ、本来５ｎｓであるべき経路Ｄの遅延時間が６ｎｓに各々なった場合には、図９に示すようなテスト結果が得られる。尚、かかるテスト結果は、周期短縮値ｒを０．１ｎｓとし、テスト周期ＴＳＳを７ｎｓから０．１ｎｓずつ段階的に短縮して、前述した故障検出テストを実行した際のテスト結果を示すものである。

先ず、テスト周期ＴＳＳが７ｎｓの故障検出テストでは、たとえ経路Ｃ及びＤ中に遅延故障が生じていても、テストチップ３及び良品チップ４各々の経路Ａ〜Ｄ各々での遅延時間は全てテスト周期ＴＳＳ（７ｎｓ）以下となる。よって、図９に示すようにテストチップ３及び良品チップ４各々の出力結果（経路Ａ〜Ｄ各々毎の出力結果）は全て所望の期待値と一致する。従って、この段階では、テストチップ３及び良品チップ４同士の出力結果が一致するので故障無しと判断する。

次に、テスト周期ＴＳＳが６．９ｎｓ〜６．０ｎｓの範囲では、テスト周期ＴＳＳが、経路Ａの遅延時間である７ｎｓよりも短いことから、たとえ経路Ａ中に遅延故障が生じていなくても、図９に示すように良品チップ４及びテストチップ３各々における経路Ａでの出力結果は共に所望の期待値と一致しなくなる。一方、経路Ｂ、並びに、遅延故障の為にその遅延時間が４ｎｓから５ｎｓに増加してしまった経路Ｃ、遅延故障の為にその遅延時間が５ｎｓから６ｎｓに増加してしまった経路Ｄ各々の遅延時間は、全て６．９ｎｓ〜６．０ｎｓなるテスト周期ＴＳＳ以下となる。よって、図９に示すように、良品チップ４及びテストチップ３各々における経路Ｂ〜Ｄ各々での出力結果は全て所望の期待値と一致することになる。したがって、テスト周期ＴＳＳが６．９ｎｓ〜６．０ｎｓなる範囲内での故障検出テストでも、テストチップ３及び良品チップ４同士による経路Ａ〜Ｄ各々での出力結果は全て一致するので、故障無しと判断する。

次に、テスト周期ＴＳＳが５．９ｎｓの故障検出テストでは、テスト周期ＴＳＳが、経路Ａの遅延時間である７ｎｓ、経路Ｂの遅延時間である６ｎｓよりも短いことから、経路Ａ及びＢ中に遅延故障が生じていなくても、図９に示すように良品チップ４及びテストチップ３各々における経路Ａ及びＢでの出力結果は共に所望の期待値と一致しなくなる。又、経路Ｃでは、遅延故障が生じていない場合（良品チップ４）には遅延時間が４ｎｓであり、遅延故障が生じている場合（テストチップ３）には遅延時間が５ｎｓであり、共に５．９ｎｓのテスト周期ＴＳＳよりも短い。よって、図９に示すように、良品チップ４及びテストチップ３各々における経路Ｃでの出力結果は共に所望の期待値と一致することになる。ところが、経路Ｄでは、遅延故障が生じていない場合（良品チップ４）には遅延時間が５ｎｓで、遅延故障が生じている場合（テストチップ３）には遅延時間が６ｎｓとなる。つまり、良品チップ４に構築されている回路網中の経路Ｄの遅延時間は５．９ｎｓのテスト周期ＴＳＳよりも短いので、図９に示すようにその出力結果は所望の期待値と一致する。しかしながら、テストチップ３に構築されている回路網中の経路Ｄの遅延時間は６．０ｎｓであり、５．９ｎｓのテスト周期ＴＳＳよりも長くなるので、図９に示すようにその出力結果は所望の期待値とは不一致となる。したがって、テスト周期ＴＳＳが５．９ｎｓの故障検出テストでは、図９に示すようにテストチップ３及び良品チップ４同士による経路Ａ〜Ｄ各々での出力結果の内で、経路Ｄの出力結果が不一致となるので、図４のステップＳ５及びＳ６による故障診断の結果、経路Ｄ上に遅延故障が生じていると判断する。

ここで、図４に示す故障検出フローでは、テストチップ３及び良品チップ４の出力結果に不一致があると判定された場合には、その時点で判定された不一致箇所に基づいて最終的な故障診断を行うようにしているが、その後も、更にテスト周期ＴＳＳを短縮した故障検出テストを実行することにより、故障箇所を絞り込むようにしても良い。

図１０は、かかる点に鑑みて為された、図４に示す故障検出フローの変形例を示す図である。

尚、図１０に示すフローでは、図４に示されるステップＳ６の後にステップＳ１０及びＳ１１を追加したものであり、他のステップについては図４に示すものと同一である。よって、以下に、ステップＳ１０及びＳ１１の動作を中心にして図１０に示す故障検出フローを実行した場合の動作について説明する。

図１０において、ステップＳ６による故障診断処理の実行後、テスタ１０は、故障箇所の絞り込みが為されたか否かの判定を行う（ステップＳ１０）。例えば、ステップＳ１０においてテスタ１０は、半導体ＩＣチップに構築されている回路網中において故障検出ターゲットとなる全ての箇所で、テストチップ３及び良品チップ４各々の出力結果が不一致となった場合に故障箇所の絞り込みが為されたと判定する。ステップＳ１０において、故障箇所の絞り込みが為されていないと判定された場合、テスタ１０は、ステップＳ７の実行に移行する。すなわち、テスタ１０は、前回のテスト周期よりも更に周期短縮値ｒの分だけ短くしたテスト周期ＴＳＳにて、ステップＳ８、Ｓ２〜Ｓ４による故障検出テストを実施するのである。又、ステップＳ１０において、故障箇所の絞り込みが為されたと判定された場合、テスタ１０は、ステップＳ１１による故障箇所抽出処理により、各テスト毎に求められた故障診断結果データによって示される情報、つまり故障有りと判断した全ての信号経路に基づいて故障が生じている素子の候補を抽出する。そして、その故障箇所を示す情報を最終的な故障診断結果として表す故障診断結果データをテスト結果メモリ５に記憶させるのである。

図１１は、図１０に示す故障検出フローによって、図８に示す回路網が構築されているテストチップ３に対して故障検出テストを行った際のテスト結果の一例を示す図である。

尚、かかるテスト結果は、周期短縮値ｒを０．１ｎｓとし、テスト周期ＴＳＳを７ｎｓから０．１ｎｓずつ段階的に短縮して各段階毎に、前述した故障検出テストを実行した際のテスト結果を示すものである。ここで、図４に示す故障検出フローでは、図９に示すように、テスト周期ＴＳＳが５．９ｎｓの段階でテストチップ３及び良品チップ４各々の出力結果が不一致となるので、この段階で故障検出テストを終了している。しかしながら、図１０に示す故障検出フローでは、ステップＳ１０の実行によって、更に、テスト周期ＴＳＳを５．９ｎｓ〜３．９ｎｓまで０．１ｎｓずつ段階的に短縮させつつ、各段階毎に故障検出テストを実行するようにしている。

そこで、以下に、５．９ｎｓ以下のテスト周期ＴＳＳでのテスト結果について説明する。

先ず、テスト周期ＴＳＳが５．９ｎｓ〜５．０ｎｓの範囲では、経路Ａの遅延時間である７ｎｓ、経路Ｂの遅延時間である６ｎｓよりもテスト周期ＴＳＳが短くなることから、経路Ａ及びＢ中に遅延故障が生じていなくても、図１１に示すように良品チップ４及びテストチップ３各々における経路Ａ及びＢでの出力結果は共に所望の期待値と一致しなくなる。又、経路Ｃでは、遅延故障が生じていない場合（良品チップ４）には遅延時間が４ｎｓであり、遅延故障が生じている場合（テストチップ３）には遅延時間が５ｎｓであり、共にテスト周期ＴＳＳ（５．９ｎｓ〜５．０ｎｓ）以下である。よって、図１１に示すように、良品チップ４及びテストチップ３各々における経路Ｃでの出力結果は共に所望の期待値と一致することになる。ところが、経路Ｄでは、遅延故障が生じていない場合（良品チップ４）には遅延時間が５ｎｓ、遅延故障が生じている場合（テストチップ３）には遅延時間が６ｎｓとなる。つまり、良品チップ４に構築されている回路網中の経路Ｄの遅延時間はテスト周期ＴＳＳ（５．９ｎｓ〜５．０ｎｓ）以下となるので、図１１に示すようにその出力結果は所望の期待値と一致する。しかしながら、テストチップ３に構築されている回路網中の経路Ｄの遅延時間は６．０ｎｓであり、テスト周期ＴＳＳ（５．９ｎｓ〜５．０ｎｓ）より長くなるので、図１１に示すようにその出力結果は所望の期待値とは不一致となる。

したがって、テスト周期ＴＳＳが５．９〜５．０ｎｓなる範囲の故障検出テストでは、図１１に示すようにテストチップ３及び良品チップ４同士による経路Ａ〜Ｄ各々での出力結果の内で、経路Ｄの出力結果が不一致となるので、故障有りと判断する。この際、図４のステップＳ５及びＳ６による故障診断の結果、経路Ｄ上に遅延故障が生じていると判断する。

次に、テスト周期ＴＳＳが４．９ｎｓ〜４．０ｎｓの範囲では、経路Ａの遅延時間である７ｎｓ、経路Ｂの遅延時間である６ｎｓ、経路Ｄの遅延時間である５ｎｓよりもテスト周期ＴＳＳが短くなることから、経路Ａ、Ｂ及びＤ中に遅延故障が生じていなくても、図１１に示すように良品チップ４及びテストチップ３各々における経路Ａ、Ｂ及びＤでの出力結果は共に所望の期待値と一致しなくなる。一方、経路Ｃでは、遅延故障が生じていない場合（良品チップ４）には遅延時間が４ｎｓであり、遅延故障が生じている場合（テストチップ３）には遅延時間が５ｎｓとなる。よって、良品チップ４の経路Ｃでは、その遅延時間がテスト周期ＴＳＳ（４．９ｎｓ〜４．０ｎｓ）以下となるので、図１１に示すように良品チップ４の経路Ｃでの出力結果は所望の期待値と一致する。しかしながら、遅延故障が生じているテストチップ３の経路Ｃでは、その遅延時間がテスト周期ＴＳＳ（４．９ｎｓ〜４．０ｎｓ）より長くなるので、図１１に示すようにテストチップ３の経路Ｃでの出力結果は所望の期待値と不一致となる。

したがって、テスト周期ＴＳＳが４．９〜４．０ｎｓなる範囲の故障検出テストでは、図１１に示すようにテストチップ３及び良品チップ４同士による経路Ａ〜Ｄ各々での出力結果の内で経路Ｃの出力結果が不一致となるので、故障有りと判断する。この際、図４のステップＳ５及びＳ６による故障診断の結果、経路Ｃ上に遅延故障が生じていると判断する。

次に、テスト周期ＴＳＳが３．９ｎｓなる故障検出テストでは、経路Ａの遅延時間である７ｎｓ、経路Ｂの遅延時間である６ｎｓ、経路Ｃの遅延時間である４ｎｓ、経路Ｄの遅延時間である５ｎｓのいずれもがテスト周期ＴＳＳよりも長くなることから、図１１に示すように良品チップ４及びテストチップ３各々の経路Ａ〜Ｄでの出力結果は全て所望の期待値と一致しなくなる。

以上の如き一連の故障検出テストにより、テスタ１０は、故障診断処理（ステップＳ６）において、テスト周期ＴＳＳが５．０〜５．９ｎｓの際に良品チップ４及びテストチップ３各々の経路Ｄでの出力結果が互いに一致しなくなり、更に、テスト周期ＴＳＳが４．０〜４．９ｎｓの際に経路Ｃでの出力結果が互いに一致しなくなったことを示す故障診断結果データを生成する。そして、テスタ１０は、故障箇所抽出処理（ステップＳ１１）において、上述の如き故障診断結果から、図８に示すように、経路Ｃ及び経路Ｄの共通部分である、ゲートＧ８又はゲートＧ９に遅延故障が発生していると判断し、これを最終的な故障診断結果として表す故障診断結果データをテスト結果メモリ５に記憶させる。

このように、図１０に示す故障検出処理では、図４に示す故障検出処理と同様に、テスト周期ＴＳＳを段階的に短縮させつつ、各テスト周期ＴＳＳ毎にテストチップ３及び良品チップ４を動作させ、この際得られた両者の出力結果が一致しているか否かを判定することにより故障有り又は無しを判断するという、故障検出テストを実行する。この際、テストチップ３及び良品チップ４各々の出力結果が不一致となった場合にテストチップ３に遅延故障が生じていると判断するにあたり、この遅延故障の判断が為された後も、更にテスト周期ＴＳＳを短縮させて上述の故障検出テストを実行することにより、回路網中に生じている故障箇所を絞り込むのである。

１テストパターンメモリ
２クロック生成部
３テストチップ
４良品チップ
１０テスタ

Claims

半導体集積装置に構築されている回路網内の信号経路中の遅延量が所定の遅延量よりも長くなる遅延故障箇所を検出する故障検出方法であって、
故障検出の対象となる前記半導体集積装置としてのテストチップ、及び前記半導体集積装置の良品サンプルとしての良品チップの各々に構築されている前記回路網をテスト周期にて動作させる動作ステップと、
前記テストチップに構築されている前記回路網中の信号経路各々での出力結果と前記良品チップに構築されている前記回路網中の信号経路各々での出力結果とが互いに一致しているか或いは不一致であるかを判定する判定ステップと、
前記判定ステップにおいて一致していると判定された場合に前記テスト周期を短い周期に変更するテスト周期変更ステップと、
前記判定ステップにおいて不一致であると判定された場合に、当該不一致であると判定された信号経路に故障が生じていると判断して当該信号経路を示す故障診断結果データを生成すると共に、故障が生じていると判断した全ての前記信号経路に基づいて、故障が生じている素子の候補を求める故障診断ステップと、を有し、
前記動作ステップでは、前記半導体集積装置における推奨動作周期を前記テスト周期の最初の周期として設定し、
前記テスト周期変更ステップの終了後、前記動作ステップ及び前記判定ステップを再び繰り返し実行し、
前記故障診断ステップの終了後、前記テスト周期変更ステップ、前記動作ステップ及び前記判定ステップを再び繰り返し実行することを特徴とする半導体集積装置の故障検出方法。