JP2009192239A - 半導体試験装置とその経路診断方法 - Google Patents

Abstract

【課題】 半導体試験装置とＤＵＴとの間の経路に対して、インピーダンスのゆがみに着目した診断を行なうことにより、波形の質の劣化をもたらす不具合を検出することのできる半導体試験装置を提供する。
【解決手段】 ドライバ回路２１から出力された矩形波信号がＤＵＴ端１０１ａで反射されコンパレータ回路１５１に入力されるまでの経路３１における遅延時間に基づいて前記経路３１の診断を行う半導体試験装置において、前記コンパレータ回路１５１は、前記経路３１を介して入力された反射波形を、インピーダンス整合時の前記反射波形の上下に設けられた許容領域の上下限値ＶＨ，ＶＬと比較し、前記コンパレータ回路１５１の出力変化に基づいてインピーダンス不整合の発生箇所および状態を特定する。
【選択図】 図１

Description

本発明は、半導体試験装置と被測定デバイスの間の経路の診断が可能な半導体試験装置とその経路診断方法に関する。

一般に、半導体試験装置は、被試験デバイス（Device Under Test、以下ＤＵＴと記す） であるＩＣ、ＬＳＩ等に試験信号を与え、ＤＵＴの出力を測定し、ＤＵＴの良否の判定を行なうものである。このような半導体試験装置は、ピンエレクトロニクスカード、中継ボード（ウェファマザーボードとも呼ぶ）およびプローブカードを具備し、ピンエレクトロニクスカードから中継ボードおよびプローブカードを介してＤＵＴと半導体試験装置が電気的に接続される。

図１１は、そのような従来の半導体試験装置の一例を示す構成ブロック図である。

ピンエレクトロニクスカード１００において、ドライバ回路２１〜２ｎは、出力タイミング生成回路１１〜１ｎから出力される出力タイミング信号に基づいて探針経路３１ａ〜３ｎａの一端にそれぞれ矩形波信号を出力する。

分岐経路４１a〜４ｎaは、その一端が各探針経路３１ａ〜３ｎａに、各探針経路３１ａ〜３ｎａから分岐するように接続される。

コンパレータ回路５１〜５ｎは、その比較入力端子に分岐経路４１ａ〜４ｎａの他端が接続され、各分岐経路４１a〜４ｎaを介して入力される信号波形のレベルを基準レベルと比較する。

判定タイミング生成回路６１〜６ｎは、コンパレータ回路５１〜５ｎから出力される各信号を所定のタイミングでサンプリング（ラッチ）する。

電流電圧印加測定回路１１０は、スイッチ７１〜７ｎを介してそれぞれ探針経路３１ａ〜３ｎａと接続され、リークテスト等のためにＤＵＴ４００に対して電圧または電流を印加または測定する。

中継ボード２００において、各探針経路３１ｂ〜３ｎｂは、信号に対応して配線された多数の（例えば数千ピン分の）同軸線からなり、その各一端はピンエレクトロニクスカード１００の各探針経路３１ａ〜３ｎａの他端とそれぞれコネクタ８１〜８ｎを介して接続される。

プローブカード３００において、各探針経路３１ｃ〜３ｎｃは、各一端が中継ボード２００の各探針経路３１ｂ〜３ｎｂの他端とそれぞれコネクタ９１〜９ｎを介して接続され、他端が探針１０１〜１０ｎを介してＤＵＴ４００の各ピンと接続される。

図１１の装置の動作を次に説明する。

試験モードのときは、出力タイミング生成回路１１〜１ｎから出力タイミング信号がそれぞれ生成され、これに対応する試験信号がドライバ回路２１〜２ｎからそれぞれ探針経路３１ａ〜３ｎａに出力される。これらの試験信号は、コネクタ８１〜８ｎ、探針経路３１ｂ〜３ｎｂ、コネクタ９１〜９ｎ、探針経路３１ｃ〜３ｎｃおよび探針１０１〜１０ｎを経由してＤＵＴ４００の各ピンに入力される。上記の試験信号に対応して、ＤＵＴ４００から出力された信号は、探針１０１〜１０ｎ，探針経路３１ｃ〜３ｎｃ，コネクタ９１〜９ｎ，探針経路３１ｂ〜３ｎｂ，コネクタ８１〜８ｎ，探針経路３１ａ〜３ｎａおよび分岐経路４１ａ〜４ｎａをそれぞれ介してコンパレータ回路５１〜５ｎに入力され、基準レベルと測定される。コンパレータ回路５１〜５ｎから出力された各信号は、判定タイミング生成回路６１〜６ｎにより、所定のタイミングでサンプリング（ラッチ）され、その後パス、フェイルなどの判定処理が行われる。

半導体試験装置とＤＵＴとの間の経路に問題が発生した場合には、デバイス測定に重大な影響を与えることから、この経路を診断する方法は従来からいくつかの方法が確立されている。従来の技術は主に２つの点に注目した診断方法である。

その１つはリークテストで、他の経路やＧＮＤなどとショートしていないかどうかを診断する。リークテストの際には、図１１でスイッチ７１〜７ｎが閉じられ、電圧電流印加測定回路１１０により、ＤＵＴ４００に対する電圧または電流の印加または測定が行われる。このリークテストは既知の診断手法なので、詳細な説明は省略する。

経路診断方法の他の１つは、ＴＤＲ法（Time Domain Reflect-meter）を用いてＤＵＴ端までの遅延時間を測定する方法である。この測定の目的は、ＤＵＴ端までの経路の途中でオープンとなっていないかどうかをＤＵＴ端までの遅延時間を測定することで診断することである。測定した遅延時間は、ＤＵＴ端でのドライブ信号波形とコンパレータ出力の判定タイミングを調整するデータとしても用いられている。

図１２は、図１１の半導体試験装置における、ＴＤＲ法を用いた診断モードの動作を説明するための、第１ピンのシミュレーションモデルを示す動作説明図である。第２ピン以降についても同様である。

ドライバ２１からコンパレータ回路５１を見た場合、探針先（ＤＵＴ端）１０１ａに向かう経路３１ａが分岐経路４１ａにより分岐した経路となっているために、ドライバ回路２１から出力された矩形波信号Ｓ１の波形は、分岐経路４１ａを介して直接コンパレータ回路５１へ行く波形（経路４１）とＤＵＴ端１０１ａで反射して戻ってきた波形（経路３１）とがコンパレータ回路５１で重ね合わされて、図１３のシミュレーション結果で示すような階段波形となる。ここで、縦軸は電圧、横軸は時間を示す。ただし、図１３は、図１２に示すように、ドライバ回路２１の出力インピーダンスを５０Ω、経路３１ａ〜３１ｃの各インピーダンスを５０Ω、経路３１ａ、３１ｂ、３１ｃの遅延時間をそれぞれ１ｎｓ、３ｎｓ、２ｎｓ、コネクタ８１、９１の各インピーダンスを５０Ω、同遅延時間を３０ｐｓ、ドライバ２１／コンパレータ５１間のインピーダンスを５０Ω、同遅延時間を１００ｐｓとしたときのシミュレーション結果を示したタイムチャートである。

経路遅延時間の測定は、図１３の階段波形の１段目エッジ（０ｎｓ付近）と２段目エッジ（１２ｎｓ付近）との測定タイミング時間差から、ＤＵＴ端１０１ａまでの遅延時間を求めることにより行われる。さらに、ＤＵＴ端１０１ａまでの経路遅延時間の測定値と規格値とを比較することにより、この経路が途中で断線していないかどうかを判断することができる。

上記のような半導体試験装置に関連する先行技術文献としては次のようなものがある。

特開２００２−７４９８８号公報

上記の経路にインピーダンスのゆがみが生じると、ドライバ波形はインピーダンスの不連続点で多重反射を繰り返し、波形の質やタイミング精度などに悪影響を与える。近年の高周波測定を行う半導体試験装置では、このようなインピーダンスゆがみによる波形劣化がデバイス測定時の問題となっていた。しかし、従来の半導体試験装置では、経路インピーダンスのゆがみを検出することはできなかった。

すなわち、従来の診断方法では、フェイルが発生してもどこの箇所で何が発生しているのかがわからず、不良箇所が特定できないために、ピンエレクトロニクスカード、コネクタ、中継ボード、プローブカード等を次々に交換して、診断結果が変化するかどうかを確認するという、非効率的な方法が用いられていた。

本発明はこのような課題を解決しようとするもので、半導体試験装置とＤＵＴとの間の経路に対して、インピーダンスのゆがみに着目した診断を行なうことにより、波形の質の劣化をもたらす不具合を検出することのできる半導体試験装置を提供することを目的とする。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
ドライバ回路から出力された矩形波信号がＤＵＴ端で反射されコンパレータ回路に入力されるまでの経路における遅延時間に基づいて前記経路の診断を行う半導体試験装置において、
前記コンパレータ回路に反射波形の上下限の許容領域を設定する上下限生成回路と、
前記コンパレータ回路の出力変化に基づいて前記経路のインピーダンス不整合を判定する判定手段
を備えたことを特徴とする。

請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記判定手段は、前記コンパレータ回路の出力変化のタイミングに基づいて前記インピーダンス不整合の発生箇所を特定し、前記出力変化の方向に基づいて前記インピーダンス不整合の状態を特定することを特徴とする。

請求項３記載の発明は、
請求項２記載の半導体試験装置において、
前記インピーダンス不整合の状態は前記経路インピーダンス整合時のインピーダンスに対する大小関係であることを特徴とする。

請求項４記載の発明は、
請求項２記載の半導体試験装置において、
前記判定手段は前記経路の特定の箇所に対応するタイミングにおける前記コンパレータ回路の出力に基づいてインピーダンス不整合の状態を特定することを特徴とする。

請求項５記載の発明は、
請求項１記載の半導体試験装置において、
前記上下限生成回路は、前記経路のインピーダンス整合時の反射波形の上下に設けられた上下限値により許容領域を設定することを特徴とする。

請求項６記載の発明は、
請求項１乃至５のいずれかに記載の半導体試験装置において、
インピーダンス不整合の発生箇所と状態との少なくともいずれかを表示する表示手段を備えたことを特徴とする。

請求項７記載の発明は、
請求項１乃至６のいずれかに記載の半導体試験装置において、
前記上下限値に前記経路の構成要素のインピーダンスばらつきが反映されたことを特徴とする。

請求項８記載の発明は、
請求項７に記載の半導体試験装置において、
前記経路の構成要素がプリント基板パターン、コネクタ、同軸ケーブルの少なくともいずれかによって構成されることを特徴とする。

請求項９記載の発明は、
ドライバ回路から出力された矩形波信号がＤＵＴ端で反射されコンパレータ回路に入力されるまでの経路における遅延時間に基づいて前記経路の診断を行う半導体試験装置の経路診断方法において、
前記コンパレータ回路に反射波形の上下限の許容領域を設定し、
前記コンパレータ回路の出力変化に基づいて前記経路のインピーダンス不整合を判定する
ことを特徴とする。

以上説明したことから明らかなように、本発明によれば、ドライバ回路から出力された矩形波信号がＤＵＴ端で反射されコンパレータ回路に入力されるまでの経路における遅延時間に基づいて前記経路の診断を行う半導体試験装置において、前記コンパレータ回路に反射波形の上下限の許容領域を設定する上下限生成回路と、前記コンパレータ回路の出力変化に基づいて前記経路のインピーダンス不整合を判定する判定手段を備えたことにより、波形の質の劣化をもたらす不具合を検出することのできる半導体試験装置を提供することができる。

以下本発明の実施の形態について図面を用いて詳細に説明する。

図１は本発明の実施の形態に係る半導体試験装置の一実施例で、第１ピンについて示す構成ブロック図である。図１１と同じ部分は同一の記号を付して重複する説明は省略する。また、第２ピン以下についても同じである。

図１において、図１１のコンパレータ回路５１はコンパレータ回路１５１に、判定タイミング生成回路６１は判定タイミング生成回路１６１にそれぞれ置き換えられている。

コンパレータ回路１５１において、コンパレータ１５１１，１５１２は、ドライバ回路２１から探針経路３１ａに出力された矩形波信号Ｓ１の波形が、分岐経路４１ａを介して直接伝えられる波形（経路４１）とＤＵＴ端１０１ａで反射して戻ってくる波形（経路３１）とが重ね合わされて生じた信号波形を、それぞれの基準入力である上限値ＶＨ，下限値ＶＬとレベル比較する。また、上下限生成回路１５１３，１５１４は、コンパレータ回路１５１に反射波形の上下限の許容領域を設定し、それぞれ上限値ＶＨ，下限値ＶＬをコンパレータ１５１１，１５１２の基準入力として出力する。

判定タイミング生成回路１６１は、それぞれコンパレータ回路１５１のコンパレータ１５１１，１５１２から出力された各信号を所定のタイミングでサンプリング（ラッチ）するサンプリング回路１６１１、１６１２と、サンプリングのタイミングを生成するタイミング生成回路１６１３とで構成される。

判定回路１７０は、コンパレータ回路１５１の出力変化に基づいて経路３１のインピーダンス不整合を判定する判定手段を構成する。すなわち、判定タイミング生成回路１６１を介し、コンパレータ回路１５１の出力変化のタイミングに基づいてインピーダンス不整合の発生箇所を特定し、同出力変化の方向に基づいてインピーダンス不整合の状態を特定する。このために、サンプリング回路１６１１、１６１２から出力されたデータを期待値データ出力回路１８０から出力される期待値データと比較し、パス／フェイルデータを出力する。

表示部１９０は、判定回路１７０から出力されるパス／フェイルデータに基づいて、半導体試験装置とＤＵＴ間経路におけるインピーダンス不整合に関する情報を表示する。

上記で、探針経路３１ａ〜３ｎａ、コネクタ８１〜８ｎ、探針経路３１ｂ〜３ｎｂ、コネクタ９１〜９ｎ、探針経路３１ｃ〜３ｎｃ、探針１０１〜１０ｎおよび分岐経路４１ａ〜４ｎａは、ドライバ回路２１〜２ｎから出力された各矩形波信号Ｓ１〜Ｓｎが各ＤＵＴ端１０１ａ〜１０ｎａで反射され各コンパレータ回路１５１〜１５ｎに入力されるまでの各経路３１〜３ｎを構成する（図２）。

図１の装置の動作を次に説明する。ただし、試験モードの動作は図１１の場合と同様であるので説明を省略し、経路診断モードの動作のみを以下に示す。

ドライバ回路２１から出力された矩形波信号Ｓ１（図２）の波形は、従来技術の箇所で説明したように、直接コンパレータ回路１５１へ行く波形とＤＵＴ端１０１ａで反射して戻ってきた波形とが重ね合わされてコンパレータ回路１５１に入力する。経路全体の整合がとれている場合は前述のように図１３のような階段波形となるが、整合が取れていない場合は、以下に示すように、凹凸の生じた波形となる。

図２は図１の半導体試験装置とＤＵＴ間経路の間の不整合による影響を示すための、第１ピンのシミュレーションモデルを示す動作説明図である。図２では、図１２のコネクタ８１または９１のインピーダンスをパラメータとして変化させている。

図２のモデルでピンエレクトロニクスカード１００と中継ボード２００間のコネクタ８１にインピーダンス不整合が生じたと仮定する。コネクタ９１のインピーダンスＹを５０Ωとし、コネクタ８１のインピーダンスＸを大きくして、５０Ω〜１ＫΩの範囲でパラメータとしたときのシミュレーション結果は図３に示す第１のタイムチャートとなり、コネクタ８１で凸波形の反射が生じる。すなわち、ドライバ回路から１ｎｓの箇所でインピーダンスゆがみが生じている。２ｎｓ（往復の遅延時間）＋１００ｐｓ（ドライバ２１からコンパレータ１５１までの遅延時間）＝２．１ｎｓの箇所から波形の凹凸が始まっている。ただし、この波形の凹凸は、図１３の整合時の波形に対し全体としては上に凸となっているので、ここでは前述のように凸波形と呼ぶ。

また、図２のモデルで中継ボード２００とプローブカード３００間のコネクタ９１にインピーダンス不整合が生じたと仮定する。コネクタ８１のインピーダンスＸは５０Ωとし、コネクタ９１のインピーダンスＹを大きくして、５０Ω〜１ＫΩの範囲でパラメータとしたときのシミュレーション結果は図４に示す第２のタイムチャートとなり、コネクタ９１で凸波形の反射が生じる。すなわち、ドライバ回路から４ｎｓの箇所でインピーダンスゆがみが生じていて、４．０ｎｓ（往復の遅延時間）＋１００ｐｓ（ドライバ２１からコンパレータ１５１までの遅延時間）＝８．１ｎｓの箇所から波形の凹凸が始まっている。この波形の凹凸も、図１３の整合時の波形に対し全体としては上に凸となっているので、図３の場合と同様に凸波形と呼ぶ。ここで、インピーダンスＹを小さくして、５Ω〜５０Ωの範囲でパラメータとすると、シミュレーションした結果は図５に示す第３のタイムチャートとなり、コネクタ９１で上に凹波形の反射が生じる。

図２〜図５のシミュレーション結果から以下の３つの関係が明らかになった。
（１）伝送経路のインピーダンスにゆがみが生じると波形に凹凸が現れる。
（２）階段波形における凹凸波形が出現する位置は、インピーダンスのゆがみが生じている箇所と対応する。
（３）コネクタのインピーダンスが伝送線路のインピーダンス（５０Ω）より大きい場合は上に凸波形になり、小さい場合は上に凹波形（すなわち下に凸波形）になる。

この関係を利用して、図１の装置では、階段波形における凹凸波形が出現する位置を観測することにより、インピーダンスのゆがみが生じている箇所を特定し、凸波形か凹波形かを検出することにより、ゆがみの存在とその状態を判別できるようにした。以下にその詳細を説明する。

コンパレータ回路１５１に入力した波形信号は、上限用コンパレータ１５１１により、上限ＶＨ生成回路１５１３から出力される上限値ＶＨと比較されるとともに、下限用コンパレータ１５１２により、下限ＶＬ生成回路１５１４から出力される下限値ＶＬと比較される。

コンパレータ１５１１、１５１２から出力された各比較結果信号は、判定タイミング生成回路１６１において、タイミング生成回路１６１３から与えられるタイミング信号による所定のタイミングで、サンプリング回路１６１１、１６１２により、それぞれサンプリング（ラッチ）される。

サンプリング回路１６１１、１６１２から出力されたデータは、判定回路１７０において、期待値データ出力回路１８０から出力される期待値データと比較される。

図６は判定回路１７０における比較動作の一例を示すタイムチャートである。期待値を２桁の２値データで表し、インピーダンス整合時の期待値を００、過大インピーダンス時の期待値を１０、過小インピーダンス時の期待値を０１とする。

測定電圧（比較入力）（図６（Ａ））が許容領域（パス領域）にあるときは（図６（Ｆ）、判定タイミングＴ＝ｂ）、サンプリング回路１６１１と１６１２の出力は共に０となって（図６（Ｂ）（Ｃ））、サンプリングデータは整合時の期待値データ００と一致し（図６（Ｇ））、整合時のパスデータが表示部に出力される。

測定電圧（比較入力）（Ａ）が許容領域の上限値ＶＨを越えているときは（図６（Ｈ）、Ｔ＝ｃ）、サンプリング回路１６１１の出力は１となり、サンプリング回路１６１２の出力は０となって（図６（Ｂ）（Ｃ））、サンプリングデータは過大インピーダンスゆがみの期待値１０と一致し（図６（Ｉ））、対応するフェイルデータが表示部に出力される。

測定電圧（比較入力）が許容領域の下限値ＶＬを（下方に）越えているときは（図６（Ｄ）、判定タイミングＴ＝ａ）、サンプリング回路１６１１の出力は０となり、サンプリング回路１６１２の出力は１となって（図６（Ｂ）（Ｃ））、サンプリングデータは過小インピーダンスゆがみの期待値０１と一致し（図６（Ｅ））、対応するフェイルデータが表示部に出力される。

上記のようにして、判定回路１７０から不整合の状態を示すパス／フェイルデータが表示部に出力される。また、コンパレータ１５１１、１５１２の出力変化にそれぞれ対応するサンプリング回路１６１１、１６１２の出力変化のタイミングから、カウンタ等を用いる周知の方法により不整合の位置が検出され、対応するデータが表示部に出力される。

表示部１９０は、判定回路１７０からのフェイルデータやフェイルになった時間に基づいて不整合の箇所、位置や状態などに関する情報を表示する。

図７はコンパレータ回路１５１の動作を説明するための第１の動作説明図で、インピーダンスゆがみのない階段波形からなる理想波形を示すものである。ここで、理想波形Ｖｉ（ｔ）としては、例えばインピーダンス整合された状態の、図１の装置の経路から得られる階段波形や図２のシミュレーションモデルから得られる階段波形を用いることができる。上限値ＶＨおよび下限値ＶＬは、理想波形Ｖｉ（ｔ）の１段目エッジ（０ｎｓ）から２段目エッジ（Ａｎｓ）までの区間に対する、インピーダンスゆがみによる波形劣化の許容範囲を設定する。測定波形が上記許容範囲に入っているかどうかの判定を行なうことで、経路インピーダンスゆがみの診断と同時に不具合箇所の特定も可能となる。

図８はコンパレータ回路１５１の動作を説明するための第２の動作説明図で、インピーダンスゆがみがある場合の階段波形からなる不良波形を示すものである。図７と同じ部分は同一の記号を付して重複する説明は省略する。不良波形Ｖｒ（ｔ）の一部が上限値ＶＨを越えていることから、インピーダンスゆがみがインピーダンスの大き過ぎる方向で存在することが不整合の状態として判明し、越えたときのタイミングから不整合の箇所が判明する。

図９は、図１の装置におけるインピーダンスゆがみの検出動作の詳細を示すフローチャートである。

コンパレータ１５１に入力される階段波形の１段目が立ち上がり始める時間ｔ＝０で（ステップＳ１）、上限値ＶＨ（０）と下限値ＶＬ（０）に対する電圧比較測定を行ない（ステップＳ２，Ｓ３）、理想波形Ｖｉ（０）の上下に設けた波形劣化の許容範囲を越えたかどうかを判定回路１７０で判定する（ステップＳ４）。

時間ｔ＝ｋ・Ａ／ｎ（ｋ＝１，２，３・・・ｎ）でも同様に許容範囲を越えたかどうかを判定し、この処理をｔ＝Ａまでｎ回繰り返す（ステップＳ５，Ｓ６）。

この繰り返し処理の途中で許容範囲を越えた場合には（ステップＳ４）、判定回路１７０は以下のフェイル処理を行なう（ステップＳ８）。
（１）上限値ＶＨ（ｔ）、下限値ＶＬ（ｔ）および理想値Ｖｉ（ｔ）を表示部１９０に表示する。
（２）比較判定結果が、上限値ＶＨに対して大きいのか、または、下限値ＶＬに対して小さいのかを表示部１９０に表示する。
（３）フェイルになった時間ｔを表示して、インピーダンスゆがみが発生している箇所を表示部１９０に表示する。
（４）その時間ｔが表す位置に該当する交換可能なユニット単位（ピンエレクトロニクスカード、コネクタＡ、中継ボード、コネクタＢ、プローブカード等）を表示部１９０に表示する。

繰り返し処理の途中で許容範囲を越えなかった場合には（ステップＳ４）、パス処理を行なう（ステップＳ７）。

上記のような構成の半導体試験装置によれば、実際のデバイス測定で用いる波形により近い波形で経路特性を確認できるとともに、波形の質の劣化をもたらす不具合が発生している箇所の特定と状態の確認が可能なので、従来の非効率的な診断方法と異なり、効率的な診断を行うことができる。

また、半導体試験回路に本来備わっている回路を利用して診断するので、新規ハードウェア回路を追加せずに実現することが可能であり、既存の半導体試験装置への導入も容易である。

また、従来のＤＣ的な診断では検出できないような微妙な不具合を、ＡＣ的な手法を用いて検出することができる

なお、タイミング生成回路１６１は、タイミング信号を半導体試験装置のクロックに基づいて生成してもよい。

ところで、上記の実施例では、診断対象となる伝送路は、インピーダンス５０Ω規格のプリント基板パターン、コネクタ、同軸ケーブルなどで構成されているが、実際の物は製造バラツキ等の理由で、正確に５０Ωになっていない。例えば、コネクタのインピーダンスが５０±３Ωのバラツキを持っている場合には、コネクタ部で微小な多重反射が生じる。

図１０は、本発明の実施の形態に係る半導体試験装置の一変形例で、伝送路を構成する構成要素のインピーダンスのばらつきを考慮したものを示す動作説明図である。図７と同じ部分は同一の記号を付して重複する説明は省略する。

上限値ＶＨ１（ｔ）における凸部２０１および下限値ＶＬ１（ｔ）における凹部２０３は、コネクタ８１のインピーダンスばらつきによる多重反射の影響を反映している。また、上限値ＶＨ１（ｔ）における凸部２０２、および下限値ＶＬ１（ｔ）における凹部２０４は、それぞれコネクタ９１のインピーダンスばらつきによる多重反射の影響を反映している。

図１のコンパレータ１５１が図１０の特性を持つことにより、コネクタ８１，９１がインピーダンスばらつきを持っていても、測定電圧が許容範囲を越えることはないので、不具合とみなされることはない。

上記のような構成の半導体試験装置によれば、コネクタのインピーダンスばらつきによる多重反射の影響を比較判定に用いる上限値ＶＨ１（ｔ）、下限値ＶＬ１（ｔ）の値に盛り込むことにより、誤った不整合表示がなされず、実際の伝送路特性に合致した精度のよい判定が行なえるようになる。

なお、上記の変形例では、コネクタのインピーダンスばらつきを考慮した場合を示したが、プリント基板パターン、同軸ケーブルなどのインピーダンスばらつきについても同様に適用することができる。

また、上記の各実施例では半導体試験装置とＤＵＴ間経路には通常数ｎｓオーダーの遅延時間があり、精度よく診断するために数１０ｐｓオーダーの間隔でリニアサーチ測定を行うと、測定ポイントが多くなり、診断時間が長くなる。

しかし、本経路診断が、半導体試験装置そのものの製造工程で行なわれる出荷検査を目的とする場合、ピンエレクトロニクスカード、中継ボードおよびプローブカードの各単体検査は既に行われているので、システムに組み上げてからの伝送路診断は、各単体の連結部分であるコネクタの不具合を確認するだけで十分である。また、本経路診断が、半導体工場で定期的に行なわれる、半導体試験装置の故障診断を目的とする場合も、機械的に負荷のかかるコネクタ部分の診断で十分なことが多い。

したがって、ほとんど不具合の発生しない箇所や診断済みの部分を省き、不具合発生頻度の高い箇所をピンポイントで検査することにより、診断のパフォーマンスを落とすことなく、診断時間を短くすることが可能である。この場合、図１において、判定回路１７０は、経路３１の特定のピンポイント箇所に対応したタイミングにおけるコンパレータ回路１５１の出力が判定タイミング生成回路１６１を介して入力され、これに基づいて経路インピーダンス不整合の状態を特定する。

また、上記の各実施例では半導体試験装置の場合を示したが、これに限られず、ドライバ回路、コンパレータ回路とタイミング発生器を備えた任意の測定器に適用することができる。

本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。 半導体試験装置とＤＵＴ間経路の不整合による影響を示すための動作説明図である。 図２のモデルによるシミュレーション結果を示す第１のタイムチャートである。 図２のモデルによるシミュレーション結果を示す第２のタイムチャートである。 図２のモデルによるシミュレーション結果を示す第３のタイムチャートである。 判定回路１７０における比較動作の一例を示すタイムチャートである。 図１のコンパレータ回路１５１の動作を説明するための第１の動作説明図である。 図１のコンパレータ回路１５１の動作を説明するための第２の動作説明図である。 図１の装置におけるインピーダンスゆがみの検出動作を示すフローチャートである。 本発明の実施の形態に係る半導体試験装置の一変形例を示す動作説明図である。 従来の半導体試験装置の一例を示す構成ブロック図である。 図１１の半導体試験装置におけるＴＤＲ法の動作を説明するための動作説明図である。 図１２のモデルのシミュレーション結果を示すタイムチャートである。

符号の説明

２１ ドライバ回路
３１ 経路
１０１ａ ＤＵＴ端
１５１ コンパレータ回路
１７０ 判定手段
１９０ 表示手段
４００ ＤＵＴ
Ｓ１ 矩形波
ＶＨ，ＶＬ 上下限値

Claims (9)

1. ドライバ回路から出力された矩形波信号がＤＵＴ端で反射されコンパレータ回路に入力されるまでの経路における遅延時間に基づいて前記経路の診断を行う半導体試験装置において、
   前記コンパレータ回路に反射波形の上下限の許容領域を設定する上下限生成回路と、
   前記コンパレータ回路の出力変化に基づいて前記経路のインピーダンス不整合を判定する判定手段
   を備えたことを特徴とする半導体試験装置。
2. 前記判定手段は、前記コンパレータ回路の出力変化のタイミングに基づいて前記インピーダンス不整合の発生箇所を特定し、前記出力変化の方向に基づいて前記インピーダンス不整合の状態を特定することを特徴とする請求項１記載の半導体試験装置。
3. 前記インピーダンス不整合の状態は前記経路インピーダンス整合時のインピーダンスに対する大小関係であることを特徴とする請求項２記載の半導体試験装置。
4. 前記判定手段は前記経路の特定の箇所に対応するタイミングにおける前記コンパレータ回路の出力に基づいてインピーダンス不整合の状態を特定することを特徴とする請求項２記載の半導体試験装置。
5. 前記上下限生成回路は、前記経路のインピーダンス整合時の反射波形の上下に設けられた上下限値により許容領域を設定することを特徴とする請求項１記載の半導体試験装置。
6. インピーダンス不整合の発生箇所と状態との少なくともいずれかを表示する表示手段を備えたことを特徴とする請求項１乃至５のいずれかに記載の半導体試験装置。
7. 前記上下限値に前記経路の構成要素のインピーダンスばらつきが反映されたことを特徴とする請求項１乃至６のいずれかに記載の半導体試験装置。
8. 前記経路の構成要素がプリント基板パターン、コネクタ、同軸ケーブルの少なくともいずれかによって構成されることを特徴とする請求項７に記載の半導体試験装置。
9. ドライバ回路から出力された矩形波信号がＤＵＴ端で反射されコンパレータ回路に入力されるまでの経路における遅延時間に基づいて前記経路の診断を行う半導体試験装置の経路診断方法において、
   前記コンパレータ回路に反射波形の上下限の許容領域を設定し、
   前記コンパレータ回路の出力変化に基づいて前記経路のインピーダンス不整合を判定する
   ことを特徴とする半導体試験装置の経路診断方法。