JP4059312B2 - アレイ基板の検査装置及びその検査方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アレイ基板の検査を高速に行う検査装置及びその検査方法に関する。
【０００２】
【従来の技術】
一般にポリシリコンＬＣＤ（Liquid Crystal Display）のアレイ基板１２は、図５に示すように、画素部１４と周辺回路部とを含むように構成される。画素部１４は、図５において横方向（行方向）に複数の制御線４２ａ，４２ｂ，４２ｉ、その複数の制御線４２ａ，４２ｂ，４２ｉと電気的に非接触で交叉する複数の信号線４４ａ，４４ｂ，４４ｊ、及びそれぞれの制御線と信号線の交叉部に設けられた画素５４とを含む。画素５４は、第１のスイッチング素子５０と補助容量５２とを含む。第１のスイッチング素子５０の各端子は、それぞれ第１端子は制御線、第２端子は信号線、第３端子は補助容量５２に接続される。例えば第１のスイッチング素子５０は、ＴＦＴ（Thin Film Transistor）などの３端子素子を使用した場合、第１端子はゲートであり、第２端子はソースであり、第３端子はドレインである。
【０００３】
周辺回路部は、各制御線４２ａ，４２ｂ，４２ｉに第１のスイッチング素子５０をオンにするための信号を送る第１ドライバー３８、各信号線４４ａ，４４ｂ，４４ｊに接続された第２のスイッチング素子４６ａ，４６ｂ，４６ｊ、第２のスイッチング素子４６ａ，４６ｂ，４６ｊをオンにするための信号を送るための第２ドライバー４０とを含む。各信号線４４ａ，４４ｂ，４４ｊは第２のスイッチング素子４６ａ，４６ｂ，４６ｊを介してシグナル端子３２に接続される。
【０００４】
例えば第２のスイッチング素子４６ａ，４６ｂ，４６ｊは、ＭＯＳＦＥＴなどの３端子素子を使用する。第１ドライバー３８及び第２ドライバー４０は、シフトレジスタを使用する。
【０００５】
従来、補助容量５２、第１のスイッチング素子５０の充電特性・保持特性、各配線のショートやオープンなどの不良の検査を行う。検査を行うためには、図５のアレイ基板１２に検査装置（テスター測定回路）６０を接続することによって行う。
【０００６】
検査装置６０は、各補助容量５２に書き込み信号を送る書き込み回路１６、その書き込み信号によって補助容量５２に蓄積された電荷を読み出す読み出し回路２０、第１ドライバー３８にタイミング信号を送る第１タイミング回路２４、及び第２ドライバー４０にタイミング信号を送る第２タイミング回路２２を含む。第１タイミング回路２４は、第１ドライバー駆動端子３６に接続され、第２タイミング回路２２は、第２ドライバー駆動端子３４に接続される。また、書き込み回路１６及び読み出し回路２０は、それぞれ第１スイッチ２６及び第２スイッチ３０を介してシグナル端子３２に接続される。第１スイッチ２６及び第２スイッチ３０は、ＭＯＳＦＥＴなどのスイッチング素子を使用することができる。
【０００７】
補助容量５２を検査する方法について図６を使用して説明する。検査装置６０の第１スイッチ２６をオンにして、書き込み回路１６からシグナル端子３２に書き込み信号Ｖｄを印加する。第２タイミング回路２２はパルス信号（シフトパルス）を発生させ、第２ドライバー４０に入力する。第２ドライバー４０はパルス信号が入力されると、第２のスイッチング素子４６ａにハイレベルの信号を印加し、第２のスイッチング素子４６ａはオンになる。
【０００８】
更に第１タイミング回路２４はパルス信号を発生させ、第１ドライバー３８にパルス信号を入力する。第１ドライバー３８は、第１の制御線４２ａにハイレベルの信号を印加し、第１の制御線４２ａに属する第１のスイッチング素子５０をオンにする。
【０００９】
以上より、第１の制御線４２ａに属する第１のスイッチング素子５０及び第２のスイッチング素子４６ａがオンになり、書き込み信号が補助容量５２に印加され、電荷が書き込まれる（蓄積される）。
【００１０】
第２のスイッチング素子４６ａがオンになっている間に第１タイミング回路２４からパルス信号を次々と発生させ、第１ドライバー３８は順番に制御線４２ｂ，４２ｉにハイレベルの信号を印加する。従って、他の制御線に属する第１のスイッチング素子５０が順番にオンになり、次々と補助容量５２に電荷が書き込まれる。
【００１１】
第１の信号線４４ａに属する画素５４の補助容量５２に電荷の書き込みが終了すると、第１スイッチ２６をオフにし第２スイッチ３０をオンにする。この時、第１の信号線４４ａにはハイレベルの信号が保持されたままである。第１タイミング回路２４から次々とパルス信号を発生させ、第１ドライバー３８に入力する。第１ドライバー３８は順番に制御線４２ａ，４２ｂ，４２ｉにハイレベルの信号を印加する。以上より、第１のスイッチング素子５０が順次オンになり、補助容量５２に書き込まれた電荷が次々と読み出し回路２０によって読み出される。
【００１２】
上記の工程によって、第１の信号線４４ａに属する画素５４の補助容量５２の検査が終了する。第２の信号線４４ｂに属する画素５４の補助容量５２の検査は、上記の工程が終了した後、第２タイミング回路２２から第２ドライバー４０にパルス信号を入力して、上記の工程を繰り返すことによって行える。即ち、一の信号線に属する画素５４の補助容量５２の検査が終了後、第２タイミング回路２２から第２ドライバー４０にパルス信号を入力する毎に、一の信号線の隣の信号線に属する画素５４の補助容量５２の検査が行える。
【００１３】
例えば、各補助容量５２に電荷を書き込むための時間（書き込み時間）は、約３０μｓ（マイクロ秒）とする。しかし、実際に補助容量５２での書き込み時間は、測定系（検査装置６０）の配線の抵抗や容量結合成分によって決まる時定数ＲＣｔｅｓｔｅｒを無視することができず、実際の書き込み時間は、この時定数ＲＣｔｅｓｔｅｒを加えた時間になる。また、補助容量５２に書き込まれた電荷を読み出すための時間（読み出し時間）は、書き込み時間と同じ約３０μｓであるが、書き込み時間と同様に時定数ＲＣｔｅｓｔｅｒを加えた時間になる。
【００１４】
また、従来、製造されているアモルファスシリコンＬＣＤのアレイ基板では、全ての信号線４４a,４４b,４４ｊにシグナル端子３２があるので、必要に応じ、そのシグナル端子３２ごとに、検査装置６０を並列接続することが可能である。しかし、第２ドライバー（シフトレジスタ）４０を内蔵したポリシリコンＬＣＤのアレイ基板１２は、全ての信号線４４a,４４b,４４ｊにシグナル端子３２がある構造ではないので、検査装置６０を並列接続する上で不利になり、測定時間が膨大になることが考えられる。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、アレイ基板の検査を高速に行うためのアレイ基板の検査装置及び検査方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明のアレイ基板の検査装置は、アレイ基板を検査するために、所定の信号線の寄生容量に電荷を書き込む手段と、所定の信号線の寄生容量に書き込まれた電荷を、選択された制御線と関連する画素セルの容量に転送し、関連する画素セルの容量に電荷を書き込む手段と、関連する画素セルの容量への電荷の書き込み後に、信号線の電荷をクリアする手段と、容量に書き込まれた電荷を信号線に転送し、信号線の配線容量に電荷を書き込む手段と、信号線の配線容量に書き込まれた電荷を検出する手段とを含む。
【００１７】
本発明のアレイ基板の検査方法は、所定の信号線の寄生容量に電荷を書き込むステップと、所定の信号線の寄生容量に書き込まれた電荷を、選択された制御線と関連する画素セルの容量素子に転送し、関連する画素セルの容量素子に電荷を書き込むステップと、信号線の寄生容量に残留する電荷をクリアするステップと、容量素子に書き込まれた電荷を信号線に転送し、信号線の寄生容量に電荷を書き込むステップと、信号線の寄生容量に書き込まれた電荷を読み取るステップとを含む。
【００１８】
【発明の実施の形態】
次に、本発明のアレイ基板の検査装置及び検査方法の実施の形態について図面を使用して説明する。
【００１９】
検査されるアレイ基板１２は、ポリシリコンＬＣＤ（Liquid Crystal Display）のアレイ基板１２であり、図１に示すように、画素部１４と周辺回路部とを含むように構成される。画素部１４は、図１における横方向（行方向）に複数の制御線４２ａ，４２ｂ，４２ｉ、その複数の制御線４２ａ，４２ｂ，４２ｉと電気的に非接触で交叉する複数の信号線４４ａ，４４ｂ，４４ｊ、及びそれぞれの制御線と信号線の交叉部に設けられた画素５４とを含む。画素５４は、第１のスイッチング素子５０と補助容量５２を含む。第１のスイッチング素子５０の各端子は、それぞれ第１端子（制御端子）は制御線、第２端子（第１通電端子）は信号線、第３端子（第２通電端子）は補助容量５２に接続される。例えば第１のスイッチング素子５０は、ＴＦＴ（Thin Film Transistor）などの３端子素子を使用した場合、第１端子はゲートであり、第２端子はソースであり、第３端子はドレインである。
【００２０】
周辺回路部は、各制御線４２ａ，４２ｂ，４２ｉに第１のスイッチング素子をオンにするための信号を送る第１ドライバー３８、各信号線４４ａ，４４ｂ，４４ｊに接続された第２のスイッチング素子４６ａ，４６ｂ，４６ｊ、第２のスイッチング素子４６ａ，４６ｂ，４６ｊをオンにするための信号を送るための第２ドライバー４０とを含む。各信号線４４ａ，４４ｂ，４４ｊは第２のスイッチング素子４６ａ，４６ｂ，４６ｊを介してシグナル端子３２に接続される。また、第１ドライバー３８及び第２ドライバー４０は、それぞれ第１ドライバー駆動端子３６及び第２ドライバー駆動端子３４に接続されている。
【００２１】
第２のスイッチング素子４６ａ，４６ｂ，４６ｊは、ＭＯＳＦＥＴなどの３端子素子を使用する。第１ドライバー３８及び第２ドライバー４０は、シフトレジスタを使用する。
【００２２】
アレイ基板１２を検査する検査装置１０は、信号線の寄生容量４８ａ，４８ｂ，４８ｊに電荷を書き込むための信号を発生する書き込み回路１６と、信号線の寄生容量４８ａ，４８ｂ，４８ｊに残留する電荷をクリアするクリア回路１８と、信号線の寄生容量４８ａ，４８ｂ，４８ｊに蓄積された電荷を読み出す読み出し回路２０と、第１ドライバー３８にパルス信号を入力する第１タイミング回路２４と、第２ドライバー４０にパルス信号を入力する第２タイミング回路２２と、を含むように構成される。
【００２３】
また、書き込み回路１６、読み出し回路２０、及びクリア回路１８は、それぞれ第１スイッチ２６、第２スイッチ３０、及び第３スイッチ２８を介して第２のスイッチング素子４６ａ，４６ｂ，４６ｊに接続されている。従って、第１スイッチ２６、第２スイッチ３０、及び第３スイッチ２８は、それぞれ書き込み回路１６、読み出し回路２０、及びクリア回路１８と第２のスイッチング素子４６ａ，４６ｂ，４６ｊとの間の接続を制御することになる。第１スイッチ２６、第２スイッチ３０、及び第３スイッチ２８はＭＯＳＦＥＴなどで構成できる。第１スイッチ２６、第２スイッチ３０、及び第３スイッチ２８をそれぞれ書き込み回路１６、読み出し回路２０、及びクリア回路１８に内蔵することも可能である。
【００２４】
図２を使用して検査装置１０を使用したアレイ基板１２の検査方法について説明する。なお、制御線はｉ本、信号線はｊ本あり、その交叉部に画素５４があるとする。先ず、第１スイッチ２６をオンにし、書き込み回路１６と第２のスイッチング素子４６ａ，４６ｂ，４６ｊとを接続する。第１タイミング回路２４からパルス信号を第１ドライバー３８に入力する。第１ドライバー３８は、第１の制御線４２ａに第１のスイッチング素子５０をオンにする信号を印加する。第１の制御線４２ａに属する第１のスイッチング素子５０は、その信号によってオンになる。
【００２５】
また、第２タイミング回路２２から第２ドライバー４０にパルス信号を所定間隔で入力する。第２ドライバー４０はパルス信号が入力される毎に、複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊに対して、順番に第２のスイッチング素子４６ａ，４６ｂ，４６ｊをオンにする信号を入力する。従って、複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊは順番にオンになる。例えば、第２のスイッチング素子４６ａがオンになったことによって、図３のように、書き込み回路１６と第１の信号線４４ａの寄生容量４８ａとが接続され、書き込み回路１６から寄生容量４８ａに書き込み信号Ｖｄを印加することによって、寄生容量４８ａに電荷が書き込まれる。第２のスイッチング素子４６ａ，４６ｂ，４６ｊは順番にオンになるため、複数の信号線の寄生容量４８ａ，４８ｂ，４８ｊには、順番に電荷が書き込まれる。
【００２６】
ここで、信号線の寄生容量４８ａ，４８ｂ，４８ｊに書き込まれる電荷をＱｂｕｓ＿ｗ１、寄生容量４８ａ，４８ｂ，４８ｊの容量をＣｂｕｓ、書き込み信号の電圧をＶｄとすると、式１のようになる。また、寄生容量４８ａ，４８ｂ，４８ｊへの電荷の書き込み時間Ｔｅｆｆｅｃｔ＿ sw2は、第２のスイッチング素子のオン抵抗５６をＲｅｆｆｅｃｔ＿ sw2とすると、Ｔｅｆｆｅｃｔ＿ sw2＝Ｒｅｆｆｅｃｔ＿ sw2×Ｃｂｕｓのようになる。例えば、Ｒｅｆｆｅｃｔ＿ sw2を１０ｋΩ、Ｃｂｕｓを１００ｐＦとすると、Ｔｅｆｆｅｃｔ＿ sw2は１μｓ（マイクロ秒）になる。しかし、実際には、測定系（検査装置１０）の時定数ＲＣｔｅｓｔｅｒを無視することができず、式２のようになる。
【００２７】
【数１】
【００２８】
【数２】
【００２９】
また、第１の制御線４２ａに属する第１のスイッチング素子５０がオンになっているため、寄生容量４８ａ及び補助容量５２は、第１のスイッチング素子５０のオン抵抗５８を含めて図４のような回路で表せる。寄生容量４８ａに書き込まれた電荷を利用して、第１の制御線４２ａと第１の信号線４４ａの交叉部にある画素５４の補助容量５２に電荷が書き込まれる。
【００３０】
寄生容量に電荷が書き込まれるとき、制御線がオンになっているが、第１のスイッチング素子のオン抵抗が高く、補助容量の時定数が大きいため、寄生容量に電荷が書き込まれ、補助容量はほとんど電荷が書き込まれない。寄生容量に電荷が書き込まれた後、第２のスイッチング素子をオフにするため、図４に示すような回路構成になり、寄生容量が電源となって補助容量に電荷を書き込む。
【００３１】
補助容量５２に電荷を書き込んだ後の寄生容量４８ａ及び補助容量５２にかかる電圧をＶｄ＿ｗ２とすると、式３のようになる。なお、Ｃｓは補助容量５２の容量である。例えば、寄生容量４８ａ及び補助容量５２の容量をそれぞれ１００ｐＦ及び０．１ｐＦとすると、Ｃｂｕｓ×Ｖｄ＿ｗ２》Ｃｓ×Ｖｄ＿ｗ２であるから、式３は、式４として近似できる。従って、式１と式４により、Ｖｄ＿ｗ２は、ほぼＶｄとなり、補助容量５２に書き込み信号の電圧Ｖｄで電荷を書き込んだことと同じになる。
【００３２】
【数３】
【００３３】
【数４】
【００３４】
補助容量５２に電荷を書き込むための書き込み時間（時定数）Ｔｅｆｆｅｃｔ＿ sw1は、第１のスイッチング素子５０のオン抵抗５８をＲｅｆｆｅｃｔ＿ sw1とすると、式５のようになる。例えば、Ｒｅｆｆｅｃｔ＿ sw1を３００ＭΩ、Ｃｓを０．１ｐＦとすると、書き込み時間は、３０μｓになる。
【００３５】
【数５】
【００３６】
また、第ｊの信号線４４ｊに接続された第２のスイッチング素子４６ｊがオンからオフに切り替わった後も、所定時間の間は第１ドライバー３８から第１の制御線４２ａに第１のスイッチング素子５０をオンにする信号を印加し続ける。このことによって、第ｊの信号線４４ｊに接続された第２のスイッチング素子４６ｊがオフになった後も、所定時間の間は、第１の制御線４２ａに属する第１のスイッチング素子５０はオンの状態が続く。この所定時間の間に、寄生容量４８ｊに書き込まれた電荷を使用して補助容量５２に電荷を書き込む。所定時間は、式５で示した値とすることによって、補助容量５２に電荷を書き込むことができる。
【００３７】
以上より、短時間で寄生容量４８ａ，４８ｂ，４８ｊに順次電荷を書き込んだ後に、補助容量５２に電荷を書き込んでいる。補助容量５２への電荷の書き込み時間は、寄生容量４８ａ，４８ｂ，４８ｊへの電荷の書き込み時間に比べて長いため、時間的に重なり合いながら複数の補助容量５２に電荷が書き込まれる。従って、従来のように１つの補助容量５２に電荷を書き込んだ後、次の補助容量５２に電荷を書き込まずに重複して電荷を書き込んでいるため、従来と比較して本発明は短時間で補助容量５２への電荷の書き込みが終了する。
【００３８】
次に、クリア回路１８を使用して寄生容量４８ａ，４８ｂ，４８ｊに残留している電荷のクリアを行う。このクリアに要する時間をクリア時間とする。第３スイッチ２８をオンにし、クリア回路１８と各第２のスイッチング素子４６ａ，４６ｂ，４６ｊとを接続する。第２タイミング回路２２から第２ドライバー４０に所定間隔でパルス信号を入力する。第２ドライバー４０は、複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊに対して順番に第２のスイッチング素子をオンにする信号を入力していく。従って、第２のスイッチング素子４６ａ，４６ｂ，４６ｊは、順番にオンになっていく。第２のスイッチング素子４６ａ，４６ｂ，４６ｊがオンになっている間、寄生容量４８ａ，４８ｂ，４８ｊとクリア回路１８とが第２のスイッチング素子４６ａ，４６ｂ，４６ｊを介して接続される。
【００３９】
上述のようなクリアを行ったり、後述するように、補助容量の電荷を読み出した後に寄生容量のクリアを行うのは、補助容量に電荷を書き込んだり読み出したりする際に、寄生容量に電荷を書き込んでいるため、寄生容量に電荷が残留していると、正しく電荷を検出することができず、正確な検査ができないためである。
【００４０】
クリア時間は、例えば、式２と同じにする。また、第ｊの信号線４４ｊに接続された第２のスイッチング素子４６ｊがオンからオフに切りかえられた後、または同時に第３スイッチ２８をオフにする。
【００４１】
寄生容量４８ａ，４８ｂ，４８ｊ及び補助容量５２への電荷の書き込み、及び寄生容量４８ａ，４８ｂ，４８ｊの電荷のクリアが完了した後、再び上記の工程を繰り返す。繰り返す際、第１タイミング回路２４から第１ドライバー３８にパルス信号が入力されると、第１の制御線４２ａにかえてその隣の第２の制御線４２ｂに、第１のスイッチング素子をオンにする信号を入力する。即ち、上記の工程を繰り返すたびに、第１のスイッチ素子をオンにする信号を入力する制御線を順番にかえていく。従って、制御線の本数だけ上記の工程を繰り返すことになり、全ての制御線４２ａ，４２ｂ，４２ｉに第１のスイッチング素子をオンにする信号を印加することによって、全ての補助容量５２に電荷を蓄積することができる。
【００４２】
補助容量５２に電荷を蓄積した後、保持時間と呼ぶ所定時間経過後、各補助容量５２が保持している電荷を読み出す。この読み出す際に補助容量５２に蓄積されている電荷Ｑｃｓ＿ｒ１は、補助容量５２の電極にかかっている電圧をＶｄ＿ｒ１とすると、式６のようになっている。
【００４３】
【数６】
【００４４】
第１タイミング回路２４からパルス信号を第１ドライバー３８に入力する。第１ドライバー３８は、第１の制御線４２ａに第１のスイッチング素子をオンにするための信号を印加する。第１の制御線４２ａに属する第１のスイッチング素子５０はオンになる。
【００４５】
第１のスイッチング素子５０がオンになったことによって、図４に示すように、オンになった第１のスイッチング素子５０に接続された補助容量５２と信号線４４ａの寄生容量４８ａとが、並列に接続される。このことにより、補助容量５２に蓄積されている電荷は、寄生容量４８ａに電荷を書き込むのに使用される。
【００４６】
また、式６で示した補助容量５２の電荷は、第１のスイッチング素子５０がオンになったことによって、式７のようになる。なお、Ｖｄ＿ｒ２は寄生容量４８ａ及び補助容量５２にかかる電圧である。式７の第１項は寄生容量４８ａに蓄積される電荷であり、第２項は補助容量５２に残留する電荷である。例えば、補助容量５２と寄生容量４８ａの容量は、それぞれ０．１ｐＦと１００ｐＦであり、Ｃｂｕｓ×Ｖｄ＿ｒ２》Ｃｓ×Ｖｄ＿ｒ２となるので、式７は式８として近似できる。従って、補助容量５２の電荷が寄生容量４８ａに移し替えられたことになる。
【００４７】
【数７】
【００４８】
【数８】
【００４９】
補助容量５２の電荷を寄生容量４８ａに移し替えた後、即ち、第１ドライバー３８から第１の制御線４２ａに第１のスイッチング素子をオンにするための信号を印加した後、所定時間経過後に、第２スイッチ３０をオンにし、読み出し回路２０と第２のスイッチング素子４６ａ，４６ｂ，４６ｊとを接続する。また、これと同時に第２タイミング回路２２から第２ドライバー４０にパルス信号を所定間隔で入力する。第２ドライバー４０は複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊに対して、順番に第２のスイッチング素子をオンにするための信号を印加する。従って、複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊは、順番にオンになっていく。複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊが順番にオンになると読み出し回路２０と寄生容量４８ａ，４８ｂ，４８ｊとが順番に接続される。この時に寄生容量４８ａ，４８ｂ，４８ｊに蓄積された電荷を読み出す。電荷を読み出す代わりに寄生容量４８ａ，４８ｂ，４８ｊの電位を読み出しても良い。
【００５０】
寄生容量４８ａ，４８ｂ，４８ｊに蓄積された電荷を読み出した後、第１ドライバー３８から第１の制御線４２ａに第１のスイッチング素子をオンにするための信号を印加するのを中止する。また、第２スイッチ３０をオフにする。
【００５１】
次に、寄生容量４８ａ，４８ｂ，４８ｊに残留している電荷のクリアを行う。第２スイッチ２８をオンにしてクリア回路１８と第２のスイッチング素子４６ａ，４６ｂ，４６ｊとを接続する。第２タイミング回路２２から第２ドライバー４０にパルス信号を所定間隔で入力する。第２ドライバー４０は複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊに対して順番に第２のスイッチング素子をオンにするための信号を印加する。複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊは順番にオンになり、クリア回路１８と寄生容量４８ａ，４８ｂ，４８ｊとが順番に接続される。補助容量５２に電荷を書き込んだ後に行ったクリアと同様に、寄生容量４８ａ，４８ｂ，４８ｊに残留している電荷が除去される。
【００５２】
以上の補助容量５２の電荷の読み出し、及び寄生容量４８ａ，４８ｂ，４８ｊの電荷のクリアが完了した後、再びその工程を繰り返す。繰り返す際、第１タイミング回路２４から第１ドライバー３８にパルス信号が入力されると、第１の制御線４２ａにかえてその隣の第２の制御線４２ｂに、第１のスイッチング素子をオンにする信号を入力する。即ち、上記の工程を繰り返すたびに、第１のスイッチ素子をオンにする信号を入力する制御線を順番にかえていく。従って、制御線の本数だけ上記の工程を繰り返すことになり、全ての制御線４２ａ，４２ｂ，４２ｉに第１のスイッチング素子をオンにする信号を印加することによって、全ての補助容量５２の電荷を読み出すことができる。
【００５３】
上記の工程によって、全ての補助容量５２に蓄積され、保持されている電荷を読み出すことができる。所定の電荷を読み出すことができない補助容量５２が存在した場合、補助容量５２、第１のスイッチング素子５０の充電特性・保持特性、各配線のショートやオープンなどの不良と判断することができる。
【００５４】
以上より、補助容量５２の電荷を寄生容量４８ａ，４８ｂ，４８ｊに蓄積させた後、その電荷（またはその電荷によって生じる電位）を読み出すことによってアレイ基板１２の検査を行っている。補助容量５２から寄生容量４８ａ，４８ｂ，４８ｊに電荷を蓄積させる際、寄生容量４８ａ，４８ｂ，４８ｊから補助容量５２に電荷を蓄積させるときと同様に、複数の補助容量５２が時間的に重複して寄生容量４８ａ，４８ｂ，４８ｊに電荷を蓄積させるため、電荷の読み出し時間の短縮が図られている。
【００５５】
その他、第ｉの制御線４２ｉに属する補助容量５２の電荷を読み出した後、寄生容量４８ａ，４８ｂ，４８ｊのクリアを省いても良い。
【００５６】
更には、アレイ基板１２を複数のブロックに分割して、ブロック毎に上記の全ての工程を行って、アレイ基板１２の不良を検査することもできる。
【００５７】
ポリシリコンＬＣＤのアレイ基板１２を用いて説明したが、その他ＥＬ（Electroluminescence）ディスプレイのアレイ基板などでも良い。
【００５８】
以上、本発明のアレイ基板の検査装置及び検査方法について説明したが、従来では使用されていなかった信号線の寄生容量を使用したため、従来に比べて短時間でアレイ基板の検査を行うことができる。
【００５９】
本発明の実施形態について説明したが、本発明は上記の実施形態に限定されるものではない。その他、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種種なる改良、修正及び変形を加えた態様で実施できるものである。
【００６０】
【発明の効果】
本発明によると、従来使用していなかった信号線の寄生容量を使用して補助容量への電荷の書き込み及び読み出しを行うため、短時間でアレイ基板の検査が終了できる。従って、短時間に多数のアレイ基板の検査を行うことができる。
【図面の簡単な説明】
【図１】本発明のアレイ基板の検査装置とアレイ基板の回路構成を示す図である。
【図２】本発明のアレイ基板の検査方法のタイミングチャートである。
【図３】第２のスイッチング素子がオンになったときの回路図である。
【図４】第１のスイッチング素子がオンになったときの回路図である。
【図５】従来のアレイ基板の検査装置とアレイ基板の回路構成を示す図である。
【図６】従来のアレイ基板の検査方法のタイミングチャートである。
【符号の説明】
１０，６０：検査装置
１２：アレイ基板
１４：画素部
１６：書き込み回路
１８：クリア回路
２０：読み出し回路
２２：第２タイミング回路
２４：第１タイミング回路
２６：第１スイッチ
２８：第３スイッチ
３０：第２スイッチ
３２：シグナル端子
３４：第２ドライバー駆動端子
３６：第１ドライバー駆動端子
３８：第１ドライバー
４０：第２ドライバー
４２ａ，４２ｂ，４２ｃ，４２ｉ：制御線
４４ａ，４４ｂ，４４ｊ：信号線
４６ａ，４６ｂ，４６ｊ：第２のスイッチング素子
４８ａ，４８ｂ，４８ｊ：信号線の寄生容量
５０：第１のスイッチング素子
５２：補助容量（容量素子）
５４：画素（画素セル）
５６：第２のスイッチング素子のオン抵抗
５８：第１のスイッチング素子のオン抵抗
【発明の属する技術分野】
本発明は、アレイ基板の検査を高速に行う検査装置及びその検査方法に関する。
【０００２】
【従来の技術】
一般にポリシリコンＬＣＤ（Liquid Crystal Display）のアレイ基板１２は、図５に示すように、画素部１４と周辺回路部とを含むように構成される。画素部１４は、図５において横方向（行方向）に複数の制御線４２ａ，４２ｂ，４２ｉ、その複数の制御線４２ａ，４２ｂ，４２ｉと電気的に非接触で交叉する複数の信号線４４ａ，４４ｂ，４４ｊ、及びそれぞれの制御線と信号線の交叉部に設けられた画素５４とを含む。画素５４は、第１のスイッチング素子５０と補助容量５２とを含む。第１のスイッチング素子５０の各端子は、それぞれ第１端子は制御線、第２端子は信号線、第３端子は補助容量５２に接続される。例えば第１のスイッチング素子５０は、ＴＦＴ（Thin Film Transistor）などの３端子素子を使用した場合、第１端子はゲートであり、第２端子はソースであり、第３端子はドレインである。
【０００３】
周辺回路部は、各制御線４２ａ，４２ｂ，４２ｉに第１のスイッチング素子５０をオンにするための信号を送る第１ドライバー３８、各信号線４４ａ，４４ｂ，４４ｊに接続された第２のスイッチング素子４６ａ，４６ｂ，４６ｊ、第２のスイッチング素子４６ａ，４６ｂ，４６ｊをオンにするための信号を送るための第２ドライバー４０とを含む。各信号線４４ａ，４４ｂ，４４ｊは第２のスイッチング素子４６ａ，４６ｂ，４６ｊを介してシグナル端子３２に接続される。
【０００４】
例えば第２のスイッチング素子４６ａ，４６ｂ，４６ｊは、ＭＯＳＦＥＴなどの３端子素子を使用する。第１ドライバー３８及び第２ドライバー４０は、シフトレジスタを使用する。
【０００５】
従来、補助容量５２、第１のスイッチング素子５０の充電特性・保持特性、各配線のショートやオープンなどの不良の検査を行う。検査を行うためには、図５のアレイ基板１２に検査装置（テスター測定回路）６０を接続することによって行う。
【０００６】
検査装置６０は、各補助容量５２に書き込み信号を送る書き込み回路１６、その書き込み信号によって補助容量５２に蓄積された電荷を読み出す読み出し回路２０、第１ドライバー３８にタイミング信号を送る第１タイミング回路２４、及び第２ドライバー４０にタイミング信号を送る第２タイミング回路２２を含む。第１タイミング回路２４は、第１ドライバー駆動端子３６に接続され、第２タイミング回路２２は、第２ドライバー駆動端子３４に接続される。また、書き込み回路１６及び読み出し回路２０は、それぞれ第１スイッチ２６及び第２スイッチ３０を介してシグナル端子３２に接続される。第１スイッチ２６及び第２スイッチ３０は、ＭＯＳＦＥＴなどのスイッチング素子を使用することができる。
【０００７】
補助容量５２を検査する方法について図６を使用して説明する。検査装置６０の第１スイッチ２６をオンにして、書き込み回路１６からシグナル端子３２に書き込み信号Ｖｄを印加する。第２タイミング回路２２はパルス信号（シフトパルス）を発生させ、第２ドライバー４０に入力する。第２ドライバー４０はパルス信号が入力されると、第２のスイッチング素子４６ａにハイレベルの信号を印加し、第２のスイッチング素子４６ａはオンになる。
【０００８】
更に第１タイミング回路２４はパルス信号を発生させ、第１ドライバー３８にパルス信号を入力する。第１ドライバー３８は、第１の制御線４２ａにハイレベルの信号を印加し、第１の制御線４２ａに属する第１のスイッチング素子５０をオンにする。
【０００９】
以上より、第１の制御線４２ａに属する第１のスイッチング素子５０及び第２のスイッチング素子４６ａがオンになり、書き込み信号が補助容量５２に印加され、電荷が書き込まれる（蓄積される）。
【００１０】
第２のスイッチング素子４６ａがオンになっている間に第１タイミング回路２４からパルス信号を次々と発生させ、第１ドライバー３８は順番に制御線４２ｂ，４２ｉにハイレベルの信号を印加する。従って、他の制御線に属する第１のスイッチング素子５０が順番にオンになり、次々と補助容量５２に電荷が書き込まれる。
【００１１】
第１の信号線４４ａに属する画素５４の補助容量５２に電荷の書き込みが終了すると、第１スイッチ２６をオフにし第２スイッチ３０をオンにする。この時、第１の信号線４４ａにはハイレベルの信号が保持されたままである。第１タイミング回路２４から次々とパルス信号を発生させ、第１ドライバー３８に入力する。第１ドライバー３８は順番に制御線４２ａ，４２ｂ，４２ｉにハイレベルの信号を印加する。以上より、第１のスイッチング素子５０が順次オンになり、補助容量５２に書き込まれた電荷が次々と読み出し回路２０によって読み出される。
【００１２】
上記の工程によって、第１の信号線４４ａに属する画素５４の補助容量５２の検査が終了する。第２の信号線４４ｂに属する画素５４の補助容量５２の検査は、上記の工程が終了した後、第２タイミング回路２２から第２ドライバー４０にパルス信号を入力して、上記の工程を繰り返すことによって行える。即ち、一の信号線に属する画素５４の補助容量５２の検査が終了後、第２タイミング回路２２から第２ドライバー４０にパルス信号を入力する毎に、一の信号線の隣の信号線に属する画素５４の補助容量５２の検査が行える。
【００１３】
例えば、各補助容量５２に電荷を書き込むための時間（書き込み時間）は、約３０μｓ（マイクロ秒）とする。しかし、実際に補助容量５２での書き込み時間は、測定系（検査装置６０）の配線の抵抗や容量結合成分によって決まる時定数ＲＣｔｅｓｔｅｒを無視することができず、実際の書き込み時間は、この時定数ＲＣｔｅｓｔｅｒを加えた時間になる。また、補助容量５２に書き込まれた電荷を読み出すための時間（読み出し時間）は、書き込み時間と同じ約３０μｓであるが、書き込み時間と同様に時定数ＲＣｔｅｓｔｅｒを加えた時間になる。
【００１４】
また、従来、製造されているアモルファスシリコンＬＣＤのアレイ基板では、全ての信号線４４a,４４b,４４ｊにシグナル端子３２があるので、必要に応じ、そのシグナル端子３２ごとに、検査装置６０を並列接続することが可能である。しかし、第２ドライバー（シフトレジスタ）４０を内蔵したポリシリコンＬＣＤのアレイ基板１２は、全ての信号線４４a,４４b,４４ｊにシグナル端子３２がある構造ではないので、検査装置６０を並列接続する上で不利になり、測定時間が膨大になることが考えられる。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、アレイ基板の検査を高速に行うためのアレイ基板の検査装置及び検査方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明のアレイ基板の検査装置は、アレイ基板を検査するために、所定の信号線の寄生容量に電荷を書き込む手段と、所定の信号線の寄生容量に書き込まれた電荷を、選択された制御線と関連する画素セルの容量に転送し、関連する画素セルの容量に電荷を書き込む手段と、関連する画素セルの容量への電荷の書き込み後に、信号線の電荷をクリアする手段と、容量に書き込まれた電荷を信号線に転送し、信号線の配線容量に電荷を書き込む手段と、信号線の配線容量に書き込まれた電荷を検出する手段とを含む。
【００１７】
本発明のアレイ基板の検査方法は、所定の信号線の寄生容量に電荷を書き込むステップと、所定の信号線の寄生容量に書き込まれた電荷を、選択された制御線と関連する画素セルの容量素子に転送し、関連する画素セルの容量素子に電荷を書き込むステップと、信号線の寄生容量に残留する電荷をクリアするステップと、容量素子に書き込まれた電荷を信号線に転送し、信号線の寄生容量に電荷を書き込むステップと、信号線の寄生容量に書き込まれた電荷を読み取るステップとを含む。
【００１８】
【発明の実施の形態】
次に、本発明のアレイ基板の検査装置及び検査方法の実施の形態について図面を使用して説明する。
【００１９】
検査されるアレイ基板１２は、ポリシリコンＬＣＤ（Liquid Crystal Display）のアレイ基板１２であり、図１に示すように、画素部１４と周辺回路部とを含むように構成される。画素部１４は、図１における横方向（行方向）に複数の制御線４２ａ，４２ｂ，４２ｉ、その複数の制御線４２ａ，４２ｂ，４２ｉと電気的に非接触で交叉する複数の信号線４４ａ，４４ｂ，４４ｊ、及びそれぞれの制御線と信号線の交叉部に設けられた画素５４とを含む。画素５４は、第１のスイッチング素子５０と補助容量５２を含む。第１のスイッチング素子５０の各端子は、それぞれ第１端子（制御端子）は制御線、第２端子（第１通電端子）は信号線、第３端子（第２通電端子）は補助容量５２に接続される。例えば第１のスイッチング素子５０は、ＴＦＴ（Thin Film Transistor）などの３端子素子を使用した場合、第１端子はゲートであり、第２端子はソースであり、第３端子はドレインである。
【００２０】
周辺回路部は、各制御線４２ａ，４２ｂ，４２ｉに第１のスイッチング素子をオンにするための信号を送る第１ドライバー３８、各信号線４４ａ，４４ｂ，４４ｊに接続された第２のスイッチング素子４６ａ，４６ｂ，４６ｊ、第２のスイッチング素子４６ａ，４６ｂ，４６ｊをオンにするための信号を送るための第２ドライバー４０とを含む。各信号線４４ａ，４４ｂ，４４ｊは第２のスイッチング素子４６ａ，４６ｂ，４６ｊを介してシグナル端子３２に接続される。また、第１ドライバー３８及び第２ドライバー４０は、それぞれ第１ドライバー駆動端子３６及び第２ドライバー駆動端子３４に接続されている。
【００２１】
第２のスイッチング素子４６ａ，４６ｂ，４６ｊは、ＭＯＳＦＥＴなどの３端子素子を使用する。第１ドライバー３８及び第２ドライバー４０は、シフトレジスタを使用する。
【００２２】
アレイ基板１２を検査する検査装置１０は、信号線の寄生容量４８ａ，４８ｂ，４８ｊに電荷を書き込むための信号を発生する書き込み回路１６と、信号線の寄生容量４８ａ，４８ｂ，４８ｊに残留する電荷をクリアするクリア回路１８と、信号線の寄生容量４８ａ，４８ｂ，４８ｊに蓄積された電荷を読み出す読み出し回路２０と、第１ドライバー３８にパルス信号を入力する第１タイミング回路２４と、第２ドライバー４０にパルス信号を入力する第２タイミング回路２２と、を含むように構成される。
【００２３】
また、書き込み回路１６、読み出し回路２０、及びクリア回路１８は、それぞれ第１スイッチ２６、第２スイッチ３０、及び第３スイッチ２８を介して第２のスイッチング素子４６ａ，４６ｂ，４６ｊに接続されている。従って、第１スイッチ２６、第２スイッチ３０、及び第３スイッチ２８は、それぞれ書き込み回路１６、読み出し回路２０、及びクリア回路１８と第２のスイッチング素子４６ａ，４６ｂ，４６ｊとの間の接続を制御することになる。第１スイッチ２６、第２スイッチ３０、及び第３スイッチ２８はＭＯＳＦＥＴなどで構成できる。第１スイッチ２６、第２スイッチ３０、及び第３スイッチ２８をそれぞれ書き込み回路１６、読み出し回路２０、及びクリア回路１８に内蔵することも可能である。
【００２４】
図２を使用して検査装置１０を使用したアレイ基板１２の検査方法について説明する。なお、制御線はｉ本、信号線はｊ本あり、その交叉部に画素５４があるとする。先ず、第１スイッチ２６をオンにし、書き込み回路１６と第２のスイッチング素子４６ａ，４６ｂ，４６ｊとを接続する。第１タイミング回路２４からパルス信号を第１ドライバー３８に入力する。第１ドライバー３８は、第１の制御線４２ａに第１のスイッチング素子５０をオンにする信号を印加する。第１の制御線４２ａに属する第１のスイッチング素子５０は、その信号によってオンになる。
【００２５】
また、第２タイミング回路２２から第２ドライバー４０にパルス信号を所定間隔で入力する。第２ドライバー４０はパルス信号が入力される毎に、複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊに対して、順番に第２のスイッチング素子４６ａ，４６ｂ，４６ｊをオンにする信号を入力する。従って、複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊは順番にオンになる。例えば、第２のスイッチング素子４６ａがオンになったことによって、図３のように、書き込み回路１６と第１の信号線４４ａの寄生容量４８ａとが接続され、書き込み回路１６から寄生容量４８ａに書き込み信号Ｖｄを印加することによって、寄生容量４８ａに電荷が書き込まれる。第２のスイッチング素子４６ａ，４６ｂ，４６ｊは順番にオンになるため、複数の信号線の寄生容量４８ａ，４８ｂ，４８ｊには、順番に電荷が書き込まれる。
【００２６】
ここで、信号線の寄生容量４８ａ，４８ｂ，４８ｊに書き込まれる電荷をＱｂｕｓ＿ｗ１、寄生容量４８ａ，４８ｂ，４８ｊの容量をＣｂｕｓ、書き込み信号の電圧をＶｄとすると、式１のようになる。また、寄生容量４８ａ，４８ｂ，４８ｊへの電荷の書き込み時間Ｔｅｆｆｅｃｔ＿ sw2は、第２のスイッチング素子のオン抵抗５６をＲｅｆｆｅｃｔ＿ sw2とすると、Ｔｅｆｆｅｃｔ＿ sw2＝Ｒｅｆｆｅｃｔ＿ sw2×Ｃｂｕｓのようになる。例えば、Ｒｅｆｆｅｃｔ＿ sw2を１０ｋΩ、Ｃｂｕｓを１００ｐＦとすると、Ｔｅｆｆｅｃｔ＿ sw2は１μｓ（マイクロ秒）になる。しかし、実際には、測定系（検査装置１０）の時定数ＲＣｔｅｓｔｅｒを無視することができず、式２のようになる。
【００２７】
【数１】
【数２】
また、第１の制御線４２ａに属する第１のスイッチング素子５０がオンになっているため、寄生容量４８ａ及び補助容量５２は、第１のスイッチング素子５０のオン抵抗５８を含めて図４のような回路で表せる。寄生容量４８ａに書き込まれた電荷を利用して、第１の制御線４２ａと第１の信号線４４ａの交叉部にある画素５４の補助容量５２に電荷が書き込まれる。
【００３０】
寄生容量に電荷が書き込まれるとき、制御線がオンになっているが、第１のスイッチング素子のオン抵抗が高く、補助容量の時定数が大きいため、寄生容量に電荷が書き込まれ、補助容量はほとんど電荷が書き込まれない。寄生容量に電荷が書き込まれた後、第２のスイッチング素子をオフにするため、図４に示すような回路構成になり、寄生容量が電源となって補助容量に電荷を書き込む。
【００３１】
補助容量５２に電荷を書き込んだ後の寄生容量４８ａ及び補助容量５２にかかる電圧をＶｄ＿ｗ２とすると、式３のようになる。なお、Ｃｓは補助容量５２の容量である。例えば、寄生容量４８ａ及び補助容量５２の容量をそれぞれ１００ｐＦ及び０．１ｐＦとすると、Ｃｂｕｓ×Ｖｄ＿ｗ２》Ｃｓ×Ｖｄ＿ｗ２であるから、式３は、式４として近似できる。従って、式１と式４により、Ｖｄ＿ｗ２は、ほぼＶｄとなり、補助容量５２に書き込み信号の電圧Ｖｄで電荷を書き込んだことと同じになる。
【００３２】
【数３】
【数４】
補助容量５２に電荷を書き込むための書き込み時間（時定数）Ｔｅｆｆｅｃｔ＿ sw1は、第１のスイッチング素子５０のオン抵抗５８をＲｅｆｆｅｃｔ＿ sw1とすると、式５のようになる。例えば、Ｒｅｆｆｅｃｔ＿ sw1を３００ＭΩ、Ｃｓを０．１ｐＦとすると、書き込み時間は、３０μｓになる。
【００３５】
【数５】
また、第ｊの信号線４４ｊに接続された第２のスイッチング素子４６ｊがオンからオフに切り替わった後も、所定時間の間は第１ドライバー３８から第１の制御線４２ａに第１のスイッチング素子５０をオンにする信号を印加し続ける。このことによって、第ｊの信号線４４ｊに接続された第２のスイッチング素子４６ｊがオフになった後も、所定時間の間は、第１の制御線４２ａに属する第１のスイッチング素子５０はオンの状態が続く。この所定時間の間に、寄生容量４８ｊに書き込まれた電荷を使用して補助容量５２に電荷を書き込む。所定時間は、式５で示した値とすることによって、補助容量５２に電荷を書き込むことができる。
【００３７】
以上より、短時間で寄生容量４８ａ，４８ｂ，４８ｊに順次電荷を書き込んだ後に、補助容量５２に電荷を書き込んでいる。補助容量５２への電荷の書き込み時間は、寄生容量４８ａ，４８ｂ，４８ｊへの電荷の書き込み時間に比べて長いため、時間的に重なり合いながら複数の補助容量５２に電荷が書き込まれる。従って、従来のように１つの補助容量５２に電荷を書き込んだ後、次の補助容量５２に電荷を書き込まずに重複して電荷を書き込んでいるため、従来と比較して本発明は短時間で補助容量５２への電荷の書き込みが終了する。
【００３８】
次に、クリア回路１８を使用して寄生容量４８ａ，４８ｂ，４８ｊに残留している電荷のクリアを行う。このクリアに要する時間をクリア時間とする。第３スイッチ２８をオンにし、クリア回路１８と各第２のスイッチング素子４６ａ，４６ｂ，４６ｊとを接続する。第２タイミング回路２２から第２ドライバー４０に所定間隔でパルス信号を入力する。第２ドライバー４０は、複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊに対して順番に第２のスイッチング素子をオンにする信号を入力していく。従って、第２のスイッチング素子４６ａ，４６ｂ，４６ｊは、順番にオンになっていく。第２のスイッチング素子４６ａ，４６ｂ，４６ｊがオンになっている間、寄生容量４８ａ，４８ｂ，４８ｊとクリア回路１８とが第２のスイッチング素子４６ａ，４６ｂ，４６ｊを介して接続される。
【００３９】
上述のようなクリアを行ったり、後述するように、補助容量の電荷を読み出した後に寄生容量のクリアを行うのは、補助容量に電荷を書き込んだり読み出したりする際に、寄生容量に電荷を書き込んでいるため、寄生容量に電荷が残留していると、正しく電荷を検出することができず、正確な検査ができないためである。
【００４０】
クリア時間は、例えば、式２と同じにする。また、第ｊの信号線４４ｊに接続された第２のスイッチング素子４６ｊがオンからオフに切りかえられた後、または同時に第３スイッチ２８をオフにする。
【００４１】
寄生容量４８ａ，４８ｂ，４８ｊ及び補助容量５２への電荷の書き込み、及び寄生容量４８ａ，４８ｂ，４８ｊの電荷のクリアが完了した後、再び上記の工程を繰り返す。繰り返す際、第１タイミング回路２４から第１ドライバー３８にパルス信号が入力されると、第１の制御線４２ａにかえてその隣の第２の制御線４２ｂに、第１のスイッチング素子をオンにする信号を入力する。即ち、上記の工程を繰り返すたびに、第１のスイッチ素子をオンにする信号を入力する制御線を順番にかえていく。従って、制御線の本数だけ上記の工程を繰り返すことになり、全ての制御線４２ａ，４２ｂ，４２ｉに第１のスイッチング素子をオンにする信号を印加することによって、全ての補助容量５２に電荷を蓄積することができる。
【００４２】
補助容量５２に電荷を蓄積した後、保持時間と呼ぶ所定時間経過後、各補助容量５２が保持している電荷を読み出す。この読み出す際に補助容量５２に蓄積されている電荷Ｑｃｓ＿ｒ１は、補助容量５２の電極にかかっている電圧をＶｄ＿ｒ１とすると、式６のようになっている。
【００４３】
【数６】
第１タイミング回路２４からパルス信号を第１ドライバー３８に入力する。第１ドライバー３８は、第１の制御線４２ａに第１のスイッチング素子をオンにするための信号を印加する。第１の制御線４２ａに属する第１のスイッチング素子５０はオンになる。
【００４５】
第１のスイッチング素子５０がオンになったことによって、図４に示すように、オンになった第１のスイッチング素子５０に接続された補助容量５２と信号線４４ａの寄生容量４８ａとが、並列に接続される。このことにより、補助容量５２に蓄積されている電荷は、寄生容量４８ａに電荷を書き込むのに使用される。
【００４６】
また、式６で示した補助容量５２の電荷は、第１のスイッチング素子５０がオンになったことによって、式７のようになる。なお、Ｖｄ＿ｒ２は寄生容量４８ａ及び補助容量５２にかかる電圧である。式７の第１項は寄生容量４８ａに蓄積される電荷であり、第２項は補助容量５２に残留する電荷である。例えば、補助容量５２と寄生容量４８ａの容量は、それぞれ０．１ｐＦと１００ｐＦであり、Ｃｂｕｓ×Ｖｄ＿ｒ２》Ｃｓ×Ｖｄ＿ｒ２となるので、式７は式８として近似できる。従って、補助容量５２の電荷が寄生容量４８ａに移し替えられたことになる。
【００４７】
【数７】
【数８】
補助容量５２の電荷を寄生容量４８ａに移し替えた後、即ち、第１ドライバー３８から第１の制御線４２ａに第１のスイッチング素子をオンにするための信号を印加した後、所定時間経過後に、第２スイッチ３０をオンにし、読み出し回路２０と第２のスイッチング素子４６ａ，４６ｂ，４６ｊとを接続する。また、これと同時に第２タイミング回路２２から第２ドライバー４０にパルス信号を所定間隔で入力する。第２ドライバー４０は複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊに対して、順番に第２のスイッチング素子をオンにするための信号を印加する。従って、複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊは、順番にオンになっていく。複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊが順番にオンになると読み出し回路２０と寄生容量４８ａ，４８ｂ，４８ｊとが順番に接続される。この時に寄生容量４８ａ，４８ｂ，４８ｊに蓄積された電荷を読み出す。電荷を読み出す代わりに寄生容量４８ａ，４８ｂ，４８ｊの電位を読み出しても良い。
【００５０】
寄生容量４８ａ，４８ｂ，４８ｊに蓄積された電荷を読み出した後、第１ドライバー３８から第１の制御線４２ａに第１のスイッチング素子をオンにするための信号を印加するのを中止する。また、第２スイッチ３０をオフにする。
【００５１】
次に、寄生容量４８ａ，４８ｂ，４８ｊに残留している電荷のクリアを行う。第２スイッチ２８をオンにしてクリア回路１８と第２のスイッチング素子４６ａ，４６ｂ，４６ｊとを接続する。第２タイミング回路２２から第２ドライバー４０にパルス信号を所定間隔で入力する。第２ドライバー４０は複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊに対して順番に第２のスイッチング素子をオンにするための信号を印加する。複数の第２のスイッチング素子４６ａ，４６ｂ，４６ｊは順番にオンになり、クリア回路１８と寄生容量４８ａ，４８ｂ，４８ｊとが順番に接続される。補助容量５２に電荷を書き込んだ後に行ったクリアと同様に、寄生容量４８ａ，４８ｂ，４８ｊに残留している電荷が除去される。
【００５２】
以上の補助容量５２の電荷の読み出し、及び寄生容量４８ａ，４８ｂ，４８ｊの電荷のクリアが完了した後、再びその工程を繰り返す。繰り返す際、第１タイミング回路２４から第１ドライバー３８にパルス信号が入力されると、第１の制御線４２ａにかえてその隣の第２の制御線４２ｂに、第１のスイッチング素子をオンにする信号を入力する。即ち、上記の工程を繰り返すたびに、第１のスイッチ素子をオンにする信号を入力する制御線を順番にかえていく。従って、制御線の本数だけ上記の工程を繰り返すことになり、全ての制御線４２ａ，４２ｂ，４２ｉに第１のスイッチング素子をオンにする信号を印加することによって、全ての補助容量５２の電荷を読み出すことができる。
【００５３】
上記の工程によって、全ての補助容量５２に蓄積され、保持されている電荷を読み出すことができる。所定の電荷を読み出すことができない補助容量５２が存在した場合、補助容量５２、第１のスイッチング素子５０の充電特性・保持特性、各配線のショートやオープンなどの不良と判断することができる。
【００５４】
以上より、補助容量５２の電荷を寄生容量４８ａ，４８ｂ，４８ｊに蓄積させた後、その電荷（またはその電荷によって生じる電位）を読み出すことによってアレイ基板１２の検査を行っている。補助容量５２から寄生容量４８ａ，４８ｂ，４８ｊに電荷を蓄積させる際、寄生容量４８ａ，４８ｂ，４８ｊから補助容量５２に電荷を蓄積させるときと同様に、複数の補助容量５２が時間的に重複して寄生容量４８ａ，４８ｂ，４８ｊに電荷を蓄積させるため、電荷の読み出し時間の短縮が図られている。
【００５５】
その他、第ｉの制御線４２ｉに属する補助容量５２の電荷を読み出した後、寄生容量４８ａ，４８ｂ，４８ｊのクリアを省いても良い。
【００５６】
更には、アレイ基板１２を複数のブロックに分割して、ブロック毎に上記の全ての工程を行って、アレイ基板１２の不良を検査することもできる。
【００５７】
ポリシリコンＬＣＤのアレイ基板１２を用いて説明したが、その他ＥＬ（Electroluminescence）ディスプレイのアレイ基板などでも良い。
【００５８】
以上、本発明のアレイ基板の検査装置及び検査方法について説明したが、従来では使用されていなかった信号線の寄生容量を使用したため、従来に比べて短時間でアレイ基板の検査を行うことができる。
【００５９】
本発明の実施形態について説明したが、本発明は上記の実施形態に限定されるものではない。その他、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種種なる改良、修正及び変形を加えた態様で実施できるものである。
【００６０】
【発明の効果】
本発明によると、従来使用していなかった信号線の寄生容量を使用して補助容量への電荷の書き込み及び読み出しを行うため、短時間でアレイ基板の検査が終了できる。従って、短時間に多数のアレイ基板の検査を行うことができる。
【図面の簡単な説明】
【図１】本発明のアレイ基板の検査装置とアレイ基板の回路構成を示す図である。
【図２】本発明のアレイ基板の検査方法のタイミングチャートである。
【図３】第２のスイッチング素子がオンになったときの回路図である。
【図４】第１のスイッチング素子がオンになったときの回路図である。
【図５】従来のアレイ基板の検査装置とアレイ基板の回路構成を示す図である。
【図６】従来のアレイ基板の検査方法のタイミングチャートである。
【符号の説明】
１０，６０：検査装置
１２：アレイ基板
１４：画素部
１６：書き込み回路
１８：クリア回路
２０：読み出し回路
２２：第２タイミング回路
２４：第１タイミング回路
２６：第１スイッチ
２８：第３スイッチ
３０：第２スイッチ
３２：シグナル端子
３４：第２ドライバー駆動端子
３６：第１ドライバー駆動端子
３８：第１ドライバー
４０：第２ドライバー
４２ａ，４２ｂ，４２ｃ，４２ｉ：制御線
４４ａ，４４ｂ，４４ｊ：信号線
４６ａ，４６ｂ，４６ｊ：第２のスイッチング素子
４８ａ，４８ｂ，４８ｊ：信号線の寄生容量
５０：第１のスイッチング素子
５２：補助容量（容量素子）
５４：画素（画素セル）
５６：第２のスイッチング素子のオン抵抗
５８：第１のスイッチング素子のオン抵抗
Claims (8)
- 複数の制御線と、
前記複数の制御線と交叉する複数の信号線と、
前記制御線と信号線の交叉部に配置された画素セルを含み、
各前記画素セルが、
関連する制御線に接続された制御端子、及び関連する信号線に接続された第１通電端子とを有するスイッチング素子と、
前記スイッチング素子の第２通電端子に接続された容量素子とを有する
アレイ基板を検査する検査装置であって、
所定の信号線の寄生容量に電荷を書き込む手段と、
前記所定の信号線の寄生容量に書き込まれた電荷を、選択された制御線と関連する画素セルの前記容量素子に転送し、前記関連する画素セルの容量素子に電荷を書き込む手段と、
前記関連する画素セルの容量素子への電荷の書き込み後に、前記信号線の電荷をクリアする手段と、
前記容量素子に書き込まれた電荷を前記信号線に転送し、前記信号線の寄生容量に電荷を書き込む手段と、
前記信号線の寄生容量に書き込まれた電荷を検出する手段と
を含む検査装置。 - 複数の制御線と、
前記複数の制御線と交叉する複数の信号線と、
前記制御線と信号線の交叉部において該制御線に第１端子、該信号線に第２端子が接続された第１のスイッチング素子と、
前記第１のスイッチング素子の第３端子に接続された容量素子と、
前記制御線に前記第１のスイッチング素子をオンにするための信号を供給する第１ドライバーと、
それぞれの前記信号線に第２端子が接続された第２のスイッチング素子と、
前記第２のスイッチング素子の第１端子に接続され、該第２のスイッチング素子をオンにするための信号を供給する第２ドライバーと、
を含むアレイ基板を検査するための検査装置であって、
前記信号線の寄生容量に電荷を書き込むための信号を発生する書き込み回路と、
前記信号線の寄生容量に残留する電荷をクリアするクリア回路と、
前記信号線の寄生容量に蓄積された電荷または該信号線の寄生容量の電位を読み出す読み出し回路と、
前記第１ドライバーにパルス信号を入力する第１タイミング回路と、
前記第２ドライバーにパルス信号を入力する第２タイミング回路と、
前記書き込み回路と前記第２のスイッチング素子の接続を制御する第１スイッチと、
前記読み出し回路と前記第２のスイッチング素子の接続を制御する第２スイッチと、
前記クリア回路と前記第２のスイッチング素子の接続を制御する第３スイッチと
を含み、
前記補助容量に電荷を書き込む際、第１ドライバーによって所定の第１スイッチング素子をオンにしながら第２ドライバーによって所定の第２スイッチング素子をオンにして、オンになった第２スイッチング素子が接続された信号線の寄生容量に対して書き込み回路が電荷を蓄積し、該寄生容量に電荷を蓄積した後に第１スイッチング素子をオンにした状態で第２スイッチング素子をオフにして該電荷を補助容量に書き込み、
前記補助容量に電荷を書き込み後、クリア回路が信号線の電荷をクリアし、
前記補助容量の電荷を読み出す際、第１ドライバーによって所定の第１スイッチング素子をオンにして補助容量の電荷を信号線の寄生容量に転送した後、第２ドライバーによって第２スイッチング素子をオンにし、読み出し回路が寄生容量の電荷を読み出す
検査装置。 - 複数の制御線と、
前記制御線と交叉する複数の信号線と、
前記制御線と信号線との交叉部に配置された画素セルとを有し、
各前記画素セルが、
関連する制御線に接続された制御端子、及び関連する信号線に接続された第１通電端子とを有するスイッチング素子と、
前記スイッチング素子の第２通電端子に接続された容量素子とを有する
アレイ基板の検査方法であって、
所定の信号線の寄生容量に電荷を書き込むステップと、
前記所定の信号線の寄生容量に書き込まれた電荷を、選択された制御線と関連する画素セルの前記容量素子に転送し、前記関連する画素セルの容量素子に電荷を書き込むステップと、
前記信号線の寄生容量に残留する電荷をクリアするステップと、
前記容量素子に書き込まれた電荷を前記信号線に転送し、前記信号線の寄生容量に電荷を書き込むステップと、
前記信号線の寄生容量に書き込まれた電荷を読み取るステップと
を含む検査方法。 - 複数の制御線と、
前記制御線と交叉する複数の信号線と、
前記制御線と信号線との交叉部に配置され、それぞれ、関連する制御線に接続された制御端子、関連する信号線に接続された第１通電端子及び第２通電端子を有する第１のスイッチング素子、及び前記第１のスイッチング素子の第２通電端子に接続された容量素子とを有する画素セルと、
前記制御線を選択的に駆動する第１のドライバーと、
制御端子、第１通電端子、及び関連する信号線に接続された第２通電端子を有する第２のスイッチング素子と、
前記第２のスイッチング素子の制御端子に接続された第２のドライバーと、
前記第２のスイッチング素子の第１通電端子に選択的に接続される書き込み回路と、
前記第２のスイッチング素子の第１通電端子に選択的に接続されるクリア回路と、
前記第２のスイッチング素子の第１通電端子に選択的に接続される読み取り回路と
を含むアレイ基板の検査方法であって、
（ａ）前記第１のドライバーにより選択された制御線を駆動するステップと、
（ｂ）前記第２のスイッチング素子の第１通電端子を前記書き込み回路に接続するステップと、
（ｃ）前記第２のドライバーにより前記第２のスイッチング素子の制御端子を順次に駆動し、前記第２のスイッチング素子を介して前記信号線に順次に書き込み電圧を印加し、前記信号線の寄生容量に電荷を書き込むステップと、
（ｄ）前記寄生容量に電荷を書き込んだ後の第２スイッチング素子がオフの時に、前記選択された制御線の駆動状態を維持し、所定の信号線の寄生容量に書き込まれた電荷を、前記第１のスイッチング素子を介して、前記選択された制御線と関連する画素セルの前記容量素子に転送し、前記関連する画素セルの容量素子に電荷を書き込むステップと、
（ｅ）前記選択された制御線の駆動を停止するステップと、
（ｆ）前記第２のスイッチング素子の第１通電端子を前記クリア回路に接続するステップと、
（ｇ）前記第２のドライバーにより前記第２のスイッチング素子の制御端子を順次に駆動し、前記信号線に残留する電荷をクリアするステップと、
（ｈ）前記第１のドライバーにより前記選択された制御線を駆動し、前記選択された制御線に関連する画素セルの容量素子の電荷を、前記第１のスイッチング素子を介して、前記信号線に転送し、前記信号線の寄生容量に書き込むステップと、
（ｉ）前記第２のスイッチング素子の第１通電端子を前記読み取り回路に接続するステップと、
（ｊ）前記第２のドライバーにより前記第２のスイッチング素子の制御端子を順次に駆動し、前記第２のスイッチング素子を介して、前記信号線の寄生容量に書き込まれた電荷を読み取るステップと、
を含む検査方法。 - （ｇ）の前記クリアするステップの後、前記選択された制御線を該制御線と隣り合う制御線にかえて、（ａ）から（ｇ）の各ステップを繰り返す請求項４に記載の検査方法。
- 前記（ａ）から（ｇ）の各ステップを繰り返した場合、前記電荷を読み取るステップの後、（ｋ）前記信号線の寄生容量に残留する電荷をクリアするステップを含む請求項５に記載の検査方法。
- （ｋ）の前記クリアするステップの後、前記選択された制御線を該制御線と隣り合う制御線にかえて、（ｈ）から（ｋ）の各ステップを繰り返す請求項６に記載の検査方法。
- 複数の前記画素セルを所定数毎に分割し、（ａ）から（ｊ）の各ステップを行う請求項４乃至７に記載の検査方法。
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