TWI390271B - 半導體裝置之檢查電路、及檢查方法 - Google Patents

半導體裝置之檢查電路、及檢查方法 Download PDF

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Description

半導體裝置之檢查電路、及檢查方法
本發明為關於設置於具有畫素配置成矩陣狀之畫素領域之顯示裝置之檢查電路，及顯示裝置之檢查方法。同時，本發明亦關於具有畫素配置成矩陣狀之畫素領域之半導體裝置之檢查電路及檢查方法。
首先，於液晶顯示器(LCD)或電激發光(EL)顯示器之顯示裝置之中，近年來將邁向大畫面化，高精密化，更於基板上，藉由一體成形畫素部，和用以控制畫素部之週邊電路所構成之電路高積體化。
於製造工程之中，當產生圖案化不良，或藉由靜電破壞(ESD)等所產生之元件破損時，由於預估顯示裝置之本身無法正常動作，故必須藉由檢查而排除。一般而言，顯示裝置之品質檢查，如圖12A所示，於形成源極驅動裝置1203，閘極驅動裝置1204，畫素領域1205，信號輸入端子1206等之TFT基板1201，和貼合對向基板1202，成為完成品之模組1200之階段，如圖12B所示，使用實際之治具1211等，輸入信號進行畫像或影像(測試圖案1212等)之顯示，再藉由畫面之辨識而觀察有無顯示不良之現象。
但是，藉由此方法時，由於成為對幾乎變為顯示裝置本身之模組1200作檢查，故對被判定為不良之膜組具有 浪費成本之缺點。換言之，藉由電路不良所造成之缺陷，乃僅起因於TFT基板1201者，伴隨於對向基板1202等之貼合工程為一種浪費。同時，雖然亦可考慮畫素部或週邊電路係僅藉由TFT等所形成之基板(TFT基板)而製造，作為半完成品以出貨等之形態，但是如此之情況，以實際之顯示而進行品質檢查實際上為不可能。換言之，以TFT基板之狀態，係有必要判斷電路動作是否正常之手段。
圖11為實現如此之檢查之構造例子。於基板上，係形成以移位暫存器(SR)及NAND電路19，資料閂鎖20，D/A轉換器(DAC)21，影像資料線23，信號，電源線等之輸入端子22，16等所形成之數位源極驅動裝置18，閘極驅動裝置5，畫素3配置成矩陣狀之畫素領域，保持電容線15及開關驅動電路30，類比開關25，檢查線條27，檢查端子28等而成之檢查電路。
圖11所示之顯示裝置，係藉由各閘極信號線6，控制連接於該行之畫素，影像信號係輸入於數位源極驅動裝置18，輸出於源極信號線9，而寫入於各畫素。
於檢查電路之中，係藉由各畫素TFT1能夠寫入影像信號於畫素，將保持於保持電容2之電荷，依序藉由檢查線27於檢查端子28取出，進行判斷是否正常寫入於畫素。另外，類比開關25係藉由開關驅動電路30而控制之(參照專利文獻1)。另外，亦有於各源極信號線9配置檢查用之墊片，於各墊片藉由接觸探針來檢查輸出之方法( 參照專利文獻2)。
(專利文獻1)
特開2002-116423號公報
(專利文獻2)
專利第2618042號明細書
但是，當藉由上述之專利文獻記載之方法時，於高精密，大畫面之顯示裝置之中，檢查之流暢度將明顯降低，同時，需要藉由開關驅動電路30等而加以控制，具有於基板上之檢查電路之安裝面積加大等之問題存在。特別係當藉由前述之方法時。亦無法實現高精密之顯示裝置。
本發明有鑑於上述之課題，乃藉由極簡單之方法，且使用小規模之檢查電路，將提供一種可判斷有無電路動作，線路缺陷等之檢查電路及檢查方法。
為了解決上述之課題，於本發明之中，將採取以下之手段。
被輸出於隨著高精密化而增加條數之信號線之信號，個別藉由探針而檢查之方法，如前述所言，即使從檢查流暢度等面視之係不實際。於是，於本發明之中，於檢查電路輸入全部信號線之輸出，由此等之全部輸入，將能取得某特定圖案做為判定結果。且，預先將全部為正常時之檢查輸出圖案做為參考圖案而加以事先準備，進行取得判定結果之比較。
當某信號線之輸出為不正常時，將獲得不同於前述參考圖案之輸出。因此，測量1個或數個之輸出，藉由相較於以正常狀態所獲得之輸出形態，進行好壞之判斷。藉此，無須進行各脈衝輸出之確認，亦可迅速判斷有無不良處。
藉由本發明，不需進行藉由實際測試圖案顯示之辨識所產生之檢查，亦可判斷於TFT基板狀態之好壞，藉由小規模之檢查電路可極簡單作成有效率之品質檢查。
具體而言，於影像信號使用數位信號之LCD，EL顯示器，電漿顯示器等，多種顯示裝置之中，可進行電路動作之好壞判斷。且，無須驅動檢查電路本身之電路，且藉由與以平時顯示時相同步驟，驅動驅動裝置之極簡單之步驟既可檢查。另外，無關源極信號線之線條數，僅確認檢查輸出端子之輸出之H準位/L準位(輸出信號)，即可判斷全部之有無缺陷，故對用於高精密面板之顯示裝置之檢查亦有效。
藉由圖面詳細說明關本發明之實施形態圖。但是，本發明並非限定於以下之說明，只要不脫離本發明之目的及其範圍，皆可種種變更其形態和詳細內容，若為該業者時將易於理解。因此，本發明將限定於以下所示之實施形態 之記載內容而不予加以解釋。同時，於以下說明之中，相同所示之符號係於不同圖面間共通使用之。
(實施形態1)
圖1A為表示本發明之實施形態。於基板上形成著源極驅動裝置101，閘極驅動裝置102，畫素領域106，檢查基板108，及檢查輸出端子107。畫素領域106係複數畫素105配置成矩陣狀，各畫素乃藉由源極信號線103閘極信號線104而控制。
源極驅動裝置101，係具有移位暫存器及NAND151，資料閂鎖152，準位位移及緩衝器153，閘極驅動裝置102乃具有移位暫存器及NAND154，準位位移及緩衝器155。但是，於此有關顯示裝置之構造並非加以限定。
圖1B為表示檢查電路之構造。檢查電路108係複數之NAND112，複數反向器114相互串聯連接，更與各源極信號線103連接之電路，和複數NOR113，和複數反向器115相互串聯連接，且與各源極信號線103連接之電路並列設置，雙方之最後段輸出，係於檢查輸出端子107a，107b取出。
具體而言，於檢查電路108之中，於第1段之NAND之第1輸入端，連接電源(VDD)，於第2輸入端，連接源極信號線(S1)，輸出端乃連接於第1段之反向器之輸入端。第1段之反向器之輸出端，係連接於第2段之NAND之第1輸入端。第2段以後，於第某m(2≦m≦n )段之中，於第m段之NAND之第1輸入端，連接第m-1段之反向器輸出端，於第2輸入端，連接著源極信號線(Sm)，輸出端係連接於第m段之反向器之輸入端。第m段之反向器之輸出端，係連接於第m+1段之NAND之第1輸入端。最後段，亦即第n段之反向器輸出，係從檢查輸出端107a取出。
另外，於第1段之NOR113之第1輸入端，連接電源(VSS)，於第2輸入端，連接源極信號線(S1)，輸出端乃連接於第1段之反向器之輸入端。第1段之反向器之輸出端，係連接於第2段之NOR之第1輸入端。第2段以後，於第某m段之中，於第m段之NOR之第1輸入端，連接第m-1段之反向器輸出端，於第2輸入端，連接著源極信號線(Sm)，輸出端係連接於第m段之反向器之輸入端。第m段之反向器之輸出端，係連接於第m+1段之NOR之第1輸入端。最後段，亦即第n段之反向器輸出，係從檢查輸出端107b取出。
其次，圖1A，1B為表示實際檢查之步驟。於此，係說明有關依線順序數位形式之源極驅動裝置對象之例子。
當於檢查時，使源極驅動裝置101動作。做為此動作方法，即使與普通進行之影像顯示情況相同亦可。但是，於檢查時，係將以高準位輸出全部源極信號線之狀態，和低準位輸出全部源極信號線之狀態依序輸出來做為影像信號。
圖2為表示源極驅動裝置101之簡單時序圖，以下將 依序說明有關其動作。圖2係表示以時脈信號(SCK)，起始脈衝(SSP)，閂鎖脈衝(SLAT)，數位影像信號(Data)，來做為輸入信號，而以第1段~第4段，最後段之取樣脈衝(Samp.1~4.Samp.n)，源極信號線輸出(Sline：由於依照線順序驅動，S1~Sn皆同時切換資料)來做為輸出信號。
首先，說明有關第1條線(period1)期間。依照時脈信號和起始脈衝201，使移位暫存器動作，依序輸出取樣脈衝205。取樣脈衝205各進行數位影像信號之取樣，而於閂鎖電路保持資料。
另外，於第1條線期間，數位影像信號207皆輸入高準位。
當結束於最後段之數位影像信號之取樣後，當輸入閂鎖脈衝203時，保持於閂鎖電路之資料將同時輸出於源極信號線。此時之源極信號線輸出，亦再次藉由閂鎖電路，一直保持至下個輸入閂鎖脈衝204之期間。
於此，源極信號線輸出，於全段中將為高準位(210)。
其次，往第2線條期間(Period2)移動。與第1線條期間相同，依照時脈信號與起始脈衝202，依序輸出取樣脈衝206，進行數位影像信號之取樣。
另外，於第2線條期間之中，數位影像信號208皆輸入低準位。
其次，當輸入閂鎖脈衝204時，保持於閂鎖電路之資 料將同時輸出於源極信號線。此時源極信號線輸出於全段之中將為低準位(211)。
接著，說明有關檢查電路之動作等。於期間210之中，於源極信號線，整段之中輸出高準位。因此，檢查電路，呈現如圖3A所示之狀態。於NAND301之第1輸入端，輸入電源(VDD)，於第2輸入端，輸入著高準位。故，NAND301之輸出將為低準位。再者，此輸出，藉由反向器反轉，輸入於下個之NAND。以後，反覆此動作，最後於檢查輸出端子107a輸出高準位。
另外，於NOR302之第1輸入端，輸入電源(VSS)，於第2輸入端，輸入著高準位。故，NOR302之輸出將為低準位。再者，此輸出，藉由反向器反轉，輸入於下個之NOR。以後，反覆此動作，最後於檢查輸出端子107b輸出高準位。
其次，於211所示之期間中，於源極信號線，整段中將輸出低準位。因此，檢查電路呈現如圖3B所示。與前述相同，使連接於全部之源極信號線之NAND，NOR動作，此種情況，於檢查輸出端子107a，107b，皆輸出低準位。
此種情況之檢查輸出端子狀態，亦即，當源極信號線輸出整段為高準位時，於檢查輸出端子皆輸出高準位，而當源極信號線整段為低準位時，檢查輸出端子皆輸出低準位，為正常之檢查輸出。亦即，整段中表示著正常進行高準位之影像信號和低準位之影像信號之讀取，進行源極信 號線之充放電。
圖2之時序下段部，於107a，107b，為表示檢查輸出端子107a，107b之輸出波形。
於此，將所示於以下之A~F。假設複數種類之不良動作模式。
A：源極信號線(S4)之輸出為高準位固定情況。
B：源極信號線(S4)之輸出為低準位固定情況。
C：源極信號線(S4)之輸出為與正常反向之情況。
D：源極信號線(S2，S4)之輸出為高準位固定情況。
E：源極信號線(S2)之輸出為高準位固定，源極信號線(Sn)之輸出為低準位固定情況。
F：源極信號線(S2)之輸出為低準位固定，源極信號線(Sn)之輸出為與正常反向之情況。
此等不良動作，譬如係藉由圖案不良所產生源極信號線，和電源線等之短路，或藉由產生於工程中之靜電破壞所產生之元件破壞而導致電路動作不良所引起。以下為表示各不良動作A~F之檢查電路之動作。
圖4A，4B，乃為表示於動作不良模式A之檢查電路動作和檢查輸出。於此動作不良模式上，源極信號線(S4)係與數位影像信號毫無關係且固定為高準位。以此「×」符號400為表示不良處。此時，涵蓋於整段之源極信號線而輸出高準位之狀態，亦即，於圖4A之中，由於為正常動作與一般邏輯為相同，於檢查輸出端子107a，107b ，皆輸出高準位，故判定為正常。但是，當源極信號線涵蓋整段而為低準位時，如圖4B所示，於NOR401之中，將產生反向邏輯，以後即持續保持此反向邏輯，於檢查輸出端子107b輸出高準位，亦即，判定為不良。
圖5A，5B，乃為表示於動作不良模式B之檢查電路動作和檢查輸出。於此動作不良模式上，源極信號線(S4)係與數位影像信號毫無關係且成為低準位固定。以此「×」符號500為表示不良處。此時，涵蓋於整段之源極信號線而輸出低準位之狀態，亦即，於圖4B之中，由於為正常動作與一般邏輯為相同，於檢查輸出端子107a，107b皆輸出低準位，故判定為正常。但是，當源極信號線涵蓋整段而為高準位時，於NAND501之中，將產生反向邏輯，於檢查輸出端子107a輸出低準位，亦即，判定為不良。
圖6A，6B，乃為表示於動作不良模式C之檢查電路動作和檢查輸出。於此動作不良上，源極信號線(S4)對數位影像係反轉輸出。以此「×」符號600為表示不良處。此時，涵蓋於整段之源極信號線，無論輸出高準位之狀態，或低準位狀態，皆於NAND601，NOR602之中反轉邏輯，於前者中，於檢查輸出端107a，輸出低準位，而於後者中，於檢查輸出端子107b，藉由輸出高準位可獲得判定不良。
直到目前之例子上，對全部源極信號線，皆為描述有關不良處為1個時。動作不良模式D~F，則為存在複數 之不良處情況。
圖7A，7B，乃為表示於動作不良模式D之檢查電路動作和檢查輸出。於此動作不良模式上，於源極信號線(S2，S4)之2處中，皆與數位影像信號無關而固定為高準位。以此「×」符號700，710為表示不良處。涵蓋於源極信號線整段而輸出高準位之狀態，亦即，於圖7A之中，由於成為與正常動作相同邏輯，故判定為正常。但是，如圖7B所示，當具有複數不良處時，最初所呈現之不良處，換言之，以連接於源極信號線(S2)之NOR701而反轉邏輯之後，下個所出現之不良處，換言之，於連接於源極信號線(S4)之NOR702之中不會變化，且由於持續保存反轉邏輯之狀態，故於檢查輸出端子107b，將輸出高準位而獲得判定不良。
圖8A，8B，乃為表示於動作不良模式E之檢查電路動作和檢查輸出。於此動作不良模式上，於源極信號線(S2)之中，係與數位影像信號無關且固定為高準位，更於源極信號線(Sn)之中，與數位影像信號無關且固定為低準位。「×」符號800，810為表示不良處。如同圖8A，8B所示，關於前者不良處，於NOR802之中，反轉邏輯，於檢查輸出端子107b輸出高準位，而有關後者不良處，於NAND801之中，反轉邏輯，於檢查輸出端子107a輸出低準位，獲得不良判斷。如此，不同模式之不良於複數處產生時，亦不會阻礙相互之檢查輸出且可正確進行判斷。
圖9A，9B，乃為表示於動作不良模式F之檢查電路動作和檢查輸出。於此動作不良模式上，於源極信號線(S2)之中，係與數位影像信號無關且固定為低準位，更於源極信號線(Sn)之中，對數位影像信號，反轉輸出。「×」符號900，910為表示不良處。如同圖9A，9B所示，有關前者不良處，於NAND901之中，反轉邏輯，於檢查輸出端子107a輸出低準位，而有關後者不良處，則於NOR902之中，反轉邏輯，於檢查輸出端子107b輸出高準位，獲得不良判斷。即使於此模式之中，源極信號線(Sn)之不良，於NAND901之中，將不會對所呈現之反轉邏輯有所影響，且可正確進行判斷。
如以上所云，本發明之檢查電路，對多種不良模式，可極正確判斷不良，若輸入數位影像信號，於源極信號線使用進行數位輸出形式之驅動裝置之顯示裝置時，於LCD，EL顯示裝置，電漿顯示器等，多種顯示裝置之中，皆可進行判斷電路動作是否良否。且，無須驅動檢查電路本身之電路，與一般相同，僅使驅動裝置運作而藉由極簡單之步驟即可檢查。
另外，如圖3~圖9所示，連接於使用NAND所構成之電路側之檢查端子之輸出(信號)，和連接於使用NOR所構成之電路側之檢查端子之輸出(信號)，無論數位影像信號為高準位或低準位，皆可獲得相同輸出時，為正常之狀況，當判斷出任一者為不良情況時，2個檢查輸出端子之輸出為不同。因此，藉由設置判斷2個檢查輸 出端子之輸出同等性之比較電路，更易於取得檢查輸出。
具體而言，如圖10A，10B所示，再連接輸入出現於2個檢查輸出端子之信號之ExNOR(Exclusive-NOR)1001，藉由檢查輸出端子107之輸出為高準位，或低準位，而判斷良否亦可。當藉由圖10A所示之構造時，若ExNOR輸出為高準位時為良品，反之若ExNOR為低準位時則為不良品。圖10B為表示ExNOR電路真值表。同時，取代ExNOR，亦可同樣使用ExOR(Exclusive-OR)。此時，若ExOR輸出為低準位時為良品，為高準位時則為不良品。
另外，於圖1A之中，當影像信號輸入形式為類比形式時，僅檢查時，係將實際影像信號最大振幅與同程度之數位形式做為檢查信號而加以輸入，不限於數位、類比形式，既可檢查。
且，本發明之特徵係藉由於檢查電路一次輸入多數之信號線之輸出信號，無須長時間性觀察波形，且以1或2圖案之判斷波形作為結束檢查。
亦即，檢查電路之構造並非限定於圖1B或圖10，且包含即使為不同電路之構成亦可帶來等效功能之構造。
(實施形態2)
本發明之檢查電路及檢查方法，亦可易於實現適用於閘極驅動裝置之動作檢查。於本實施形態之中，係表示關於將於實施形態1已說明之檢查電路，用於閘極驅動裝置 之動作檢查之例子。
圖13為表示構造例子。於基板上係形成源極驅動裝置1301，閘極驅動裝置1302，畫素領域1306，檢查電路1310，及輸出端子1313。畫素領域1306，係複數畫素1305配置成矩陣狀而成，各畫素乃藉由源極信號線1303，閘極信號線1304所控制之。
源極驅動裝置1301，係藉由時脈信號(SCK)，起始脈衝(SSP)之輸入，使得於移位暫存器及NAND電路1351之中，依序輸出取樣脈衝。之後，於資料閂鎖1352之中，進行影像資料(Data)之取樣，而於準位位移及緩衝器1353之中，接受振幅轉換或是放大，依序輸出於源極信號線。
閘極驅動裝置1302，係藉由時脈信號(GCK)，起始脈衝(GSP)之輸入，使得於移位暫存器及NAND電路1354之中，依序輸出選擇脈衝。之後，於準位位移及緩衝器1355之中，接受振幅轉換或是放大，依序選擇各行之閘極信號(G1~Gm)。
圖14為表示檢查電路1310之構造。於此，說明有關設置於閘極驅動裝置1302之檢查用之檢查電路1310。檢查電路1310，乃藉由第1閂鎖電路1401，第2閂鎖電路1402所產生之閂鎖電路1311和判斷電路1312而構成。判斷電路1312係具有與源極驅動裝置之檢查電路相同之構造，更並聯設置有相互串聯複數NAND112，複數之反向器114，分別連接於各閘極信號(G1~Gm)之電路， 和相互串聯複數之NOR113，複數反向器114，分別連接於閘極信號(G1~Gm)之電路，雙方之最後段之輸出係從檢查輸出端子107a，107b取出。
其次，圖13，14為表示實際檢查之步驟。當於檢查時，使閘極驅動裝置1302產生動作。以相同於進行一般影像顯示時之情況來做為此種方法亦可。
圖15，為表示閘極驅動裝置1302及檢查電路1310之簡單時序圖，以下說明有關其動作。圖15表示以時脈信號(GCK)，起始脈衝(GSP)來做為驅動裝置側輸入信號，以檢查用信號(CCK1，CCK2)，檢查用資料閂鎖信號(CLAT)來做為檢查電路側輸入信號，以第1行~第4行，第m行之行選擇脈衝(Gline1~4，Glinem)，檢查電路閂鎖輸出(C1~Cm)來做為輸出信號。
首先，說明第1圖框期間(Period1)。依照時脈信號(GCK)和起始脈衝(GSP)1501使移位暫存器動作，依序輸出行選擇脈衝1502。行選擇脈衝1502接受各振幅轉換或是放大，選擇各行之閘極信號。
另外，依序所輸出之行選擇脈衝1502，係輸入於檢查電路內之第1閂鎖電路1401，進行讀取檢查用信號(CCK1，CCK2)1503或1504。於此期間(Period1)中，於全部之第1閂鎖電路1401之中，讀取高準位。行選擇脈衝1502從第1行至最後行而輸出，當結束讀取所有檢查電路內之第1閂鎖電路1401之後，輸入檢查用資料閂鎖信號(CLAT)1505，保持於第1閂鎖電路1401之資料 將一同傳送於第2資料電路1402。
此時，檢查電路閂鎖輸出(C1~C4，Cm)，如圖15所示，全部為高準位。
其次，移到第2圖框期間(Period2)。與第1圖框期間相同，依照時脈信號與起始脈衝1511，依序輸出行選擇脈衝1512，選擇各行之閘極信號線。
之後亦相同，依序所輸出之行選擇脈衝1512，將輸入於檢查電路內之第1閂鎖電路1401，進行讀取檢查用信號(CCK1，CCK2)1503或是1504。於此期間(Period2)中，於全部之第1閂鎖電路1401之中，事先讀取低準位。行選擇脈衝1512，從第1行至最後1行而輸出，當結束讀取所有檢查電路內之第1閂鎖電路1401之後，輸入檢查用資料閂鎖信號(CLAT)1515，保持於第1閂鎖電路1401之資料將一同傳送於第2資料電路1402。
此時，檢查電路閂鎖輸出(C1~C4，Cm)則全部為低準位(1516)。
此後，藉由與實施形態1所示之源極驅動裝置之檢查相同步驟，判斷閘極信號線之選擇時序等之正當性。由於判斷電路1312之動作相同則於此省略其說明。
同時，如圖16所示，檢查用信號(CCK1，CCK2)，譬如做為和閘極驅動裝置側時脈信號(GCK)相同頻率之時脈信號而加以輸入，即使於某1行產生行選擇脈衝之輸出時序不正確時，亦可用檢查輸出而判斷為不良。此時 ，藉由閘極信號線之奇數行而讀取CCK1，而藉由偶數行讀取CCK2。
具體而言，藉由移位暫存器部之TFT不良等，使得本應依序輸出之行選擇脈衝，於某點會產生擴張脈衝寬等之不良現象。通常，於使用時脈信號所控制之移位暫存器之中，時脈信號之上邊緣或下邊緣，由於做為動作觸發情況較為多，故脈衝寬不正等，成為時脈半周期部分程度之擴張情況較多。檢查電路內之閂鎖動作之時序，當藉由於此已敘述之不正脈衝所決定時，於圖15所示之檢查用信號上，雖然會導致判斷為正常，但是當使用如圖16所示之時脈信號狀之檢查用信號時，以不正之時序使第1閂鎖電路1401產生動作時，讀取時之資料邏輯由於反轉，故可精確判斷為不良。
於實施形態1，2所示之本發明檢查電路，關於顯示裝置之實際規格上之動作，為不必要之電路。因此，如圖17A所示，於基板上形成一體形成檢查電路1701，1702之第1模組1700之後，經過上述之檢查工程，最後切斷成所希望之尺寸時，如圖17B所示，將去除檢查電路1701，1702而完成模組1710亦可。
另外，不限於顯示裝置，亦可使用於用於記憶體等之位址解碼之輸出判斷等，可期待往具有多數之信號輸出針之半導體裝置檢查之擴大適用。
101‧‧‧源極驅動裝置
102‧‧‧閘極驅動裝置
103‧‧‧源極驅動裝置
104‧‧‧閘極驅動裝置
105‧‧‧畫素
106‧‧‧畫素領域
107‧‧‧檢查輸出端子
107a‧‧‧檢查輸出端子
107b‧‧‧檢查輸出端子
112‧‧‧NAND(反及閘)
113‧‧‧NOR(反或閘)
114‧‧‧反相器
115‧‧‧反相器
108‧‧‧檢查電路
151‧‧‧NAND+移位暫存器
152‧‧‧資料閂鎖
153‧‧‧緩衝器+準位位移
154‧‧‧NAND+移位暫存器
155‧‧‧準位位移+緩衝器
201‧‧‧起始脈衝
202‧‧‧起始脈衝
203‧‧‧閂鎖脈衝
204‧‧‧閂鎖脈衝
205‧‧‧取樣脈衝
206‧‧‧取樣脈衝
207‧‧‧數位影像信號
208‧‧‧數位影像信號
301‧‧‧反及閘
302‧‧‧反或閘
401‧‧‧反或閘
501‧‧‧反及閘
601‧‧‧反及閘
602‧‧‧反或閘
701‧‧‧反或閘
702‧‧‧反或閘
801‧‧‧反及閘
802‧‧‧反或閘
901‧‧‧反及閘
902‧‧‧反或閘
1001‧‧‧互斥或閘
1301‧‧‧源極驅動裝置
1302‧‧‧閘極驅動裝置
1303‧‧‧源極信號線
1304‧‧‧閘極信號線
1305‧‧‧畫素
1306‧‧‧畫素領域
1310‧‧‧檢查電路
1311‧‧‧閂鎖電路
1312‧‧‧判斷電路
1313‧‧‧輸出端子
1351‧‧‧反及閘電路
1352‧‧‧資料閂鎖
1353‧‧‧緩衝器
1354‧‧‧反及電路+準位位移
1355‧‧‧反及電路+準位位移
1401‧‧‧第1閂鎖電路
1402‧‧‧第2閂鎖電路
1501‧‧‧起始脈衝
1502‧‧‧行選擇脈衝
1503‧‧‧檢查用信號
1504‧‧‧檢查用信號
1505‧‧‧檢查用資料閂鎖信號
1511‧‧‧起始脈衝
1512‧‧‧行選擇脈衝
1515‧‧‧檢查用資料閂鎖信號
1700‧‧‧第1模組
1701‧‧‧檢查電路
1702‧‧‧檢查電路
1710‧‧‧模組
圖1A，1B為表示本發明之實施形態圖。
圖2為表示源極驅動裝置及檢查電路之時序圖。
圖3A，3B為表示正常動作時之檢查電路動作和檢查輸出圖。
圖4A，4B為表示於動作不良模式A之檢查電路動作和檢查輸出圖。
圖5A，5B為表示於動作不良模式B之檢查電路動作和檢查輸出圖。
圖6A，6B為表示於動作不良模式C之檢查電路動作和檢查輸出圖。
圖7A，7B為表示於動作不良模式D之檢查電路動作和檢查輸出圖。
圖8A，8B為表示於動作不良模式E之檢查電路動作和檢查輸出圖。
圖9A，9B為表示於動作不良模式F之檢查電路動作和檢查輸出圖。
圖10A，10B為表示本發明之其他實施形態圖。
圖11為表示具有傳統之檢查電路之顯示裝置之構造圖。
圖12A，12B為表示模組形態和使用探針之品質檢查之概略圖。
圖13為表示本發明之實施形態圖。
圖14為表示本發明之實施形態圖。
圖15為表示閘極驅動裝置及檢查電路之時序圖。
圖16為表示閘極驅動裝置及檢查電路之時序圖。
圖17為表示檢查電路之分段例子圖。
S1~Sn‧‧‧源極信號線順序
103‧‧‧源極信號線
108‧‧‧檢查電路
107a‧‧‧檢查輸出端子
107b‧‧‧檢查輸出端子
112‧‧‧NAND
114‧‧‧反向器
113‧‧‧NOR
115‧‧‧反向器

Claims (8)

  1. 一種半導體裝置，其特徵為，係具備有：第1NAND以及第2NAND；和第1NOR以及第2NOR；和第1訊號線以及第2訊號線；和第1輸出端子以及第2輸出端子，前述第1NAND之輸出端子，係被與前述第2NAND之第1輸入端子作電性連接，前述第1NOR之輸出端子，係被與前述第2NOR之第1輸入端子作電性連接，前述第1訊號線，係被與前述第1NAND之第2輸入端子和前述第1NOR之第2輸入端子作電性連接，前述第2訊號線，係被與前述第2NAND之第2輸入端子和前述第2NOR之第2輸入端子作電性連接，前述第2NAND之輸出端子，係被與前述第1輸出端子作電性連接，前述第2NOR之輸出端子，係被與前述第2輸出端子作電性連接。
  2. 一種半導體裝置，其特徵為，係具備有：第1NAND以及第2NAND；和第1NOR以及第2NOR；和第1訊號線以及第2訊號線；和 第1輸出端子以及第2輸出端子；和第1反向器以及第2反向器，前述第1NAND之輸出端子，係經由前述第1反向器而被與前述第2NAND之第1輸入端子作電性連接，前述第1NOR之輸出端子，係經由前述第2反向器而被與前述第2NOR之第1輸入端子作電性連接，前述第1訊號線，係被與前述第1NAND之第2輸入端子和前述第1NOR之第2輸入端子作電性連接，前述第2訊號線，係被與前述第2NAND之第2輸入端子和前述第2NOR之第2輸入端子作電性連接，前述第2NAND之輸出端子，係被與前述第1輸出端子作電性連接，前述第2NOR之輸出端子，係被與前述第2輸出端子作電性連接。
  3. 一種半導體裝置，其特徵為，具備有：複數之NAND、和複數之NOR、和複數之訊號線、和第1輸出端子以及第2輸出端子、以及複數之反向器，於前述複數之NAND之中，第i段(i為2以上之整數)之NAND之輸出端子，係經由前述複數之反向器中的其中一個，而被與第i+1段之NAND之第1輸入端子作電性連接，於前述複數之NOR之中，第i段之NOR之輸出端子，係經由前述複數之反向器中的另外一個，而被與第i+1段之NOR之第1輸入端子作電性連接， 於前述複數之訊號線中，第i根的訊號線，係被與第i段之NAND之第2輸入端子和第i段之NOR之第2輸入端子作電性連接，於前述複數之NAND之中，最後段之NAND之輸出端子，係與前述第1輸出端子作電性連接，於前述複數之NOR之中，最後段之NOR之輸出端子，係與前述第2輸出端子作電性連接。
  4. 如申請專利範圍第1~3項中之任一項所記載之半導體裝置，其中，係使用被輸出至前述第1輸出端子處之第1訊號、和被輸出至前述第2輸出端子處之第2訊號，來進行前述半導體裝置之動作可否的判定。
  5. 如申請專利範圍第1~3項中之任一項所記載之半導體裝置，其中，係更進而具備有比較電路，前述比較電路之第1輸入端子，係被與前述第1輸出端子作連接，前述比較電路之第2輸入端子，係被與前述第2輸出端子作電性連接。
  6. 如申請專利範圍第1~3項中之任一項所記載之半導體裝置，其中，係更進而具備有比較電路，前述比較電路之第1輸入端子，係被與前述第1輸出端子作連接，前述比較電路之第2輸入端子，係被與前述第2輸出端子作電性連接，前述比較電路，係具備有ExNOR。
  7. 如申請專利範圍第3項所記載之半導體裝置，其中，係更進而具備有：包含複數之源極訊號線的源極驅動器，前述複數之訊號線，係為複數之源極訊號線。
  8. 如申請專利範圍第3項所記載之半導體裝置，其中，係更進而具備有：包含複數之閘極訊號線的閘極驅動器，前述複數之訊號線，係為複數之閘極訊號線。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205986B2 (en) 2002-12-18 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
JP3901151B2 (ja) * 2003-12-25 2007-04-04 セイコーエプソン株式会社 ドライバｉｃ並びにドライバｉｃ及び出力装置の検査方法
US7342579B2 (en) * 2004-10-11 2008-03-11 Chunghwa Picture Tubes, Ltd. Thin film transistor array plate, liquid crystal display panel and method of preventing electrostatic discharge
US7518602B2 (en) 2004-12-06 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Test circuit and display device having the same
JP4974517B2 (ja) * 2004-12-06 2012-07-11 株式会社半導体エネルギー研究所 検査回路
JP2006309110A (ja) * 2005-03-31 2006-11-09 Toshiba Matsushita Display Technology Co Ltd 表示装置、アレイ基板、及び表示装置の製造方法
JP4600147B2 (ja) * 2005-05-20 2010-12-15 エプソンイメージングデバイス株式会社 検査回路、電気光学装置および電子機器
US7825885B2 (en) * 2005-08-05 2010-11-02 Sony Corporation Display device
EP1818860B1 (en) 2006-02-08 2011-03-30 Semiconductor Energy Laboratory Co., Ltd. RFID device
DE102017201101A1 (de) * 2017-01-24 2018-07-26 Zf Friedrichshafen Ag Verfahren und Vorrichtung zum Betreiben eines Displays

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775891A (en) * 1984-08-31 1988-10-04 Casio Computer Co., Ltd. Image display using liquid crystal display panel
JP2618042B2 (ja) 1989-06-15 1997-06-11 松下電子工業株式会社 画像表示装置の検査方法
JP2906073B2 (ja) * 1990-04-26 1999-06-14 キヤノン株式会社 Ｄｃテスト用回路を含むｌｓｉ
US5068547A (en) * 1990-09-05 1991-11-26 Lsi Logic Corporation Process monitor circuit
JPH0511027A (ja) 1991-07-04 1993-01-19 Sharp Corp スキヤン回路を内蔵した集積回路
JPH05256914A (ja) * 1992-03-12 1993-10-08 Toshiba Corp テスト回路
US5825204A (en) * 1996-03-21 1998-10-20 Hashimoto; Masashi Apparatus and method for a party check logic circuit in a dynamic random access memory
JPH10232642A (ja) * 1997-02-21 1998-09-02 Rohm Co Ltd 表示装置および検査回路
JPH10240194A (ja) * 1997-02-27 1998-09-11 Citizen Watch Co Ltd 液晶駆動回路
JP3763673B2 (ja) * 1998-06-11 2006-04-05 富士通株式会社 Ｄｌｌ回路
JP3263365B2 (ja) * 1998-07-27 2002-03-04 松下電器産業株式会社 液晶表示パネルおよびその検査方法
TW463174B (en) * 1999-02-16 2001-11-11 Fujitsu Ltd Semiconductor device having test mode entry circuit
US6542391B2 (en) * 2000-06-08 2003-04-01 Netlogic Microsystems, Inc. Content addressable memory with configurable class-based storage partition
JP2001215463A (ja) 2000-02-02 2001-08-10 Seiko Epson Corp Ｌｃｄドライバのコモン出力設定回路及び設定方法並びにｌｃｄドライバ用半導体装置
US6747289B2 (en) * 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP5057613B2 (ja) 2000-04-27 2012-10-24 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US6762735B2 (en) * 2000-05-12 2004-07-13 Semiconductor Energy Laboratory Co., Ltd. Electro luminescence display device and method of testing the same
JP5041627B2 (ja) 2000-05-12 2012-10-03 株式会社半導体エネルギー研究所 Ｅｌ表示装置、電子機器
JP2002116423A (ja) 2000-10-10 2002-04-19 Sharp Corp 液晶表示装置とその検査方法
US6850080B2 (en) * 2001-03-19 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Inspection method and inspection apparatus
JP4255645B2 (ja) 2001-03-19 2009-04-15 株式会社半導体エネルギー研究所 検査方法及び検査装置
SG142160A1 (en) * 2001-03-19 2008-05-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6455336B1 (en) * 2001-08-27 2002-09-24 International Business Machines Corporation Power reduction method and design technique for burn-in
JP3955449B2 (ja) * 2001-09-10 2007-08-08 本田技研工業株式会社 燃料電池のセル電圧検出装置
US6573774B1 (en) * 2002-03-25 2003-06-03 Aeroflex Utmc Microelectronic Systems, Inc. Error correcting latch
US7205986B2 (en) 2002-12-18 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
US7518602B2 (en) * 2004-12-06 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Test circuit and display device having the same

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