JP2002245798A - 半導体記憶回路およびその半導体記憶回路を内蔵した液晶駆動用半導体集積回路 - Google Patents
半導体記憶回路およびその半導体記憶回路を内蔵した液晶駆動用半導体集積回路Info
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Abstract
(57)【要約】
【課題】 少ない回路数でテスト回路を内蔵して、少な
いテスト時間で不良メモリセルを確実に検出できる半導
体記憶回路を提供する。 【解決手段】 メモリセルアレイ１１に第１〜第４テス
トパターン（奇数列，偶数列）＝（０，０）、（１，
１）、（０，１）、（１，０）が書込まれ、書込まれた
データが各列から１行ごとに読出され、テスト制御信号
ＴＣ＝“０”（第１〜第２テストパターン）または
“１”（第３〜第４テストパターン）のテスト制御信号
ＴＣとともにテスト回路１２に供給される。テスト回路
１２は、１行ごとに、第１段目のＥＸＯＲ回路１３で、
偶数列から読出したデータとテスト制御信号ＴＣとが排
他的論理和処理され、第２段目のＥＸＯＲ回路１４で、
奇数列から読出したデータとＥＸＯＲ回路１３からの出
力とが排他的論理和処理される。各ＥＸＯＲ回路１４の
出力は、ＯＲ回路１５で階層的に論理和処理され、テス
ト結果を出力する。
いテスト時間で不良メモリセルを確実に検出できる半導
体記憶回路を提供する。 【解決手段】 メモリセルアレイ１１に第１〜第４テス
トパターン（奇数列，偶数列）＝（０，０）、（１，
１）、（０，１）、（１，０）が書込まれ、書込まれた
データが各列から１行ごとに読出され、テスト制御信号
ＴＣ＝“０”（第１〜第２テストパターン）または
“１”（第３〜第４テストパターン）のテスト制御信号
ＴＣとともにテスト回路１２に供給される。テスト回路
１２は、１行ごとに、第１段目のＥＸＯＲ回路１３で、
偶数列から読出したデータとテスト制御信号ＴＣとが排
他的論理和処理され、第２段目のＥＸＯＲ回路１４で、
奇数列から読出したデータとＥＸＯＲ回路１３からの出
力とが排他的論理和処理される。各ＥＸＯＲ回路１４の
出力は、ＯＲ回路１５で階層的に論理和処理され、テス
ト結果を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶回路およ
びその半導体記憶回路を内蔵した液晶駆動用半導体集積
回路に関する。
びその半導体記憶回路を内蔵した液晶駆動用半導体集積
回路に関する。
【０００２】
【従来の技術】多数のメモリセルからなるメモリセルア
レイを備えた半導体記憶回路の動作のテストとして、す
べてのメモリセルに“０”および“１”のデータを書込
み、すべてのメモリセルから書込んだデータを読出し、
読出したデータを書込んだ元のデータと一致するかを内
蔵のテスト回路で判定することが行われている。このテ
ストをメモリセル１個ごとに行っていたのでは、記憶容
量が大きい場合、テスト時間が長くなるため、複数のメ
モリセルを同時にテストすることが行われている。特開
平１０−２８９６００号公報には、半導体記憶回路に含
まれる複数のメモリセルを同時にテストするために、メ
モリセルアレイからパラレルで読出したデータをＥＸＯ
Ｒ回路で階層的に比較しデータの一致・不一致を判定す
る技術が開示されている。以下、公報の図８に示された
回路の一部を、名称および符号を一部変更して、図５に
示して説明する。メモリセルアレイ１の各メモリセル
に、書込みデータＤwとして所定のテストパターンが書
込まれ、書込まれたデータは、メモリセルアレイ１の８
個の出力端からデータＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，
Ｄr8として読出され、テスト回路２に供給される。テス
ト回路２は、ＥＸＯＲ回路３を８＋４＋２＋１＝１５個
の４階層で構成され、１段目の８個のＥＸＯＲ回路３の
一方の入力にデータＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄ
r8がそれぞれ供給され、他方の入力に書込んだ元のデー
タＤw1，Ｄw2，Ｄw3，・・・，Ｄw7，Ｄw8がそれぞれ供給
されて非論理和処理され、１段目の出力が２段目の４個
のＥＸＯＲ回路３に供給されて非論理和処理され、２段
目の出力が３段目の２個のＥＸＯＲ回路３に供給されて
非論理和処理され、さらに３段目の出力が４段目の１個
のＥＸＯＲ回路３に供給されて非論理和処理され、４段
目の出力がテスト結果としてテスト回路２から出力され
るようにしている。
レイを備えた半導体記憶回路の動作のテストとして、す
べてのメモリセルに“０”および“１”のデータを書込
み、すべてのメモリセルから書込んだデータを読出し、
読出したデータを書込んだ元のデータと一致するかを内
蔵のテスト回路で判定することが行われている。このテ
ストをメモリセル１個ごとに行っていたのでは、記憶容
量が大きい場合、テスト時間が長くなるため、複数のメ
モリセルを同時にテストすることが行われている。特開
平１０−２８９６００号公報には、半導体記憶回路に含
まれる複数のメモリセルを同時にテストするために、メ
モリセルアレイからパラレルで読出したデータをＥＸＯ
Ｒ回路で階層的に比較しデータの一致・不一致を判定す
る技術が開示されている。以下、公報の図８に示された
回路の一部を、名称および符号を一部変更して、図５に
示して説明する。メモリセルアレイ１の各メモリセル
に、書込みデータＤwとして所定のテストパターンが書
込まれ、書込まれたデータは、メモリセルアレイ１の８
個の出力端からデータＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，
Ｄr8として読出され、テスト回路２に供給される。テス
ト回路２は、ＥＸＯＲ回路３を８＋４＋２＋１＝１５個
の４階層で構成され、１段目の８個のＥＸＯＲ回路３の
一方の入力にデータＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄ
r8がそれぞれ供給され、他方の入力に書込んだ元のデー
タＤw1，Ｄw2，Ｄw3，・・・，Ｄw7，Ｄw8がそれぞれ供給
されて非論理和処理され、１段目の出力が２段目の４個
のＥＸＯＲ回路３に供給されて非論理和処理され、２段
目の出力が３段目の２個のＥＸＯＲ回路３に供給されて
非論理和処理され、さらに３段目の出力が４段目の１個
のＥＸＯＲ回路３に供給されて非論理和処理され、４段
目の出力がテスト結果としてテスト回路２から出力され
るようにしている。
【０００３】
【発明が解決しようとする課題】ところで、上述のテス
ト回路２と同様の回路で、例えば、１５３６個のメモリ
セルを同時にテストする場合、２入力ＥＸＯＲ回路が１
５３６＋１５３６／２＋７６８／２＋３８４／２＋１９
２／２＋９６／２＋４８／２＋２４／２＋１２／２＋６
／２＝３０６９個と３入力ＥＸＯＲ回路が１個の計３０
７０個のＥＸＯＲ回路を１１段の階層で構成する必要が
あり、テスト回路が大きくなり過ぎるという問題があ
る。また、２段目以降の各段において、ＥＸＯＲ回路の
２入力ともに不良データが供給された場合、出力として
良品データが出力され、不良検出率が落ちるという問題
がある。本発明は上記問題点に鑑み、同時にテストする
メモリセル数を増加させても、回路数をあまり増加させ
ずに、不良メモリセルを確実に検出でき、テスト時間を
短縮できるテスト回路を内蔵した半導体記憶回路および
その半導体記憶回路を内蔵した液晶駆動用半導体集積回
路を提供することを目的とする。
ト回路２と同様の回路で、例えば、１５３６個のメモリ
セルを同時にテストする場合、２入力ＥＸＯＲ回路が１
５３６＋１５３６／２＋７６８／２＋３８４／２＋１９
２／２＋９６／２＋４８／２＋２４／２＋１２／２＋６
／２＝３０６９個と３入力ＥＸＯＲ回路が１個の計３０
７０個のＥＸＯＲ回路を１１段の階層で構成する必要が
あり、テスト回路が大きくなり過ぎるという問題があ
る。また、２段目以降の各段において、ＥＸＯＲ回路の
２入力ともに不良データが供給された場合、出力として
良品データが出力され、不良検出率が落ちるという問題
がある。本発明は上記問題点に鑑み、同時にテストする
メモリセル数を増加させても、回路数をあまり増加させ
ずに、不良メモリセルを確実に検出でき、テスト時間を
短縮できるテスト回路を内蔵した半導体記憶回路および
その半導体記憶回路を内蔵した液晶駆動用半導体集積回
路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明の半導体記憶回路
は、多数のメモリセルを有し、テストモード選択時に各
メモリセルに書込みデータとして所定のテストパターン
が書込まれ、書込まれたデータが２ａ（ａは、２以上の
整数）個のメモリセルごとに読出されるメモリセルアレ
イと、読出されたデータとテスト制御信号とから各メモ
リセルの動作の良／不良を判定するテスト回路とを有す
る半導体記憶回路であって、メモリセルアレイが、前記
各２ａ個のメモリセルの２個ずつを１組とし、テスト回
路が、前記各組の一方のメモリセルから読出したデータ
と前記テスト制御信号とを排他的論理和するａ個の第１
段目のＥＸＯＲ回路と、前記各組の他方のメモリセルか
ら読出したデータと前記第１段目のＥＸＯＲ回路からの
出力とを排他的論理和するａ個の第２段目のＥＸＯＲ回
路と、前記各第２段目のＥＸＯＲ回路の出力を論理和す
るＯＲ回路とを有し、前記テストパターンが、前記各組
に（０，０）、（１，１）、（０，１）、（１，０）の
第１乃至第４テストパターンで書込まれ、前記第１およ
び第２テストパターンのとき、前記テスト制御信号が
“０”で供給され、前記第３および第４テストパターン
のとき、前記テスト制御信号が“１”で供給されること
を特徴とする。また、本発明の液晶駆動用半導体集積回
路は、液晶パネルのデータ線ｊ本×走査線ｋ本分の画素
に対応するｎビットの階調用表示データを記憶する２ａ
（＝ｎ×ｊ，ａは２以上の整数）列×ｋ行のメモリセル
を有する表示データメモリおよびそのテスト回路を内蔵
し、テストモード選択時に表示データメモリの各メモリ
セルに書込みデータとして所定のテストパターンが書込
まれ、書込まれたデータが２ａ列×１行のメモリセルご
とに読出され、読出されたデータとテスト制御信号とか
ら各メモリセルの動作の良／不良がテスト回路で判定可
能である液晶駆動用半導体集積回路であって、表示デー
タメモリが、前記各２ａ個のメモリセルの２個ずつを１
組とし、テスト回路が、前記各組の一方のメモリセルか
ら読出したデータと前記テスト制御信号とを排他的論理
和するａ個の第１段目のＥＸＯＲ回路と、前記各組の他
方のメモリセルから読出したデータと前記第１段目のＥ
ＸＯＲ回路からの出力とを排他的論理和するａ個の第２
段目のＥＸＯＲ回路と、前記各第２段目のＥＸＯＲ回路
の出力を論理和するＯＲ回路とを有し、前記テストパタ
ーンが、前記各組に（０，０）、（１，１）、（０，
１）、（１，０）の第１乃至第４テストパターンで書込
まれ、前記第１および第２テストパターンのとき、前記
テスト制御信号が“０”で供給され、前記第３および第
４テストパターンのとき、前記テスト制御信号が“１”
で供給されることを特徴とする。
は、多数のメモリセルを有し、テストモード選択時に各
メモリセルに書込みデータとして所定のテストパターン
が書込まれ、書込まれたデータが２ａ（ａは、２以上の
整数）個のメモリセルごとに読出されるメモリセルアレ
イと、読出されたデータとテスト制御信号とから各メモ
リセルの動作の良／不良を判定するテスト回路とを有す
る半導体記憶回路であって、メモリセルアレイが、前記
各２ａ個のメモリセルの２個ずつを１組とし、テスト回
路が、前記各組の一方のメモリセルから読出したデータ
と前記テスト制御信号とを排他的論理和するａ個の第１
段目のＥＸＯＲ回路と、前記各組の他方のメモリセルか
ら読出したデータと前記第１段目のＥＸＯＲ回路からの
出力とを排他的論理和するａ個の第２段目のＥＸＯＲ回
路と、前記各第２段目のＥＸＯＲ回路の出力を論理和す
るＯＲ回路とを有し、前記テストパターンが、前記各組
に（０，０）、（１，１）、（０，１）、（１，０）の
第１乃至第４テストパターンで書込まれ、前記第１およ
び第２テストパターンのとき、前記テスト制御信号が
“０”で供給され、前記第３および第４テストパターン
のとき、前記テスト制御信号が“１”で供給されること
を特徴とする。また、本発明の液晶駆動用半導体集積回
路は、液晶パネルのデータ線ｊ本×走査線ｋ本分の画素
に対応するｎビットの階調用表示データを記憶する２ａ
（＝ｎ×ｊ，ａは２以上の整数）列×ｋ行のメモリセル
を有する表示データメモリおよびそのテスト回路を内蔵
し、テストモード選択時に表示データメモリの各メモリ
セルに書込みデータとして所定のテストパターンが書込
まれ、書込まれたデータが２ａ列×１行のメモリセルご
とに読出され、読出されたデータとテスト制御信号とか
ら各メモリセルの動作の良／不良がテスト回路で判定可
能である液晶駆動用半導体集積回路であって、表示デー
タメモリが、前記各２ａ個のメモリセルの２個ずつを１
組とし、テスト回路が、前記各組の一方のメモリセルか
ら読出したデータと前記テスト制御信号とを排他的論理
和するａ個の第１段目のＥＸＯＲ回路と、前記各組の他
方のメモリセルから読出したデータと前記第１段目のＥ
ＸＯＲ回路からの出力とを排他的論理和するａ個の第２
段目のＥＸＯＲ回路と、前記各第２段目のＥＸＯＲ回路
の出力を論理和するＯＲ回路とを有し、前記テストパタ
ーンが、前記各組に（０，０）、（１，１）、（０，
１）、（１，０）の第１乃至第４テストパターンで書込
まれ、前記第１および第２テストパターンのとき、前記
テスト制御信号が“０”で供給され、前記第３および第
４テストパターンのとき、前記テスト制御信号が“１”
で供給されることを特徴とする。
【０００５】
【発明の実施の形態】以下、本発明の一実施例の半導体
記憶回路について図１を参照して説明する。半導体記憶
回路１０は、メモリセルアレイ１１とテスト回路１２と
を有し、メモリセルアレイ１１は、例えば、１５３６列
×１６０行のマトリクス状に配列された多数のメモリセ
ルを有しているが、説明を簡明にするため図１では列数
を８列として説明する。尚、通常モード時にメモリセル
アレイ１１から読出されたデータが供給される後段回路
は図示を省略している。メモリセルアレイ１１は、各メ
モリセルにデータＤｗが書き込まれ、書込まれたデータ
が８列の各列からメモリセル１行ごとにデータＤr1，Ｄ
r2，Ｄr3，・・・，Ｄr7 ，Ｄr8として読出される。テスト
回路１２は、８列のうち偶数列のメモリセルからの読出
したデータＤr2，Ｄr4，Ｄr6，Ｄr8が一方の入力に供給
され、“０”または“１”のテスト制御信号ＴＣが他方
の入力に供給される８／２＝４個の第１段目の２入力Ｅ
ＸＯＲ回路１３と、８列のうち奇数列のメモリセルから
の読出したデータＤr1，Ｄr3，Ｄr5，Ｄr7が一方の入力
に供給され、ＥＸＯＲ回路１３からの出力が他方の入力
に供給される８／２＝４個の第２段目の２入力ＥＸＯＲ
回路１４と、各ＥＸＯＲ回路１４の出力を階層的に論理
和する４／２＋２／２＝３個の２入力ＯＲ回路１５とを
有し、メモリセルを８列×１行ずつ同時にテストする。
記憶回路について図１を参照して説明する。半導体記憶
回路１０は、メモリセルアレイ１１とテスト回路１２と
を有し、メモリセルアレイ１１は、例えば、１５３６列
×１６０行のマトリクス状に配列された多数のメモリセ
ルを有しているが、説明を簡明にするため図１では列数
を８列として説明する。尚、通常モード時にメモリセル
アレイ１１から読出されたデータが供給される後段回路
は図示を省略している。メモリセルアレイ１１は、各メ
モリセルにデータＤｗが書き込まれ、書込まれたデータ
が８列の各列からメモリセル１行ごとにデータＤr1，Ｄ
r2，Ｄr3，・・・，Ｄr7 ，Ｄr8として読出される。テスト
回路１２は、８列のうち偶数列のメモリセルからの読出
したデータＤr2，Ｄr4，Ｄr6，Ｄr8が一方の入力に供給
され、“０”または“１”のテスト制御信号ＴＣが他方
の入力に供給される８／２＝４個の第１段目の２入力Ｅ
ＸＯＲ回路１３と、８列のうち奇数列のメモリセルから
の読出したデータＤr1，Ｄr3，Ｄr5，Ｄr7が一方の入力
に供給され、ＥＸＯＲ回路１３からの出力が他方の入力
に供給される８／２＝４個の第２段目の２入力ＥＸＯＲ
回路１４と、各ＥＸＯＲ回路１４の出力を階層的に論理
和する４／２＋２／２＝３個の２入力ＯＲ回路１５とを
有し、メモリセルを８列×１行ずつ同時にテストする。
【０００６】半導体記憶回路１０のテストモード選択時
の動作を説明する。メモリセルアレイ１１の各メモリセ
ルに、書込みデータＤwとして第１テストパターンのデ
ータＤw＝（奇数列，偶数列）＝（０，０）が書込ま
れ、書込まれたデータが８列の各列からメモリセル１行
ごとにデータＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄr8とし
て読出され、テスト制御信号ＴＣ＝“０”とともにテス
ト回路１２に供給される。テスト回路１２は、メモリセ
ル１行ごとに、ＥＸＯＲ回路１３で、８列のうち偶数列
のメモリセルからの読出したデータＤr2，Ｄr4，Ｄr6，
Ｄr8と“０”のテスト制御信号ＴＣとが排他的論理和処
理され、ＥＸＯＲ回路１４で、８列のうち奇数列のメモ
リセルからの読出したデータＤr1，Ｄr3，Ｄr5，Ｄr7と
ＥＸＯＲ回路１３からの出力とが排他的論理和処理され
る。各ＥＸＯＲ回路１４の出力は、ＯＲ回路１５で階層
的に論理和処理され、テスト結果を出力する。
の動作を説明する。メモリセルアレイ１１の各メモリセ
ルに、書込みデータＤwとして第１テストパターンのデ
ータＤw＝（奇数列，偶数列）＝（０，０）が書込ま
れ、書込まれたデータが８列の各列からメモリセル１行
ごとにデータＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄr8とし
て読出され、テスト制御信号ＴＣ＝“０”とともにテス
ト回路１２に供給される。テスト回路１２は、メモリセ
ル１行ごとに、ＥＸＯＲ回路１３で、８列のうち偶数列
のメモリセルからの読出したデータＤr2，Ｄr4，Ｄr6，
Ｄr8と“０”のテスト制御信号ＴＣとが排他的論理和処
理され、ＥＸＯＲ回路１４で、８列のうち奇数列のメモ
リセルからの読出したデータＤr1，Ｄr3，Ｄr5，Ｄr7と
ＥＸＯＲ回路１３からの出力とが排他的論理和処理され
る。各ＥＸＯＲ回路１４の出力は、ＯＲ回路１５で階層
的に論理和処理され、テスト結果を出力する。
【０００７】次に、メモリセルアレイ１１の各メモリセ
ルに、書込みデータＤwとして第２テストパターンのデ
ータＤw＝（奇数列，偶数列）＝（１，１）が書込ま
れ、同様に、データＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄ
r8として読出され、テスト制御信号ＴＣ＝“０”ととも
にテスト回路１２に供給され、ＥＸＯＲ回路１３、ＥＸ
ＯＲ回路１４およびＯＲ回路１５で論理処理され、テス
ト結果を出力する。
ルに、書込みデータＤwとして第２テストパターンのデ
ータＤw＝（奇数列，偶数列）＝（１，１）が書込ま
れ、同様に、データＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄ
r8として読出され、テスト制御信号ＴＣ＝“０”ととも
にテスト回路１２に供給され、ＥＸＯＲ回路１３、ＥＸ
ＯＲ回路１４およびＯＲ回路１５で論理処理され、テス
ト結果を出力する。
【０００８】次に、メモリセルアレイ１１の各メモリセ
ルに、書込みデータＤwとして第３テストパターンのデ
ータＤw＝（奇数列，偶数列）＝（０，１）が書込ま
れ、同様に、データＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄ
r8として読出され、テスト制御信号ＴＣ＝“１”ととも
にテスト回路１２に供給され、ＥＸＯＲ回路１３、ＥＸ
ＯＲ回路１４およびＯＲ回路１５で論理処理され、テス
ト結果を出力する。
ルに、書込みデータＤwとして第３テストパターンのデ
ータＤw＝（奇数列，偶数列）＝（０，１）が書込ま
れ、同様に、データＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄ
r8として読出され、テスト制御信号ＴＣ＝“１”ととも
にテスト回路１２に供給され、ＥＸＯＲ回路１３、ＥＸ
ＯＲ回路１４およびＯＲ回路１５で論理処理され、テス
ト結果を出力する。
【０００９】次に、メモリセルアレイ１１の各メモリセ
ルに、書込みデータＤwとして第４テストパターンのデ
ータＤw＝（奇数列，偶数列）＝（１，０）が書込ま
れ、同様に、データＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄ
r8として読出され、テスト制御信号ＴＣ＝“１”ととも
にテスト回路１２に供給され、ＥＸＯＲ回路１３、ＥＸ
ＯＲ回路１４およびＯＲ回路１５で論理処理され、テス
ト結果を出力する。
ルに、書込みデータＤwとして第４テストパターンのデ
ータＤw＝（奇数列，偶数列）＝（１，０）が書込ま
れ、同様に、データＤr1，Ｄr2，Ｄr3，・・・，Ｄr7 ，Ｄ
r8として読出され、テスト制御信号ＴＣ＝“１”ととも
にテスト回路１２に供給され、ＥＸＯＲ回路１３、ＥＸ
ＯＲ回路１４およびＯＲ回路１５で論理処理され、テス
ト結果を出力する。
【００１０】次に、上述の第１テストパターン〜第４テ
ストパターンによるメモリセルの８列×１行分のテスト
出力例、すなわち最終段のＯＲ回路１５の出力例を説明
する。 （１）すべてが良品のとき、第１〜第４テストパターン
のすべてにおいて０の良品判定がされる。 （２）奇数列の１個以上が“０”書込みで“１”読出し
の不良のとき、第１および第３テストパターンで“１”
の不良判定がされる。 （３）偶数列の１個以上が“０”書込みで“１”読出し
の不良のとき、第１および第４テストパターンで“１”
の不良判定がされる。 （４）奇数列の１個以上が“１”書込みで“０”読出し
の不良のとき、第２および第４テストパターンで“１”
の不良判定がされる。 （５）偶数列の１個以上が“１”書込みで“０”読出し
の不良のとき、第２および第３テストパターンで“１”
の不良判定がされる。 （６）奇数列、その上位側に隣接する偶数列の１組以上
が“０”書込みで“１”読出しの不良のとき、第３およ
び第４テストパターンで“１”の不良判定がされる。 （７）奇数列、その上位側に隣接する偶数列の１組以上
が“１”書込みで“０”読出しの不良のとき、第３およ
び第４テストパターンで“１”の不良判定がされる。
ストパターンによるメモリセルの８列×１行分のテスト
出力例、すなわち最終段のＯＲ回路１５の出力例を説明
する。 （１）すべてが良品のとき、第１〜第４テストパターン
のすべてにおいて０の良品判定がされる。 （２）奇数列の１個以上が“０”書込みで“１”読出し
の不良のとき、第１および第３テストパターンで“１”
の不良判定がされる。 （３）偶数列の１個以上が“０”書込みで“１”読出し
の不良のとき、第１および第４テストパターンで“１”
の不良判定がされる。 （４）奇数列の１個以上が“１”書込みで“０”読出し
の不良のとき、第２および第４テストパターンで“１”
の不良判定がされる。 （５）偶数列の１個以上が“１”書込みで“０”読出し
の不良のとき、第２および第３テストパターンで“１”
の不良判定がされる。 （６）奇数列、その上位側に隣接する偶数列の１組以上
が“０”書込みで“１”読出しの不良のとき、第３およ
び第４テストパターンで“１”の不良判定がされる。 （７）奇数列、その上位側に隣接する偶数列の１組以上
が“１”書込みで“０”読出しの不良のとき、第３およ
び第４テストパターンで“１”の不良判定がされる。
【００１１】以上説明したように、メモリセル８列×１
行分のうちどのメモリセルが不良であっても、第１〜第
４テストパターンのどれかで不良判定がされる。メモリ
セルを８列×１行ずつテストする場合、本実施例の半導
体記憶回路１０のテスト回路１２では、２入力ＥＸＯＲ
回路が８個と２入力ＯＲ回路１５が３個であるが、図５
で示されるテスト回路では、２入力ＥＸＯＲ回路が８＋
８／２＋４／２＋２／２＝１５個必要となり、本実施例
のＯＲ回路３個と、図５で示されるテスト回路の２段目
以降のＥＸＯＲ回路７個とを比べた場合、ＯＲ回路より
大きい回路で構成されるＥＸＯＲ回路が少なくて済む本
実施例の方がテスト回路を小さくすることができる。
行分のうちどのメモリセルが不良であっても、第１〜第
４テストパターンのどれかで不良判定がされる。メモリ
セルを８列×１行ずつテストする場合、本実施例の半導
体記憶回路１０のテスト回路１２では、２入力ＥＸＯＲ
回路が８個と２入力ＯＲ回路１５が３個であるが、図５
で示されるテスト回路では、２入力ＥＸＯＲ回路が８＋
８／２＋４／２＋２／２＝１５個必要となり、本実施例
のＯＲ回路３個と、図５で示されるテスト回路の２段目
以降のＥＸＯＲ回路７個とを比べた場合、ＯＲ回路より
大きい回路で構成されるＥＸＯＲ回路が少なくて済む本
実施例の方がテスト回路を小さくすることができる。
【００１２】次に、本発明の半導体記憶回路を液晶表示
装置に適用した場合の実施例を説明する。液晶表示装置
は、図２に示すように、液晶パネル１００と液晶パネル
１００の外周に配置した駆動装置２００とを具備してい
る。液晶パネル１００は、１画素を例えば４０９６色の
カラー表示するためにＲ（赤）、Ｇ（緑）、Ｂ（青）の
３サブ画素を各１６階調表示で必要とし、例えば水平方
向３８４個×垂直方向１６０個の画素（水平方向３８４
×３＝１１５２個×垂直方向１６０個のサブ画素）を備
え、サブ画素を構成する画素電極およびＴＦＴ（薄膜ト
ランジスタ）がマトリックス状に形成されたリア側のガ
ラス基板と、コモン電極およびカラーフィルタが形成さ
れたフロント側のガラス基板とが液晶を介して互いに対
向配置され、ＴＦＴと画素電極に、水平方向に延在し垂
直方向に並設される１６０本の走査線と、垂直方向に延
在し水平方向に並設される１１５２本のデータ線が接続
されて構成されている。駆動装置２００は、液晶パネル
１００の１１５２本のデータ線にｊ＝３８４本ずつ接続
され、本発明の半導体記憶回路が内蔵されている３個の
水平ドライバＩＣ２１０と、ｋ＝１６０本の走査線に接
続される１個の垂直ドライバＩＣ２２０とで構成されて
いる。水平ドライバＩＣ２１０は、液晶パネル１００の
上側外周に３個がカスケード接続で片側配置され、垂直
ドライバＩＣ２２０は、液晶パネル１００の左側外周に
１個が片側配置される。垂直ドライバＩＣ２２０から各
走査線に線順次に走査信号が供給されることにより、走
査信号が供給された走査線に接続されている各ＴＦＴが
オンし、水平ドライバＩＣ２１０から各データ線に供給
された１６階調の駆動電圧がこのオンしたＴＦＴを介し
て対応する画素電極に供給され、コモン電極に供給され
る電圧との電位差で液晶を駆動する。
装置に適用した場合の実施例を説明する。液晶表示装置
は、図２に示すように、液晶パネル１００と液晶パネル
１００の外周に配置した駆動装置２００とを具備してい
る。液晶パネル１００は、１画素を例えば４０９６色の
カラー表示するためにＲ（赤）、Ｇ（緑）、Ｂ（青）の
３サブ画素を各１６階調表示で必要とし、例えば水平方
向３８４個×垂直方向１６０個の画素（水平方向３８４
×３＝１１５２個×垂直方向１６０個のサブ画素）を備
え、サブ画素を構成する画素電極およびＴＦＴ（薄膜ト
ランジスタ）がマトリックス状に形成されたリア側のガ
ラス基板と、コモン電極およびカラーフィルタが形成さ
れたフロント側のガラス基板とが液晶を介して互いに対
向配置され、ＴＦＴと画素電極に、水平方向に延在し垂
直方向に並設される１６０本の走査線と、垂直方向に延
在し水平方向に並設される１１５２本のデータ線が接続
されて構成されている。駆動装置２００は、液晶パネル
１００の１１５２本のデータ線にｊ＝３８４本ずつ接続
され、本発明の半導体記憶回路が内蔵されている３個の
水平ドライバＩＣ２１０と、ｋ＝１６０本の走査線に接
続される１個の垂直ドライバＩＣ２２０とで構成されて
いる。水平ドライバＩＣ２１０は、液晶パネル１００の
上側外周に３個がカスケード接続で片側配置され、垂直
ドライバＩＣ２２０は、液晶パネル１００の左側外周に
１個が片側配置される。垂直ドライバＩＣ２２０から各
走査線に線順次に走査信号が供給されることにより、走
査信号が供給された走査線に接続されている各ＴＦＴが
オンし、水平ドライバＩＣ２１０から各データ線に供給
された１６階調の駆動電圧がこのオンしたＴＦＴを介し
て対応する画素電極に供給され、コモン電極に供給され
る電圧との電位差で液晶を駆動する。
【００１３】以下、水平ドライバＩＣ２１０として、一
実施例の水平ドライバＩＣ２０について図３を参照して
説明する。水平ドライバＩＣ２０は、水平方向３８４個
×垂直方向１６０個のサブ画素に対応して、ｎ＝４ビッ
トの階調データである表示データ信号をＩ／Ｏバッファ
２１およびデータレジスタ２２を介して表示データＲＡ
Ｍ２３に書き込み、表示データＲＡＭ２３に書き込まれ
た表示データ信号を読出し、表示データラッチ２４によ
りラッチし、レベルシフタ２５により信号レベルを高く
し、デコーダ２６でデコードして、出力回路２７に供給
し、出力回路２７から表示データ信号に基づいた１６階
調の階調電圧を駆動電圧として３８４本のデータ線に１
フレームサイクルごとに１６０回出力するものである。
また、この水平ドライバＩＣ２０には、表示データＲＡ
Ｍ２３の動作のテストを行うためにテスト回路２８を内
蔵している。
実施例の水平ドライバＩＣ２０について図３を参照して
説明する。水平ドライバＩＣ２０は、水平方向３８４個
×垂直方向１６０個のサブ画素に対応して、ｎ＝４ビッ
トの階調データである表示データ信号をＩ／Ｏバッファ
２１およびデータレジスタ２２を介して表示データＲＡ
Ｍ２３に書き込み、表示データＲＡＭ２３に書き込まれ
た表示データ信号を読出し、表示データラッチ２４によ
りラッチし、レベルシフタ２５により信号レベルを高く
し、デコーダ２６でデコードして、出力回路２７に供給
し、出力回路２７から表示データ信号に基づいた１６階
調の階調電圧を駆動電圧として３８４本のデータ線に１
フレームサイクルごとに１６０回出力するものである。
また、この水平ドライバＩＣ２０には、表示データＲＡ
Ｍ２３の動作のテストを行うためにテスト回路２８を内
蔵している。
【００１４】Ｉ／Ｏバッファ２１は、水平方向３８４個
×垂直方向１６０個のサブ画素に対応する表示データ信
号を、例えば、２サブ画素分として８ビット・パラレル
のデータ幅Ｄ７〜Ｄ０でデータレジスタ２２に転送す
る。
×垂直方向１６０個のサブ画素に対応する表示データ信
号を、例えば、２サブ画素分として８ビット・パラレル
のデータ幅Ｄ７〜Ｄ０でデータレジスタ２２に転送す
る。
【００１５】データレジスタ２２は、Ｉ／Ｏバッファ２
１から転送されてきた８ビット・パラレルのデータ幅Ｄ
７〜Ｄ０の表示データ信号を、図示しない制御回路から
の制御信号により、４ビット×水平方向６個のサブ画素
分（Ｒ（赤）、Ｇ（緑）、Ｂ（青）のサブ画素×２画
素）＝２４ビット分ずつ、順次、一時的に蓄え、図示し
ない制御回路からの制御信号により、この蓄えた２４ビ
ット分ずつの表示データ信号を２４ビット・パラレルで
表示データＲＡＭ２３に供給する。
１から転送されてきた８ビット・パラレルのデータ幅Ｄ
７〜Ｄ０の表示データ信号を、図示しない制御回路から
の制御信号により、４ビット×水平方向６個のサブ画素
分（Ｒ（赤）、Ｇ（緑）、Ｂ（青）のサブ画素×２画
素）＝２４ビット分ずつ、順次、一時的に蓄え、図示し
ない制御回路からの制御信号により、この蓄えた２４ビ
ット分ずつの表示データ信号を２４ビット・パラレルで
表示データＲＡＭ２３に供給する。
【００１６】表示データＲＡＭ２３は、水平方向３８４
個×垂直方向１６０個のサブ画素に対応する表示データ
信号を記憶するために、１５３６個列（４ビット×３８
４個）×１６０行のマトリクス状に配列されたメモリセ
ルを有し、２４ビット・パラレルで供給された表示デー
タ信号を、各メモリセルに書込み、また、書込まれた表
示データ信号を、メモリセルの１５３６列×１行分ずつ
読出し、表示データラッチ２４およびテスト回路２８に
供給する。
個×垂直方向１６０個のサブ画素に対応する表示データ
信号を記憶するために、１５３６個列（４ビット×３８
４個）×１６０行のマトリクス状に配列されたメモリセ
ルを有し、２４ビット・パラレルで供給された表示デー
タ信号を、各メモリセルに書込み、また、書込まれた表
示データ信号を、メモリセルの１５３６列×１行分ずつ
読出し、表示データラッチ２４およびテスト回路２８に
供給する。
【００１７】表示データラッチ２４は、この読み出され
た表示データ信号をメモリセルの１５３６列×１行分ず
つ、すなわち、データ線３８４本への１出力分ごとに、
図示しない制御回路からのラッチ信号でラッチし、１５
３６ビット・パラレルでレベルシフタ２５に供給する。
た表示データ信号をメモリセルの１５３６列×１行分ず
つ、すなわち、データ線３８４本への１出力分ごとに、
図示しない制御回路からのラッチ信号でラッチし、１５
３６ビット・パラレルでレベルシフタ２５に供給する。
【００１８】レベルシフタ２５は、表示データ信号のレ
ベルを出力回路２７の駆動レベルまでシフトさせてデコ
ーダ２６に供給する。
ベルを出力回路２７の駆動レベルまでシフトさせてデコ
ーダ２６に供給する。
【００１９】デコーダ２６はこのレベルシフタ２５から
の表示データ信号を図示しない制御回路からの制御信号
によりデコードさせて出力回路２７に供給する。
の表示データ信号を図示しない制御回路からの制御信号
によりデコードさせて出力回路２７に供給する。
【００２０】出力回路２７は、このデコードされた表示
データ信号に応じて、図示しない電源回路からの１６階
調の階調電圧のうちの１つを選択し、３８４本の各デー
タ線を駆動する駆動電圧として出力する。
データ信号に応じて、図示しない電源回路からの１６階
調の階調電圧のうちの１つを選択し、３８４本の各デー
タ線を駆動する駆動電圧として出力する。
【００２１】テスト回路２８は、図４に示すように、第
１段目のＥＸＯＲ回路１３が１５３６／２＝７６８個、
第２段目のＥＸＯＲ回路１４が１５３６／２＝７６８
個、２入力ＯＲ回路１５が７６８／２＋３８４／２＋１
９２／２＋９６／２＋４８／２＋２４／２＋１２／２＋
６／２＝７６５個、および最終段に３入力ＯＲ回路１６
が１個で回路構成されている。
１段目のＥＸＯＲ回路１３が１５３６／２＝７６８個、
第２段目のＥＸＯＲ回路１４が１５３６／２＝７６８
個、２入力ＯＲ回路１５が７６８／２＋３８４／２＋１
９２／２＋９６／２＋４８／２＋２４／２＋１２／２＋
６／２＝７６５個、および最終段に３入力ＯＲ回路１６
が１個で回路構成されている。
【００２２】次に、水平ドライバＩＣ２０の動作を説明
する。図示しない制御回路において、表示モードまたは
テストモードが選択される。先ず、表示モードが選択さ
れた場合の動作について説明する。Ｉ／Ｏバッファ２１
に水平方向３８４個×垂直方向１６０個のサブ画素に対
応する表示データ信号として、例えば、８ビット・パラ
レルのデータ幅Ｄ７〜Ｄ０で供給されと、この表示デー
タ信号はデータレジスタ２２に転送される。この表示デ
ータ信号がデータレジスタ２２に順次供給されると、図
示しない制御回路からの制御信号により、４ビット×水
平方向６個のサブ画素分（Ｒ（赤）、Ｇ（緑）、Ｂ
（青）のサブ画素×２画素）＝２４ビット分ずつ、順
次、一時的に蓄えられ、この蓄えられた２４ビット分ず
つの表示データ信号は２４ビット・パラレルで表示デー
タＲＡＭ２３に供給される。表示データＲＡＭ２３に供
給された表示データ信号は、各メモリセルに書込まれ、
また、書込まれた表示データ信号は、メモリセルの１５
３６列×１行分ずつ読み出され、表示データラッチ２４
およびテスト回路２８に供給される。この読み出された
表示データ信号が表示データラッチ２４に供給される
と、データ線３８４本への１出力分ごとに、図示しない
制御回路からのラッチ信号でラッチされて一時保存され
るとともに、レベルシフタ２５に供給される。レベルシ
フタ２５に供給された表示データ信号は、出力回路２７
の駆動レベルまでシフトされてデコーダ２６に供給され
る。デコーダ２６に供給された表示データ信号は、図示
しない制御回路からの制御信号により極性等がデコード
されて出力回路２７に供給される。出力回路２７では、
このデコードされた表示データ信号に応じて、図示しな
い電源回路からの１６階調の階調電圧のうちの１つを選
択し、３８４本の各データ線を駆動する駆動電圧として
出力する。テスト回路２８に表示データ信号が供給され
と、テスト回路２８からテスト結果が出力されるが、表
示モードが選択されているので、テスト結果は使われな
い。
する。図示しない制御回路において、表示モードまたは
テストモードが選択される。先ず、表示モードが選択さ
れた場合の動作について説明する。Ｉ／Ｏバッファ２１
に水平方向３８４個×垂直方向１６０個のサブ画素に対
応する表示データ信号として、例えば、８ビット・パラ
レルのデータ幅Ｄ７〜Ｄ０で供給されと、この表示デー
タ信号はデータレジスタ２２に転送される。この表示デ
ータ信号がデータレジスタ２２に順次供給されると、図
示しない制御回路からの制御信号により、４ビット×水
平方向６個のサブ画素分（Ｒ（赤）、Ｇ（緑）、Ｂ
（青）のサブ画素×２画素）＝２４ビット分ずつ、順
次、一時的に蓄えられ、この蓄えられた２４ビット分ず
つの表示データ信号は２４ビット・パラレルで表示デー
タＲＡＭ２３に供給される。表示データＲＡＭ２３に供
給された表示データ信号は、各メモリセルに書込まれ、
また、書込まれた表示データ信号は、メモリセルの１５
３６列×１行分ずつ読み出され、表示データラッチ２４
およびテスト回路２８に供給される。この読み出された
表示データ信号が表示データラッチ２４に供給される
と、データ線３８４本への１出力分ごとに、図示しない
制御回路からのラッチ信号でラッチされて一時保存され
るとともに、レベルシフタ２５に供給される。レベルシ
フタ２５に供給された表示データ信号は、出力回路２７
の駆動レベルまでシフトされてデコーダ２６に供給され
る。デコーダ２６に供給された表示データ信号は、図示
しない制御回路からの制御信号により極性等がデコード
されて出力回路２７に供給される。出力回路２７では、
このデコードされた表示データ信号に応じて、図示しな
い電源回路からの１６階調の階調電圧のうちの１つを選
択し、３８４本の各データ線を駆動する駆動電圧として
出力する。テスト回路２８に表示データ信号が供給され
と、テスト回路２８からテスト結果が出力されるが、表
示モードが選択されているので、テスト結果は使われな
い。
【００２３】次に、テストモードが選択され、データＲ
ＡＭ２３がテストされるときの動作について説明する。
表示データＲＡＭ２３の各メモリセルに、半導体記憶回
路１０で説明した第１〜第４テストパターン（奇数列，
偶数列）＝（０，０）、（１，１）、（０，１）、
（１，０）が、書込みデータＤwとして、表示モードの
ときと同様に書込まれ、書込まれたデータが１５３６列
の各列からメモリセル１行ごとにデータＤr1，Ｄr2，Ｄ
r3，・・・，Ｄr7 ，Ｄr8として読出され、テスト制御信号
ＴＣ＝“０”（第１〜第２テストパターン）または
“１”（第３〜第４テストパターン）のテスト制御信号
ＴＣとともにテスト回路２８に供給される。テスト回路
２８の動作は、半導体記憶回路１０のテスト回路１２と
同様であるので説明を省略する。
ＡＭ２３がテストされるときの動作について説明する。
表示データＲＡＭ２３の各メモリセルに、半導体記憶回
路１０で説明した第１〜第４テストパターン（奇数列，
偶数列）＝（０，０）、（１，１）、（０，１）、
（１，０）が、書込みデータＤwとして、表示モードの
ときと同様に書込まれ、書込まれたデータが１５３６列
の各列からメモリセル１行ごとにデータＤr1，Ｄr2，Ｄ
r3，・・・，Ｄr7 ，Ｄr8として読出され、テスト制御信号
ＴＣ＝“０”（第１〜第２テストパターン）または
“１”（第３〜第４テストパターン）のテスト制御信号
ＴＣとともにテスト回路２８に供給される。テスト回路
２８の動作は、半導体記憶回路１０のテスト回路１２と
同様であるので説明を省略する。
【００２４】以上説明したように、メモリセル１５３６
列×１行分のうちどのメモリセルが不良であっても、第
１〜第４テストパターンのどれかで不良判定がされる。
メモリセルを１５３６列×１行ずつテストする場合、本
実施例の水平ドライバＩＣ２０のテスト回路２８では、
２入力ＥＸＯＲ回路が１５３６個と、ＯＲ回路として、
２入力ＯＲ回路が７６８／２＋３８４／２＋１９２／２
＋９６／２＋４８／２＋２４／２＋１２／２＋６／２＝
７６５個、および最終段に３入力ＯＲ回路が１個で構成
されるが、図５に示すテスト回路２と同様のテスト回路
を用いた場合では、２入力ＥＸＯＲ回路が１５３６＋１
５３６／２＋７６８／２＋３８４／２＋１９２／２＋９
６／２＋４８／２＋２４／２＋１２／２＋６／２＝１５
３６＋１５３３個、および最終段に３入力ＯＲ回路が１
個で構成することが必要となり、本実施例のＯＲ回路７
６６個と、図５に示すテスト回路２と同様のテスト回路
を用いた場合の２段目以降のＥＸＯＲ回路１５３４個を
比べた場合、ＯＲ回路より大きい回路で構成されるＥＸ
ＯＲ回路が少なくて済む本実施例の方がテスト回路を小
さくすることができる。
列×１行分のうちどのメモリセルが不良であっても、第
１〜第４テストパターンのどれかで不良判定がされる。
メモリセルを１５３６列×１行ずつテストする場合、本
実施例の水平ドライバＩＣ２０のテスト回路２８では、
２入力ＥＸＯＲ回路が１５３６個と、ＯＲ回路として、
２入力ＯＲ回路が７６８／２＋３８４／２＋１９２／２
＋９６／２＋４８／２＋２４／２＋１２／２＋６／２＝
７６５個、および最終段に３入力ＯＲ回路が１個で構成
されるが、図５に示すテスト回路２と同様のテスト回路
を用いた場合では、２入力ＥＸＯＲ回路が１５３６＋１
５３６／２＋７６８／２＋３８４／２＋１９２／２＋９
６／２＋４８／２＋２４／２＋１２／２＋６／２＝１５
３６＋１５３３個、および最終段に３入力ＯＲ回路が１
個で構成することが必要となり、本実施例のＯＲ回路７
６６個と、図５に示すテスト回路２と同様のテスト回路
を用いた場合の２段目以降のＥＸＯＲ回路１５３４個を
比べた場合、ＯＲ回路より大きい回路で構成されるＥＸ
ＯＲ回路が少なくて済む本実施例の方がテスト回路を小
さくすることができる。
【００２５】
【発明の効果】以上説明したように、本発明の半導体記
憶回路および液晶駆動用半導体集積回路によれば、内蔵
のテスト回路で、動作不良のメモリセルの確実な検出が
でき、また、テスト時間も短縮できるとともに、テスト
回路の回路構成を小さくすることができる。
憶回路および液晶駆動用半導体集積回路によれば、内蔵
のテスト回路で、動作不良のメモリセルの確実な検出が
でき、また、テスト時間も短縮できるとともに、テスト
回路の回路構成を小さくすることができる。
【図面の簡単な説明】
【図１】 本発明の一実施例の半導体記憶回路の構成を
示すブロック図。
示すブロック図。
【図２】 本発明の半導体記憶回路が適用される液晶表
示装置の概略構成図。
示装置の概略構成図。
【図３】 本発明の半導体記憶回路を内蔵する一実施例
の水平ドライバＩＣの要部構成を示すブロック図。
の水平ドライバＩＣの要部構成を示すブロック図。
【図４】 図３の水平ドライバＩＣに内蔵されるテスト
回路の回路図。
回路の回路図。
【図５】 従来の半導体記憶回路の構成を示すブロック
図。
図。
１０ 半導体記憶回路 １１ メモリセルアレイ １２ テスト回路 １３ 第１段目の２入力ＥＸＯＲ回路 １４ 第２段目の２入力ＥＸＯＲ回路 １５ ２入力ＯＲ回路 １６ ３入力ＯＲ回路 ２０ 水平ドライバＩＣ ２３ 表示データＲＡＭ ２８ テスト回路
Claims (2)
- 【請求項１】多数のメモリセルを有し、テストモード選
択時に各メモリセルに書込みデータとして所定のテスト
パターンが書込まれ、書込まれたデータが２ａ（ａは、
２以上の整数）個のメモリセルごとに読出されるメモリ
セルアレイと、読出されたデータとテスト制御信号とか
ら各メモリセルの動作の良／不良を判定するテスト回路
とを有する半導体記憶回路であって、 メモリセルアレイが、前記各２ａ個のメモリセルの２個
ずつを１組とし、 テスト回路が、前記各組の一方のメモリセルから読出し
たデータと前記テスト制御信号とを排他的論理和するａ
個の第１段目のＥＸＯＲ回路と、前記各組の他方のメモ
リセルから読出したデータと前記第１段目のＥＸＯＲ回
路からの出力とを排他的論理和するａ個の第２段目のＥ
ＸＯＲ回路と、前記各第２段目のＥＸＯＲ回路の出力を
論理和するＯＲ回路とを有し、 前記テストパターンが、前記各組に（０，０）、（１，
１）、（０，１）、（１，０）の第１乃至第４テストパ
ターンで書込まれ、前記第１および第２テストパターン
のとき、前記テスト制御信号が“０”で供給され、前記
第３および第４テストパターンのとき、前記テスト制御
信号が“１”で供給されることを特徴とする半導体記憶
回路。 - 【請求項２】液晶パネルのデータ線ｊ本×走査線ｋ本分
の画素に対応するｎビットの階調用表示データを記憶す
る２ａ（＝ｎ×ｊ，ａは２以上の整数）列×ｋ行のメモ
リセルを有する表示データメモリおよびそのテスト回路
を内蔵し、 テストモード選択時に表示データメモリの各メモリセル
に書込みデータとして所定のテストパターンが書込ま
れ、書込まれたデータが２ａ列×１行のメモリセルごと
に読出され、読出されたデータとテスト制御信号とから
各メモリセルの動作の良／不良がテスト回路で判定可能
である液晶駆動用半導体集積回路であって、 表示データメモリが、前記各２ａ個のメモリセルの２個
ずつを１組とし、 テスト回路が、前記各組の一方のメモリセルから読出し
たデータと前記テスト制御信号とを排他的論理和するａ
個の第１段目のＥＸＯＲ回路と、前記各組の他方のメモ
リセルから読出したデータと前記第１段目のＥＸＯＲ回
路からの出力とを排他的論理和するａ個の第２段目のＥ
ＸＯＲ回路と、前記各第２段目のＥＸＯＲ回路の出力を
論理和するＯＲ回路とを有し、 前記テストパターンが、前記各組に（０，０）、（１，
１）、（０，１）、（１，０）の第１乃至第４テストパ
ターンで書込まれ、前記第１および第２テストパターン
のとき、前記テスト制御信号が“０”で供給され、前記
第３および第４テストパターンのとき、前記テスト制御
信号が“１”で供給されることを特徴とする液晶駆動用
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2002245798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004261314A (ja) * | 2003-02-28 | 2004-09-24 | Shigen Kaihatsu Kk | 微細気泡発生装置と微細気泡発生システム |
| JP2018041920A (ja) * | 2016-09-09 | 2018-03-15 | 株式会社ニューフレアテクノロジー | ブランキングアパーチャアレイ装置、荷電粒子ビーム描画装置、および電極テスト方法 |
-
2001
- 2001-02-21 JP JP2001044427A patent/JP2002245798A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004261314A (ja) * | 2003-02-28 | 2004-09-24 | Shigen Kaihatsu Kk | 微細気泡発生装置と微細気泡発生システム |
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