JP3909526B2 - アクティブ・マトリックス表示装置の検査方法 - Google Patents
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Description
本発明の他の目的は、多くの画質検査に対応出来る検査回路を備えた表示装置、及び、その検査方法を提供することである。
本発明の他の目的は、表示装置を確実に検査することを可能とする、表示装置及びその検査方法を提供することである。
本発明の他の目的は、大型高精細化された表示装置の検査を、安定的に行うことができる、装置及びその検査方法を提供することである。
本発明の他の目的は、ドライバICが接続される前の表示装置の画質検査を、効率的に行うことができる、表示装置及びその検査方法を提供することである。
前記アレイ基板は、
前記副画素部に信号を送る、複数のデータ信号線及び複数の走査信号線と、
前記複数のデータ信号線のそれぞれに接続された、検査トランジスタと、
検査信号を入力する複数の入力端子と、
を有し、
前記検査トランジスタのドレインもしくはソースは、前記データ信号線に接続され、
複数の前記検査トランジスタのゲートは、前記複数の入力端子の内の第1の入力端子に接続され、
複数の前記検査トランジスタのソースもしくはドレインは、前記複数の入力端子の内の第2の入力端子に接続され、
前記検査トランジスタは、前記副画素部への検査信号の入力を制御する。
図1は、本実施形態における液晶セルの全体構造を示した概略図である。図において、1は液晶セル、2はTFTアレイ基板、3はTFTアレイ基板2と互いに平行に配置された対向基板である。ここには図示しないが、TFTアレイ基板2と対向基板3との間には、シール材と封止樹脂とで液晶が封入されている。又、液晶セルには、配向膜、トランスファ、偏光フィルムなどが形成され、両基板の距離は、その間に設けられたスペーサボールによって保たれている。本形態において、対向基板3は、RGBのカラーフィルタが形成されたカラーフィルタ基板である。
図2は、TFTアレイ基板2の回路構造を示す概略図である。図において、11は一方向に互いに平行に延在し、走査信号が供給される複数の走査信号配線、12は走査信号配線11と交差する方向に互いに平行に延在し、映像信号が供給される複数のデータ信号配線12である。TFTアレイ基板2は、表示画素領域7内に、マトリクス状に配列された複数の副画素13を備え、各副画素13は、走査信号配線11とデータ信号配線12とによって囲まれている。各副画素13は、液晶に電界を加える加える画素電極15(ITO膜)、画素電極の保持能力を補完する付加容量(Cs)18、さらに、走査信号配線11および信号配線12と画素電極15とを接続し、スイッチング機能を有する薄膜トランジスタ(TFT)14とを有している。表示領域7の外側には、液晶セルの画質検査用回路4、5や、配線11、12に電気信号を入力するための表示信号入力端子16、などが形成されている。尚、画質検査用回路4、5の構造は後に詳細する。
検査用回路4、5について説明する。図2は、本実施形態におけるTFTアレイ基板2上に形成する回路の概略を示す回路図である。尚、図は説明の便宜上、回路の部分的構造のみを示し、全体構造は記載されていない。図において、22は各走査信号配線、もしくは、各信号配線に接続された検査用TFTであり、ソース電極23、ドレイン電極24、及び、ゲート電極25を有している。31〜35は走査信号配線11に接続される検査用端子であり、41〜53は信号配線12に接続される検査用端子である。この回路に加える検査用入力信号は、走査信号配線側に5種、信号配線側に13種の、計18種類である。
本形態における、液晶セル1の画質検査方法を説明する。この画質検査は、走査信号および映像データ信号(映像信号)を与えるプローブを、液晶セル1の電極端子16に接触することで出画検査を行う従来の方法にかえて、検査用信号を与えるプローブを、検査用端子31〜35および41〜53に接触することで出画検査を行う。検査用端子から副画素部へ送られる信号を、検査TFTを操作することにより、制御することができる。
(1) スイッチング素子を有する副画素部がマトリックス状に配置されたアレイ基板と、前記アレイ基板と対向する対向基板と、を有する表示装置であって、
前記アレイ基板は、
前記副画素部に信号を送る、複数のデータ信号線及び複数の走査信号線と、
前記複数のデータ信号線のそれぞれに接続された、検査トランジスタと、
検査信号を入力する複数の入力端子と、
を有し、
前記検査トランジスタのドレインもしくはソースは、前記データ信号線に接続され、
複数の前記検査トランジスタのゲートは、前記複数の入力端子の内の第1の入力端子に接続され、
複数の前記検査トランジスタのソースもしくはドレインは、前記複数の入力端子の内の第2の入力端子に接続され、
前記検査トランジスタは、前記副画素部への検査信号の入力を制御する、
アクティブ・マトリックス表示装置。
(2) スイッチング素子を有する副画素部がマトリックス状に配置されたアレイ基板と、前記アレイ基板と対向する対向基板と、を有する表示装置であって、
前記アレイ基板は、
前記副画素部に信号を送る、複数のデータ信号線及び複数の走査信号線と、
前記複数の走査信号線のそれぞれに接続された、検査トランジスタと、
検査信号を入力する複数の入力端子と、
を有し、
前記検査トランジスタのドレインもしくはソースは、前記走査信号線に接続され、
複数の前記検査トランジスタのゲートは、前記複数の入力端子の内の第1の入力端子に接続され、
複数の前記検査トランジスタのソースもしくはドレインは、前記複数の入力端子の内の第2の入力端子に接続され、
前記検査トランジスタは、前記副画素部への検査信号の入力を制御する、
アクティブ・マトリックス表示装置。
(3) 前記副画素部のスイッチング素子と前記検査トランジスタとは、アモルファス・シリコンによって形成されたTFTである、(1)又は(2)に記載のアクティブ・マトリックス表示装置。
(4) 前記副画素部のそれぞれは、1つの色を表示することが可能であり、
前記第2の入力端子に接続された前記複数の検査トランジスタの全ては、同一色の副画素部に接続されている、(1)又は(2)に記載のアクティブ・マトリックス表示装置。
(5) 前記副画素部のそれぞれは、1つの色を表示することが可能であり、
前記第1の入力端子に接続された前記複数の検査トランジスタの全ては、同一色の副画素部に接続されている、(1)又は(2)に記載のアクティブ・マトリックス表示装置。
(6) 隣接する前記データ信号線に接続された前記検査トランジスタのソース又はドレインは、前記複数の入力端子の内の異なる入力端子に接続される、(1)又は(4)に記載のアクティブ・マトリックス表示装置。
(7) 隣接する前記走査信号線に接続された前記検査トランジスタのソース又はドレインは、前記複数の入力端子の内の異なる入力端子に接続される、(2)又は(4)に記載のアクティブ・マトリックス表示装置。
(8) 前記アレイ基板上の前記データ信号線に接続された全ての前記検査トランジスタのゲートは、前記第1の入力端子に接続されている、(1)に記載のアクティブ・マトリックス表示装置。
(9) 前記アレイ基板上の前記走査信号線に接続された全ての前記検査トランジスタのゲートは、前記第1の入力端子に接続されている、(2)に記載のアクティブ・マトリックス表示装置。
(10) 前記副画素部のそれぞれは、1つの色を表示することが可能であり、
前記第2の入力端子に接続された前記複数の検査トランジスタの全ては、同一色の副画素部に接続され、
前記アレイ基板上の前記データ信号線に接続された全ての前記検査トランジスタのゲートは、前記第1の入力端子に接続され、
隣接する前記データ信号線に接続された前記検査トランジスタのソース又はドレインは、前記複数の入力端子の内の異なる入力端子に接続される、(1)に記載のアクティブ・マトリックス表示装置。
(11) 前記アレイ基板は、さらに、
前記複数の走査信号線のそれぞれに接続された、走査線検査トランジスタと、
前記走査線へ検査信号を入力するための複数の走査線入力端子と、
を有し、
前記走査線検査トランジスタのドレイン又はソースは、前記走査信号線に接続され、
複数の前記走査線検査トランジスタのゲートは、前記複数の走査線入力端子の内の第1の走査線入力端子に接続され、
複数の前記走査線検査トランジスタのソース又はドレインは、前記複数の走査線入力端子の内の第2の走査線入力端子に接続され、
前記走査線検査トランジスタは、前記副画素部への検査信号の入力を制御する、(1)に記載のアクティブ・マトリックス表示装置。
(12) 隣接する前記走査信号線に接続された前記走査線検査トランジスタのソース又はドレインは、前記複数の走査線入力端子の内の異なる走査線入力端子に接続される、(10)に記載のアクティブ・マトリックス表示装置。
(13) 前記アクティブ・マトリックス表示装置は、さらに、前記複数のデータ信号線と前記複数の走査信号線とに接続された、駆動回路とを有し、
前記駆動回路が画面表示信号の入力を制御するとき、全ての前記検査トランジスタはOFF状態に維持されている、(1)又は(2)に記載のアクティブ・マトリックス表示装置。
(14)スイッチング素子を有する副画素部がマトリックス状に配置されたアレイ基板と、前記アレイ基板と対向する対向基板と、を有するアクティブ・マトリックス表示装置の、画質検査方法であって、
第1の入力端子から検査信号を入力する、第1のステップと、
第2の入力端子から検査信号を入力する、第2のステップと、
前記入力された検査信号を、前記第1入力端子に接続された第1の複数の検査トランジスタのソース電極へ送る、第3のステップと、
前記入力された検査信号を、前記第2入力端子に接続された前記第1の複数の検査トランジスタのゲート電極へ送る、第4のステップと、
前記検査信号を、前記複数の検査トランジスタから、前記複数の検査トランジスタのそれぞれに接続されたデータ信号線を介して、前記副画素部に送る第5のステップと、
を有し、
前記複数の検査用トランジスタにより、前記検査信号の副画素への入力を制御することにより、所望の表示画面を表示する、画質検査方法。
(15)スイッチング素子を有する副画素部がマトリックス状に配置されたアレイ基板と、前記アレイ基板と対向する対向基板と、を有するアクティブ・マトリックス表示装置の、画質検査方法であって、
入力端子から検査信号を入力する、第1のステップと、
前記入力された検査信号を、前記入力端子に接続された複数の検査トランジスタへ送る、第2のステップと、
前記検査信号を、前記複数の検査TFTから、前記複数の検査トランジスタのそれぞれに接続された走査信号線を介して、前記副画素部に送る第3のステップと、
を有し、
前記検査トランジスタにより、前記検査信号の副画素への入力を制御することにより、所望の表示画面を表示する、画質検査方法。
2 TFTアレイ基板
3 カラーフィルタ基板
4 、5 検査回路
6 外周領域
7 表示領域
11 走査信号配線
12 データ信号配線
13 副画素
15 画素電極(ITO膜)
18 付加容量(Cs)
22 検査用TFT
23 ソース電極
24ドレイン電極
25ゲート電極
31〜35 検査用端子
41〜53 検査用端子
Claims (3)
- (イ)列方向に延びる複数のデータ信号線及び該データ信号線に直交するように行方向に延びる複数の走査信号線を有し、前記データ信号線と前記走査信号線との交点に、スイッチング素子を有する副画素が設けられており、前記走査信号線に沿った複数の副画素は、R画素、G画素及びB画素の順番を繰り返すように並べられており、前記走査信号線及び前記データ信号線に沿った互いに隣接する副画素は反転駆動され、前記複数のデータ信号線は、第1群のデータ信号線及び第2群のデータ信号線に分けられている表示領域と、
前記表示領域外に設けられた走査線側検査回路であって、
前記複数の走査信号線のうち奇数番目の走査信号線のそれぞれが検査用トランジスタを介して奇数番目走査信号線用端子に接続されており、
前記複数の走査信号線のうち偶数番目の走査信号線のそれぞれが検査用トランジスタを介して偶数番目走査信号線用端子に接続されている前記走査線側検査回路と、
前記表示領域外に設けられた信号線側検査回路であって、
前記第1群のデータ信号線のうち6p+1番目の(pは整数)データ信号線のそれぞれに検査用トランジスタを介して接続されている第1端子と、
前記第1群のデータ信号線のうち6p+4番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第2端子と、
前記第1群のデータ信号線のうち6p+5番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第3端子と、
前記第1群のデータ信号線のうち6p+2番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第4端子と、
前記第1群のデータ信号線のうち6p+3番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第5端子と、
前記第1群のデータ信号線のうち6p+6番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第6端子と、
前記第2群のデータ信号線のうち6q+4番目の(qは整数)データ信号線のそれぞれに検査用トランジスタを介して接続されている第7端子と、
前記第2群のデータ信号線のうち6q+1番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第8端子と、
前記第2群のデータ信号線のうち6q+2番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第9端子と、
前記第2群のデータ信号線のうち6q+5番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第10端子と、
前記第2群のデータ信号線のうち6q+6番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第11端子と、
前記第2群のデータ信号線のうち6q+3番目のデータ信号線のそれぞれに検査用トランジスタを介して接続されている第12端子とを有する前記信号線側検査回路とを有するアレイ基板と、
(ロ)該アレイ基板と対向する対向基板と
を有するアクティブ・マトリックス表示装置をテストする方法であって、
(ハ)第1時刻に、前記奇数番目走査信号線用端子及び該奇数番目走査信号線用端子に接続された前記検査用トランジスタを介して、前記奇数番目の走査信号線に信号G(i)を印加して、前記奇数番目の走査信号線に沿った前記副画素のスイッチング素子を導通させ、前記信号G(i)の印加時に、前記第1端子、前記第3端子、前記第5端子、前記第7端子、前記第9端子及び前記第11端子に一方の極性のデータ信号S(k)を印加し、前記第2端子、前記第4端子、前記第6端子、前記第8端子、前記第10端子及び前記第12端子に前記一方の極性のデータ信号S(k)の極性を反転した他方の極性のデータ信号S(k+1)を印加するステップと、
(ニ)第2時刻に、前記偶数番目走査信号線用端子及び該偶数番目走査信号線用端子に接続された前記検査用トランジスタを介して、前記偶数番目の走査信号線に信号G(i+1)を印加して、前記偶数番目の走査信号線に沿った前記副画素のスイッチング素子を導通させ、前記信号G(i+1)の印加時に、前記第1端子、前記第3端子、前記第5端子、前記第7端子、前記第9端子及び前記第11端子に他方の極性のデータ信号S(k)を印加し、前記第2端子、前記第4端子、前記第6端子、前記第8端子、前記第10端子及び前記第12端子に前記他方の極性のデータ信号S(k)の極性を反転した一方の極性のデータ信号S(k+1)を印加するステップとを含み、前記第1端子乃至第6端子に印加されるデータ信号S(k)及びS(k+1)が、前記第7端子乃至第12端子に印加されるデータ信号S(k)及びS(k+1)と異なることを特徴とするアクティブ・マトリックス表示装置の検査方法。 - 前記走査線側検査回路の前記検査用トランジスタは薄膜トランジスタであり、前記走査線側検査回路は前記走査線側検査回路の前記検査用トランジスタのゲートにゲート電圧を印加するように接続された第1ゲート電圧印加用端子を有し、
前記奇数番目の走査信号線のそれぞれが前記走査線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記走査線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記奇数番目走査信号線用端子に接続されており、
前記偶数番目の走査信号線のそれぞれが前記走査線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記走査線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記偶数番目走査信号線用端子に接続されていることを特徴とする、請求項1に記載のアクティブ・マトリックス表示装置の検査方法。 - 前記信号線側検査回路の前記検査用トランジスタは薄膜トランジスタであり、前記信号線側検査回路は前記信号線側検査回路の前記検査用トランジスタのゲートにゲート電圧を印加するように接続された第2ゲート電圧印加用端子を有し、
前記6p+1番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第1端子に接続され、
前記6p+4番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第2端子に接続され、
前記6p+5番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第3端子に接続され、
前記6p+2番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第4端子に接続され、
前記6p+3番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第5端子に接続され、
前記6p+6番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第6端子に接続され、
前記6q+4番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第7端子に接続され、
前記6q+1番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第8端子に接続され、
前記6q+2番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第9端子に接続され、
前記6q+5番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第10端子に接続され、
前記6q+6番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第11端子に接続され、
前記6q+3番目のデータ信号線のそれぞれが前記信号線側検査回路の前記検査用トランジスタのドレイン若しくはソースに接続され、前記信号線側検査回路の前記検査用トランジスタのソース若しくはドレインが前記第12端子に接続されていることを特徴とする、請求項1又は請求項2に記載のアクティブ・マトリックス表示装置の検査方法。
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