JP4302121B2

JP4302121B2 - 表示素子およびその検査方法

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Publication number: JP4302121B2
Application number: JP2006138992A
Authority: JP
Inventors: 洋大田黒; 義夫岩井; 哲哉大友
Original assignee: 東芝松下ディスプレイテクノロジー株式会社
Priority date: 2006-05-18
Filing date: 2006-05-18
Publication date: 2009-07-22
Anticipated expiration: 2026-05-18
Also published as: US20070296453A1; US7525335B2; JP2007310130A

Description

本発明は、信号配線に設けられた検査回路を備えた表示素子およびその検査方法に関する。

従来、この種の表示素子としての液晶パネルは、アレイ基板と対向基板との間に液晶層を介在して形成されたパネル本体を備え、このパネル本体には、複数の画素がマトリクス状に配設されている。アレイ基板上には、画素駆動用のスイッチング素子としての薄膜トランジスタ（ＴＦＴ）が画素に対応してそれぞれ配設されているとともに、これら薄膜トランジスタのゲート電極およびソース電極に電気的に接続される信号配線としての走査線であるゲート線と信号線とが格子状に配設されている。さらに、これらゲート線および信号線の端部には、アレイ基板上にて、駆動手段としてのドライバＩＣが電気的に接続される。すなわち、この液晶パネルは、いわゆるＣＯＧ（Chip On Glass）型のものである。

このような液晶パネルの製造工程において、ゲート線や信号線の断線、あるいは短絡などを検査する検査工程があり、この検査のために、ゲート線および信号線の端部に、検査用スイッチング素子としての検査用ＴＦＴを有する検査回路が設けられている。

この検査工程においては、検査用ＴＦＴをオンさせてゲート線および信号線に所定の検査信号を供給して画素の点灯状態を目視することで、ゲート線、あるいは信号線の断線、短絡などを検出可能となっている。

ところで、このような検査工程により検査されるゲート線および信号線は、ドライバＩＣとの接続部であるドライバＩＣ実装部の近傍が対向基板に覆われていないことから、このドライバＩＣ実装部の近傍にて断線、あるいは短絡が発生しやすい。このため、検査用ＴＦＴをドライバＩＣと反対端部に配設してこの反対端部から検査信号を供給すると、検査信号がそのゲート線、あるいは信号線を反対端部まで通過し、正常時と同様に画素が点灯してしまうので、特に断線を検出することが容易でない。

そこで、検査用ＴＦＴをドライバＩＣ実装部側に配設し、ドライバＩＣ側から検査信号を供給することが好ましい（例えば、特許文献１参照。）。
特開２００４−１０２２６０号公報

しかしながら、近年、狭額縁化への要求などからドライバＩＣが小型化してきており、検査用ＴＦＴを配設するスペースを充分に確保することが容易でなくなってきている。

このため、検査用ＴＦＴを小型化することが必要となり、その結果、検査用ＴＦＴの駆動能力が低下し、液晶パネルの検査時に、むらなどの画質異常が発生し、誤判定の原因となってしまうおそれがあるという問題点を有している。

本発明は、このような点に鑑みなされたもので、検査回路を省スペース化しつつ信号配線を確実に検査できる表示素子およびその検査方法を提供することを目的とする。

本発明は、複数の画素と、これら画素をそれぞれ駆動させる複数のスイッチング素子と、これらスイッチング素子に信号を送信する複数の信号配線と、これら信号配線に設けられ、これら信号配線を検査する検査回路とを具備し、前記検査回路は、前記信号配線の少なくともいずれかの一端側に設けられ、オン時に前記信号配線に検査信号を供給可能な第１検査用スイッチング素子と、一の前記第１検査用スイッチング素子が接続された前記信号配線の他端側と、他の前記第１検査用スイッチング素子が接続された前記信号配線の他端側との間に接続され、オン時にこれら信号配線間を短絡させる第２検査用スイッチング素子とを備え、一の前記第１検査用スイッチング素子および前記第２検査用スイッチング素子は、前記信号配線の断線を検査する際にそれぞれオンされ、他の前記第１検査用スイッチング素子は、前記信号配線の断線を検査する際にオフされ、前記各スイッチング素子は、前記信号配線の断線を検査する際にオンされて前記画素を順次駆動させるものである。

また、本発明は、複数の画素と、これら画素をそれぞれ駆動させる複数のスイッチング素子と、これらスイッチング素子に信号を送信する複数の信号配線と、これら信号配線に設けられ、これら信号配線を検査する検査回路とを具備し、前記検査回路は、前記信号配線の少なくともいずれかの一端側に設けられ、オン時に前記信号配線に検査信号を供給可能な第１検査用スイッチング素子と、一の前記第１検査用スイッチング素子が接続された前記信号配線の他端側と、他の前記第１検査用スイッチング素子が接続された前記信号配線の他端側との間に接続され、オン時にこれら信号配線間を短絡させる第２検査用スイッチング素子とを備えた表示素子の検査方法であって、一の前記第１検査用スイッチング素子および前記第２検査用スイッチング素子をそれぞれオンし、他の前記第１検査用スイッチング素子をオフして、前記信号配線に信号を供給した状態で、前記スイッチング素子により前記画素を順次駆動させることで前記信号配線の断線を検査するものである。

そして、信号配線の検査用の検査回路を、信号配線の少なくともいずれかの一端側に設ける第１検査用スイッチング素子と、一の第１検査用スイッチング素子が接続された信号配線の他端側と他の第１検査用スイッチング素子が接続された信号配線の他端側との間に接続され、オン時にこれら信号配線間を短絡させる第２検査用スイッチング素子とで構成し、各スイッチング素子を、信号配線の断線を検査する際にオンして画素を順次駆動させる。

本発明によれば、第１検査用スイッチング素子と第２検査用スイッチング素子とを両方用いることで第１検査用スイッチング素子と第２検査用スイッチング素子とのそれぞれを小型化しつつ駆動能力を確保できるため、検査回路を省スペース化しつつ信号配線を確実に検査できる。

以下、本発明の第１の実施の形態の表示素子の構成を図１および図２を参照して説明する。

図１および図２において、１は表示素子としての液晶素子であるアクティブマトリクス型の液晶パネルであり、この液晶パネル１は、基板としての略四角形平板状のアレイ基板２と、基板としての略四角形平板状の対向基板３とを対向配置し、これら基板２，３間に液晶層４を介在して構成されている。そして、この液晶パネル１の中央部には、平面視で四角形状の図示しない有効表示領域が形成され、この有効表示領域には、複数の画素６が例えばＭ行×Ｎ列のマトリクス状に設けられて配置されている。さらに、これら画素６のそれぞれには、表示電極としての画素電極、蓄積容量としての画素補助容量である補助容量、および、スイッチング素子としての薄膜トランジスタ８（以下、ＴＦＴ８という）がそれぞれ１つずつ配置されている。

また、アレイ基板２の表面には、信号配線としての走査線であるゲート線11が、このアレイ基板２の図１に示す左右方向に沿って互いに平行に複数配設されているとともに、信号配線としての信号線12が、このアレイ基板２の図１に示す上下方向に沿って互いに平行に複数配設されている。したがって、これらゲート線11および信号線12は、アレイ基板２上に交差して格子状であるマトリクス状に配線されている。そして、これらゲート線11および信号線12の各交点に対応して、画素電極、補助容量およびＴＦＴ８のそれぞれが画素６毎に設けられており、ゲート線11は、各ＴＦＴ８のゲート電極に、信号線12は各ＴＦＴ８のソース電極に、それぞれ電気的に接続されている。

一方、アレイ基板２の有効表示領域の外方である額縁部13には、駆動手段としての細長四角形状のドライバＩＣ14が複数配設される。これらドライバＩＣ14には、各ゲート線11および各信号線の一端部が電気的に接続される。そして、これらドライバＩＣ14は、各ゲート線11に供給する走査信号によりＴＦＴ８をオンオフさせるタイミングに同期して各信号線12に画素信号を供給させることによって、所定の画素６を駆動し、有効表示領域に所定の画像を表示させる。

そして、信号線12の一端側であるドライバＩＣ14に電気的に接続される側と反対側、すなわち図１に示す上端側には、第１検査用スイッチング素子としての一括点画薄膜トランジスタである第１検査用薄膜トランジスタ21（以下、第１検査用ＴＦＴ21という）が電気的に接続されている。また、互いに隣接する信号線12の他端側であるドライバＩＣ14側の間には、第２検査用スイッチング素子としての第２検査用薄膜トランジスタ22（以下、第２検査用ＴＦＴ22という）が電気的に接続されている。

第１検査用ＴＦＴ21は、オン時に信号線12に検査信号を供給するためのものであり、第１検査用入力線としての第１検査用ゲート線24、あるいは、第２検査用入力線としての第２検査用ゲート線25にゲート電極が電気的に接続され、第１検査用信号線26、あるいは、第２検査用信号線27にソース電極が電気的に接続され、かつ、信号線12に各ドレイン電極が電気的に接続されている。

ここで、第１検査用ＴＦＴ21は、互いに隣接するもの同士のゲート電極が異なるゲート線24，25に電気的に接続され、ソース電極が異なる検査用信号線26，27に電気的に接続されている。すなわち、第１検査用ゲート線24にゲート電極が電気的に接続され第１検査用信号線26にソース電極が電気的に接続された第１検査用ＴＦＴ21のドレイン電極に、２ｎ−１列（ｎは１以上の自然数）の信号線12が電気的に接続され、第２検査用ゲート線25にゲート電極が電気的に接続され第２検査用信号線27にソース電極が電気的に接続された第１検査用ＴＦＴ21のドレイン電極に、２ｎ列（ｎは１以上の自然数）の信号線12が電気的に接続されている。以下、第１検査用ゲート線24にゲート電極が電気的に接続され第１検査用信号線26にソース電極が電気的に接続された第１検査用ＴＦＴ21を第１検査用ＴＦＴ21aとし、第２検査用ゲート線25にゲート電極が電気的に接続され第２検査用信号線27にソース電極が電気的に接続された第１検査用ＴＦＴ21を第１検査用ＴＦＴ21bとするとともに、これらＴＦＴ21a，21bのドレイン電極に電気的に接続された信号線12をそれぞれ信号線12a，12bとする。

また、各検査用信号線26，27は、検査信号としての画像信号が入力されるものである。なお、検査用信号線26，27のそれぞれには、カラー表示用に赤（Ｒ）、緑（Ｇ）および青（Ｂ）などの信号線が必要であるが、便宜上、図面においてはそれぞれ１本の線で示すものとする。

一方、第２検査用ＴＦＴ22は、ドライバＩＣ14の下部に配置されている。また、第２検査用ＴＦＴ22のゲート電極は、検査用入力線としての検査用ゲート線28に電気的に接続されている。また、これら第２検査用ＴＦＴ22は、ソース電極とドレイン電極とが互いに隣接する信号線12のそれぞれに電気的に接続されている。本実施の形態においては、信号線12aにソース電極が電気的に接続され、信号線12bにドレイン電極が電気的に接続されている。したがって、第２検査用ＴＦＴ22は、オン時に信号線12a，12b間を短絡させる。

そして、これらＴＦＴ21，22、ゲート線24，25，28および各検査用信号線26，27などにより、信号線12の断線、あるいは短絡すなわちショートなどの検査をする検査回路29が構成されている。

次に、上記第１の実施の形態の作用を説明する。

まず、通常の点画検査をする際には、ゲート線11を“Ｈｉｇｈ”に設定して全てのＴＦＴ８をオンした状態で、各ゲート線24，25を“Ｈｉｇｈ”に設定して各ＴＦＴ21をオンするとともに、検査用ゲート線28を“Ｌｏｗ”に設定して各ＴＦＴ22をオフすることで、各信号線12a，12bのドライバＩＣ14側を開放すなわちオープン状態とし、この状態で各検査用信号線26，27に所定の画像信号を入力する。

次いで、信号線12の断線を検査する際には、第１検査用ゲート線24を“Ｈｉｇｈ”に設定して第１検査用ＴＦＴ21aをオンするとともに、第２検査用ゲート線25を“Ｌｏｗ”に設定して第１検査用ＴＦＴ21bをオフし、さらに、検査用ゲート線28を“Ｈｉｇｈ”に設定することで第２検査用ＴＦＴ22をオンすることにより、信号線12bの一端をオープンにするとともに、第１検査用信号線26、第１検査用ＴＦＴ21a、信号線12a、第２検査用ＴＦＴ22、検査用ゲート線28および信号線12bへと連続する信号線を形成し、第１検査用信号線26に所定の画像信号を入力する。

このとき、信号線12a，12bが正常であれば、全ての画素６が正常に点灯するのに対して、信号線12a，12bに断線箇所があれば、その断線箇所から信号線12bの一端に至る信号線に接続された画素６が点灯しないことで、この断線箇所を特定できる。

さらに、信号線12のショートを検査する際には、第１検査用ゲート線24を“Ｈｉｇｈ”に設定して第１検査用ＴＦＴ21aをオンするとともに、第２検査用ゲート線25を“Ｌｏｗ”に設定して第１検査用ＴＦＴ21bをオフし、さらに、検査用ゲート線28を“Ｌｏｗ”に設定することで第２検査用ＴＦＴ22をオフすることにより、信号線12bの両端をオープン状態とし、第１検査用信号線26に所定の画像信号を入力する。

このとき、信号線12a，12bが正常であれば、信号線12aに電気的に接続されたＴＦＴ８に接続された画素６のみが点灯するのに対して、信号線12a，12bに短絡箇所があれば、信号線12bに電気的に接続されたＴＦＴ８に接続された画素６も点灯することで、この短絡箇所を特定できる。

上述したように、上記第１の実施の形態によれば、検査回路29を、信号線12の一端側に設ける第１検査用ＴＦＴ21と、信号線12の他端側に設ける第２検査用ＴＦＴ22とで構成することにより、第１検査用ＴＦＴ21と第２検査用ＴＦＴ22とを両方用いることで、第１検査用ＴＦＴ21と第２検査用ＴＦＴ22とのそれぞれを小型化しつつ駆動能力を確保できるので、検査回路29を省スペース化しつつ信号線12を確実に検査できる。

すなわち、信号線などのドライバＩＣ側のみに検査用ＴＦＴを配設する従来の場合では、ドライバＩＣのスリム化に伴い、その配設スペースが小さくなる結果、検査用ＴＦＴが小さくなって駆動力が低下することから、検査用ＴＦＴなどのばらつきによっては、液晶パネルの検査時にむらなどの画質異常が発生して、誤判定の原因となるおそれがあったのに対して、本実施の形態によれば、検査回路29を複数のＴＦＴ21，22に分けることで、各ＴＦＴ21，22の大きさを小さくしても充分な駆動力を確保でき、液晶パネル１の検査時にむらなどが生じることがないため、信号線12の断線あるいはショートなどの誤判定を防止しつつ、ドライバＩＣ14のスリム化、すなわち液晶パネル１の狭額縁化などにも容易に対応できる。

また、所定の画像信号が入力される第１検査用ＴＦＴ21をドライバＩＣ14側と反対側に設け、第２検査用ＴＦＴ22を、第１検査用ＴＦＴ21aと電気的に接続された信号線12aと第１検査用ＴＦＴ21bと電気的に接続された信号線12bとの間をオン時に短絡させるように配設することにより、ドライバＩＣ14側に配設する第２検査用ＴＦＴ22に画像信号を入力する信号線が不要となるとともに、ドライバＩＣ14側に配設する第２検査用ＴＦＴ22の個数を、第１検査用ＴＦＴ21の半分とすることができるため、検査回路29のドライバＩＣ14側のスペースを低減できる。

特に、検査用の画像をカラー表示とする際には、この画像に対応する画像信号を入力する信号線が複数本となるので、このような信号線をドライバＩＣ14側に設けずに済むことで、ドライバＩＣ14側を確実に省スペース化できる。

さらに、第２検査用ＴＦＴ22にて信号線12a，12b間を接続し、この第２検査用ＴＦＴ22をオンオフすることにより、第１検査用信号線26、第１検査用ＴＦＴ21a、信号線12a、第２検査用ＴＦＴ22、検査用ゲート線28および信号線12bにより構成される配線を形成したり解除したりして、信号線12の断線とショートとを確実に、かつ、効率よく検出できる。特に、信号線12のドライバＩＣ14側は、平面視で額縁部13に突出しており、対向基板３により覆われていないため、製造工程において傷つきやすい部分であるから、上記配線の形成および解除により、上記のドライバＩＣ14近傍での信号線12a，12bの断線やショートをも確実に検知できることで、製品の信頼性を向上できる。

なお、上記第１の実施の形態において、例えば図３に示す第２の実施の形態のように、第１検査用ＴＦＴ21aのドレイン電極を、４ｎ−３列（ｎは１以上の自然数）および４ｎ−２列（ｎは１以上の自然数）の信号線12に電気的に接続するとともに、第１検査用ＴＦＴ21bのドレイン電極を、４ｎ−１列（ｎは１以上の自然数）および４ｎ列（ｎは１以上の自然数）の信号線12に電気的に接続し、第２検査用ＴＦＴ22を信号線12a，12b間すなわち信号線12の１つ置き、換言すれば奇数列間および偶数列間に電気的に接続することも可能である。

同様に、第１検査用ＴＦＴ21aのドレイン電極を、互いに隣接する３列以上の複数列の信号線12aに電気的に接続し、第１検査用ＴＦＴ21bのドレイン電極を、互いに隣接する３列以上の他の複数列の信号線12bに電気的に接続して、第２検査用ＴＦＴ22を、信号線12a，12b間に２列置き、３列置き…に電気的に接続しても上記第２の実施の形態と同様の作用効果を奏することができる。

さらに、上記各実施の形態において、各ＴＦＴ21a，21bを任意の配置としても、これら21a，21bが同数であれば、信号線12a，12b間を電気的に接続するように第２検査用ＴＦＴ22を配設することで同様の作用効果を奏することは言うまでもない。

次に、第３の実施の形態を図４を参照して説明する。なお、上記各実施の形態と同様の構成および作用については、同一符号を付してその説明を省略する。

この第３の実施の形態は、上記第１の実施の形態の構成を、信号配線としての走査線であるゲート線11に適用したものである。

すなわち、第１検査用ＴＦＴ21aは、ゲート電極が第１検査用ゲート線24に電気的に接続され、ソース電極が第１検査用信号線26に電気的に接続され、かつ、ドレイン電極が２ｍ−１行（ｍは１以上の自然数）のゲート線11に電気的に接続されている。また、第１検査用ＴＦＴ21bは、ゲート電極が第１検査用ゲート線25に電気的に接続され、ソース電極が第２検査用信号線27に電気的に接続され、かつ、ドレイン電極が２ｍ行（ｍは１以上の自然数）のゲート線11に電気的に接続されている。

以下、各ＴＦＴ21a，21bのドレイン電極に電気的に接続されたゲート線11をそれぞれゲート線11a，11bとする。

また、第２検査用ＴＦＴ22は、ドライバＩＣ14の下部にて各ゲート線11a，11b間に電気的に接続されている。

そして、通常の点画検査をする際には、各ゲート線24，25を“Ｈｉｇｈ”に設定して各ＴＦＴ21をオンするとともに、検査用ゲート線28を“Ｌｏｗ”に設定して各ＴＦＴ22をオフすることで、各ゲート線11a，11bのドライバＩＣ14側を開放すなわちオープン状態とし、この状態で検査用信号線26，27に検査信号としての所定のオンオフ信号を入力した後、各信号線12に所定の画像信号を入力する。

次いで、ゲート線11の断線を検査する際には、第１検査用ゲート線24を“Ｈｉｇｈ”に設定して第１検査用ＴＦＴ21aをオンするとともに、第２検査用ゲート線25を“Ｌｏｗ”に設定して第１検査用ＴＦＴ21bをオフし、さらに、検査用ゲート線28を“Ｈｉｇｈ”に設定することで第２検査用ＴＦＴ22をオンすることにより、第１検査用信号線26、第１検査用ＴＦＴ21a、ゲート線11a、第２検査用ＴＦＴ22、検査用ゲート線28、ゲート線11b、第１検査用ＴＦＴ21b、および、第２検査用信号線27へと、ループ状に連続する信号線を形成し、これら検査用信号線26，27に所定の画像信号を入力する。

このとき、ゲート線11a，11bが正常であれば、全てのＴＦＴ８がオンされて画素６が正常に点灯するのに対して、ゲート線11a，11bに断線箇所があれば、その断線箇所からゲート線11bの一端に至る信号線に接続された画素６が点灯しないことで、この断線箇所を特定できる。

さらに、ゲート線11のショートを検査する際には、第１検査用ゲート線24を“Ｈｉｇｈ”に設定して第１検査用ＴＦＴ21aをオンするとともに、第２検査用ゲート線25を“Ｌｏｗ”に設定して第１検査用ＴＦＴ21bをオフし、さらに、検査用ゲート線28を“Ｌｏｗ”に設定することで第２検査用ＴＦＴ22をオフすることにより、ゲート線11bの両端をオープン状態とし、検査用信号線26，27に所定の画像信号を入力する。

このとき、ゲート線11a，11bが正常であれば、ゲート線11aに電気的に接続されたＴＦＴ８のみがオンされるため、このＴＦＴ８に接続された画素６のみが点灯するのに対して、ゲート線11a，11bに短絡箇所があれば、ゲート線11bに電気的に接続されたＴＦＴ８に接続された画素６も点灯することで、この短絡箇所を特定できる。

この結果、上記第１の実施の形態と同様の作用効果を奏することが可能である。

なお、上記第２の実施の形態を、上記第３の実施の形態のように、ゲート線11の検査に適用する構成とすることも可能である。

また、ゲート線11と信号線12との双方に上記各実施の形態と同様の検査回路29を設けて、それぞれの断線およびショートを検出するように構成することも可能である。

さらに、駆動手段として、ゲート線11および信号線12のそれぞれの入力を制御するドライバＩＣ14を用いたが、ゲート線11用の駆動手段としてのドライバＩＣと信号線12用の駆動手段としてのドライバＩＣとを別個に設ける場合でも、上記各構成を同様に適用できる。

そして、液晶パネル１以外でも、例えば有機ＥＬ表示素子など、他の様々な表示素子に適用できる。

本発明の第１の実施の形態の表示素子を示す説明回路図である。同上表示素子を示す説明断面図である。本発明の第２の実施の形態の表示素子を示す説明回路図である。本発明の第３の実施の形態の表示素子を示す説明回路図である。

符号の説明

１表示素子としての液晶パネル
６画素
８スイッチング素子としての薄膜トランジスタ
11 信号配線としてのゲート線
12 信号配線としての信号線
21 第１検査用スイッチング素子としての第１検査用薄膜トランジスタ
22 第２検査用スイッチング素子としての第２検査用薄膜トランジスタ
29 検査回路

Claims

複数の画素と、
これら画素をそれぞれ駆動させる複数のスイッチング素子と、
これらスイッチング素子に信号を送信する複数の信号配線と、
これら信号配線に設けられ、これら信号配線を検査する検査回路とを具備し、
前記検査回路は、
前記信号配線の少なくともいずれかの一端側に設けられ、オン時に前記信号配線に検査信号を供給可能な第１検査用スイッチング素子と、
一の前記第１検査用スイッチング素子が接続された前記信号配線の他端側と、他の前記第１検査用スイッチング素子が接続された前記信号配線の他端側との間に接続され、オン時にこれら信号配線間を短絡させる第２検査用スイッチング素子とを備え、
一の前記第１検査用スイッチング素子および前記第２検査用スイッチング素子は、前記信号配線の断線を検査する際にそれぞれオンされ、
他の前記第１検査用スイッチング素子は、前記信号配線の断線を検査する際にオフされ、
前記各スイッチング素子は、前記信号配線の断線を検査する際にオンされて前記画素を順次駆動させる
ことを特徴とした表示素子。
一の前記第１検査用スイッチング素子は、前記信号配線の短絡を検査する際にオンされ、
他の前記第１検査用スイッチング素子および前記第２検査用スイッチング素子は、前記信号配線の短絡を検査する際にそれぞれオフされ、
前記スイッチング素子は、前記信号配線の短絡を検査する際にオンされて前記画素を順次駆動させる
ことを特徴とした請求項１記載の表示素子。
複数の画素と、これら画素をそれぞれ駆動させる複数のスイッチング素子と、これらスイッチング素子に信号を送信する複数の信号配線と、これら信号配線に設けられ、これら信号配線を検査する検査回路とを具備し、前記検査回路は、前記信号配線の少なくともいずれかの一端側に設けられ、オン時に前記信号配線に検査信号を供給可能な第１検査用スイッチング素子と、一の前記第１検査用スイッチング素子が接続された前記信号配線の他端側と、他の前記第１検査用スイッチング素子が接続された前記信号配線の他端側との間に接続され、オン時にこれら信号配線間を短絡させる第２検査用スイッチング素子とを備えた表示素子の検査方法であって、
一の前記第１検査用スイッチング素子および前記第２検査用スイッチング素子をそれぞれオンし、他の前記第１検査用スイッチング素子をオフして、前記信号配線に信号を供給した状態で、前記スイッチング素子により前記画素を順次駆動させることで前記信号配線の断線を検査する
ことを特徴とした表示素子の検査方法。
一の前記第１検査用スイッチング素子をオンし、他の前記第１検査用スイッチング素子および前記第２検査用スイッチング素子をそれぞれオフして、一の前記第１検査用スイッチング素子を介して前記信号配線に信号を供給した状態で、前記スイッチング素子により前記画素を順次駆動させることで前記信号配線の短絡を検査する
ことを特徴とした請求項３記載の表示素子の検査方法。