JP2889751B2 - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
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- JP2889751B2 JP2889751B2 JP4032231A JP3223192A JP2889751B2 JP 2889751 B2 JP2889751 B2 JP 2889751B2 JP 4032231 A JP4032231 A JP 4032231A JP 3223192 A JP3223192 A JP 3223192A JP 2889751 B2 JP2889751 B2 JP 2889751B2
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Description
し、特に、液晶表示装置等のフラットディスプレイ装置
を駆動するのに適した駆動回路に関する。
を示している。この液晶表示装置は、ガラス基板1上
に、液晶表示部2と、液晶表示部2を駆動する駆動回路
3とを有している。駆動回路3は、信号線駆動回路3a
と走査線駆動回路3bとを有している。信号線駆動回路
3aは液晶表示部2の信号線4に接続され、走査線駆動
回路3bは液晶表示部2の走査線5に接続されている。
表示装置では、駆動回路3等の周辺回路は、液晶表示部
2とともに、ガラス基板1上に一体的に形成される。よ
り具体的には、周辺回路を構成するトランジスタ等の回
路要素と、液晶表示部2を構成するトランジスタ等の回
路要素とが、同一プロセスにより、ガラス基板1上に形
成される。
回路3に欠陥が生じると、たとえ液晶表示部2に欠陥が
生じていない場合でも、液晶表示装置として正常に機能
しなくなる。このため、駆動回路3に生じる欠陥によっ
て、液晶表示装置の製造歩留りが低下しやすいという問
題がある。
て、シフトレジスタを構成するシフトレジスタセルのひ
とつにでも欠陥が生じると、そのシフトレジスタセルよ
りも後段に位置する全てのシフトレジスタセルの出力が
異常となる。このため、シフトレジスタに生じる欠陥
は、液晶表示装置全体の製造歩留りを低下させる重要な
原因となっている。
る。この駆動回路は、アクティブマトリクス型液晶表示
装置に於ける駆動回路であって、駆動回路内に生じた欠
陥を原因とする液晶表示装置の製造歩留り低下を防止す
るための構成を有している。
明する。図7に示されるように、この駆動回路は、並行
する2列のシフトレジスタ列24及び26を有してい
る。信号線又は走査線の各々には、各シフトレジスタ列
24及び26に属するシフトレジスタセル20a及び2
0bの出力が、バッファ22を介して入力される。すな
わち、1本の信号線又は走査線に対して、並列に配され
た関係を有する2個のシフトレジスタセル20a及び2
0bが、バッファ22を介して接続される。
0a又は20bに欠陥が生じた場合に、そのシフトレジ
スタセル20a又は20bと信号線又は走査線とを接続
する配線の一部(レーザ切断用部分28)をレーザによ
り切断する。この切断(レーザカット)により、欠陥の
あるシフトレジスタセル20a又は20bの出力は、信
号線又は走査線に入力されなくなる。信号線又は走査線
には、欠陥の生じなかったシフトレジスタセルのみを有
するシフトレジスタブロックから、シフトレジスタセル
の出力が入力される。
いる。以下に、この駆動回路の構成上の特徴を説明す
る。この駆動回路は、複数のシフトレジスタ群(n個の
群)に分けられ、各々のシフトレジスタ群は、並行する
2列のシフトレジスタブロックAi及びBi(1≦i≦
n)を有している。信号線又は走査線の各々は、並列に
配された2個のシフトレジスタセル32ai及び32b
iの出力部に接続され、それらの2個のシフトレジスタ
セル32ai及び32biは、それぞれ、並行する2個
のシフトレジスタブロックAi及びBiに属している。
1列目のシフトレジスタブロックAiに属するシフトレ
ジスタセル32aiと信号線又は走査線との間には、ア
ナログスイッチaiが設けられており、2列目のシフト
レジスタブロックBiに属するシフトレジスタ32bi
と信号線又は走査線との間には、アナログスイッチbi
が設けられている。アナログスイッチai及びbiと信
号線又は走査線との間には、出力バッファ32が設けら
れている。また、シフトレジスタブロックAiとシフト
レジスタブロックAi+1との間には、アナログスイッ
チaiが設けられ、シフトレジスタブロックBiとシフ
トレジスタブロックBi+1との間には、アナログスイ
ッチbiが設けられている。この駆動回路では、選択信
号が各アナログスイッチに入力され、欠陥の生じていな
いシフトレジスタブロックが選択される。この従来技術
は、特公平2−13316号公報に開示されている。
従来技術には次に述べる問題がある。
程終了後に於て、駆動回路内の一部に欠陥が生じた場
合、レーザリペア法によりすべての欠陥の回復又は除去
をする必要がある。すなわち、レーザリペアの作業は、
欠陥の数だけ行う必要がある。従って、欠陥が多く生じ
た場合、リペアに要する時間が非常に長くなるため、生
産性が低下し、コストが増加する。
して選択信号を入力する必要がある。少なくとも、(シ
フトレジスタ群の数)×(1個のシフトレジスタ群に属
するシフトレジスタブロックの列数)で定まる数に等し
い数の選択信号を入力しなければならない。この従来技
術によれば、多数の走査線又は信号線を駆動する駆動回
路を実用化することが困難である。
れたものであり、その目的とするところは、表示装置の
駆動回路に生じた欠陥により発生する駆動回路の機能劣
化を容易に防止することができ、駆動回路を備えた表示
装置の製造歩留りを低コストで高めることができる駆動
回路を提供することにある。
列に配された複数のシフトレジスタ群と、該複数のシフ
トレジスタ群のうちの隣接する2個のシフトレジスタ群
を相互に接続する複数の第1論理回路と、該複数のシフ
トレジスタ群からの出力が入力される複数の第2論理回
路とを備えており、該複数のシフトレジスタ群の各々
は、並列に配された複数のシフトレジスタブロックを有
し、該複数のシフトレジスタブロックの各々は、直列に
接続された複数のシフトレジスタセルを有し、該複数の
シフトレジスタセルの各々の出力は、他のシフトレジス
タブロックに属するシフトレジスタセルであって該複数
のシフトレジスタセルの各々に対応するシフトレジスタ
セルの出力とともに、該複数の第2論理回路のうちの対
応する1つに入力されることにより、上記目的が達成さ
れる。
2論理回路は、ORゲート又はANDゲートであっても
よい。
又はNANDゲートであり、前記複数の第2論理回路
は、ANDゲート又はORゲートであり、前記複数のシ
フトレジスタセルの各々は、複数のインバータを有して
おり、反転出力と非反転出力とを出力することができ、
前記第1論理回路に入力される前記シフトレジスタ群の
出力は、該第1論理回路に接続されたシフトレジスタセ
ルの該反転出力であり、前記第2論理回路に入力される
前記シフトレジスタ群の出力は、該第2論理回路に接続
されたシフトレジスタセルの該非反転出力であってもよ
い。
ドを有し、該複数の検査用パッドは、各々、前記複数の
シフトレジスタブロックの各々の出力端子に接続されて
いてもよい。
を有しており、該複数の配線切断修正部分は、それぞ
れ、前記複数のシフトレジスタセルと前記複数の第2論
理回路とを接続する配線に設けられていてもよい。
μm以上離れた位置に形成されており、該配線切断修正
部分は5μm以上の長さを有していることが好ましい。
方法は、前記検査用パッドの電位を測定することによ
り、前記シフトレジスタブロックのうち、欠陥のあるシ
フトレジスタブロックを特定する工程と、特定された該
欠陥のあるシフトレジスタブロックの出力に接続された
前記配線切断修正部分を切断する工程と、を包含し、そ
のことにより上記目的を達成する。
図1は、本発明の実施例(第1の実施例)である駆動回
路の構成を示している。本実施例の駆動回路は、液晶表
示部を駆動する駆動回路であって、液晶表示部とともに
ガラス基板の上に形成されている。この駆動回路は、直
列に接続されたn個のシフトレジスタ群を有している。
各シフトレジスタ群は、並列に接続されたm個のシフト
レジスタブロックを有し、各シフトレジスタブロック
は、直列に接続されたk個のシフトレジスタセルを有し
ている。シフトレジスタセルは、フリップフロップ等の
2値素子である。本実施例のシフトレジスタセルは、ガ
ラス基板上に形成された多結晶シリコン薄膜トランジス
タ(多結晶Si−TFT)により構成されている。液晶
表示部にも多結晶Si−TFT(絵素TFT)が形成さ
れている。シフトレジスタ群とその隣のシフトレジスタ
群との間には、各々、論理回路素子のひとつであるOR
ゲート(第1の論理回路)が挿入されている。本駆動回
路は、更に、信号線又は走査線の数に等しい数のORゲ
ート(第2の論理回路)を有しており、各々のORゲー
トは、m列のシフトレジスタブロックの各々に属するm
個のシフトレジスタセルに接続されている。
路は、k×n本の信号線又は走査線を駆動することがで
きる。
ロック内のk個のシフトレジスタセルについて、図1に
於ける左方から順番に、1段目、2段目、・・・、k−
1段目、及びk段目シフトレジスタセルと称することと
する。また、シフトレジスタブロックについては、図1
に於ける上方から順番に、1列目、2列目、・・・、m
−1列目、m列目シフトレジスタブロックと称し、シフ
トレジスタ群については、図1に於ける左方から順番
に、1番目、2番目、・・・、n−1番目、n番目シフ
トレジスタ群と称することとする。なお、図1に於て、
i番目シフトレジスタ群内のj列目シフトレジスタブロ
ックは、簡単のため、「SRij」で示されている(1
≦i≦n、1≦j≦m)。また、i番目シフトレジスタ
群内のm個の最終段シフトレジスタセルであるk段目シ
フトレジスタセルに接続されているORゲート(第1の
論理回路)は、「ORi」で示されている(1≦i≦n
−1)。i番目シフトレジスタ群内のm個のj段目シフ
トレジスタセルに接続されているORゲート(第2の論
理回路)は、「ORij」で示されている(1≦i≦
n、1≦j≦m)。
構成を説明する。この駆動回路は、スタートパルス信号
の入力を受ける部分を有し、その部分に入力されたスタ
ートパルス信号は、1番目シフトレジスタ群に入力され
る。より具体的には、スタートパルス信号は、1番目シ
フトレジスタ群内に属するm個のシフトレジスタブロッ
クの各々の1段目シフトレジスタセルに、並列的に入力
される。スタートパルス信号が入力された1番目シフト
レジスタ群内の1段目シフトレジスタセルの出力は、そ
れぞれ、隣接する2段目シフトレジスタセルとORゲー
ト(OR11)とに与えられる。同様に、i番目シフト
レジスタ群内のj段目シフトレジスタセル(1≦i≦
n、2≦j≦k−1)は、j−1番目シフトレジスタセ
ルから出力を受け、j+1番目シフトレジスタセルとO
RゲートORijとに信号を出力する。
−1)のk段目シフトレジスタセルの出力は、ORゲー
トORi(1≦i≦n−1)に入力される。そのORゲ
ートORiの出力は、i+1番目シフトレジスタ群内の
m個の1段目シフトレジスタセルに、並列に入力され
る。
ッドP11、・・・、Pnmを有しており、検査用プロ
ービングパッドP11、・・・、Pnmの各々は、プル
ダウン抵抗を介して接地されている。プルダウン抵抗と
検査用プロービングパッドP11、・・・、Pnmとの
間を接続する部分には、それぞれ、検査用プロービング
パッドP11、・・・、Pnmとシフトレジスタブロッ
クのk段目シフトレジスタセルと接続するための出力線
011k、・・・、0nmkが接続されている。このた
め、各シフトレジスタブロックの出力(k段目シフトレ
ジスタの出力)は、対応する検査用プロービングパッド
P11、・・・、Pnmに入力される。出力線011
k、・・・、0nmkには、レーザにより容易に切断さ
れる部分(図1中、○印で示されている)が設けられて
いる。なお、検査用プロービングパッドP11、・・
・、Pnmの各々は、50μm×50μm程度のサイズ
を有している。検査用プロービングパッドP11、・・
・、Pnmのサイズとしては、10μm×10μm程度
から50μm×50μm程度のサイズが好ましい。
(1≦i≦n、1≦j≦m)とを接続する出力線011
1、・・・、0nmkの各々にも、レーザにより容易に
切断される部分(図1中、○印で示されている)が設け
られている。その部分とORゲートORij(1≦i≦
n、1≦j≦m)との間には、プルダウン抵抗を介して
接地される配線が接続されている。リペア工程を容易化
するために、レーザにより切断される部分は、5μm以
上の長さを有しており、他の配線から少なくとも2μm
以上離れた領域に設けられている。
≦m)の各出力は、そのORゲートに入力された複数の
入力信号の論理和であり、それぞれ、表示部の信号線又
は走査線を駆動するために用いられる。本実施例の駆動
回路のうち信号線駆動回路は、データドライバのサンプ
ルホールド回路に於いてORゲートORij(1≦i≦
n、1≦j≦m)に接続されたビデオ信号サンプリング
用アナログスイッチを駆動する。これにより、ビデオ信
号サンプリング用アナログスイッチに入力されるビデオ
信号の強度に応じて、信号線の電位が制御される。
表示装置のレイアウト例を示す平面図である。図2中に
於いて、DYは信号線駆動回路のスタートパルス信号入
力を、φxは信号線駆動回路のクロック信号入力を、φ
yは走査線駆動回路のクロック信号入力を示している。
図2に示される駆動回路3は、信号線駆動回路3a及び
走査線信号回路3bとして使用されているが、信号線駆
動回路3a及び走査線信号回路3bの何れか一方にの
み、本発明の駆動回路を適用することも可能である。
たORゲートを説明するための回路図である。簡単化の
ため入力部が2個の場合の構成が示されているが、シフ
トレジスタブロックの列の数に等しい数の入力部を備え
たORゲートが使用されている。図3(b)は、ORゲ
ートに入力される2つの入力信号(入力A及びB)のレ
ベルが、各々、「0」及び「1」である場合の出力のレ
ベルと入力A及びBのレベルとの関係を示している。
の出力は、ORゲートに入力された複数の入力信号の論
理和であるため、例えばシフトレジスタブロックSR2
1内に於いて、シフトレジスタの出力がLOW(0)に
固定されるような欠陥が生じても、ORゲートの出力は
欠陥の影響を受けず、駆動回路の機能は正常状態に維持
される。一方、シフトレジスタレジスト列の出力がHI
GH(1)に固定されるような欠陥が生じた場合は、検
査用プロービングパッドP11には正常な信号が出力さ
れるが、検査用プロービングパッドP21には、正常な
出力が出力されない。このことから、シフトレジスタブ
ロックSR21内に欠陥が発生していることが検出され
る。この場合、シフトレジスタブロックSR21に属す
るシフトレジスタのK本の出力線O211、O212、
・・・O21Kを全てレーザにより切断(レーザカッ
ト)することにより、シフトレジスタブロックSR21
に生じた欠陥による駆動回路の機能劣化を回復すること
ができる。複数のシフトレジスタブロックに、同じモー
ドの欠陥が発生した場合でも、同様である。
ゲートを説明するための回路図である。入力が2個の場
合の構成が示されている。ANDゲートについても、O
Rゲートと同様に、シフトレジスタブロックの列の数に
等しい数の入力部を備えたANDゲートが使用される。
図4(b)は、ANDゲートに入力される2つの入力信
号(入力A及びB)のレベルが、各々、「0」及び
「1」である場合の出力のレベルと入力A及びBのレベ
ルとの関係を示している。
トの出力は、ANDゲートに入力された複数の入力信号
の論理積であるため、ANDゲートを論理回路として用
いた駆動回路では、シフトレジスタブロックSR21内
に於いて、シフトレジスタブロックSR21の出力がH
IGH(1)に固定されるような欠陥が生じた場合に、
レーザカット等によるリペア工程を行わなくとも、駆動
回路の機能が正常状態に維持される。逆に、シフトレジ
スタブロックSR21の出力がLOW(0)に固定され
るような欠陥が生じた場合には、レーザカット等による
リペア工程を行い、駆動回路の機能を回復することがで
きる。
シフトレジスタブロックの全てに欠陥が生じない限り、
欠陥の修復が可能であり、また、欠陥の種類によっては
修復が不要である。従って、液晶表示パネルの製造歩留
りが向上する。シフトレジスタ群内の全ての列のシフト
レジスタブロックに欠陥が無い限り、駆動回路の機能回
復(救済)が可能となる。このため、駆動回路の欠陥に
よる表示装置の製造歩留り低下が防止される。この結
果、液晶表示部の大型化及び表示の高精化が促進され
る。論理回路としてORゲートが使用されている場合
は、シフトレジスタブロックの出力がLOW(0)に固
定されるような欠陥が生じても、駆動回路の機能は維持
され、リペアが不要となる。論理回路としてANDゲー
トが使用されている場合は、シフトレジスタブロックの
出力がHIGH(1)に固定されるような欠陥が生じて
も、駆動回路の機能が維持され、リペアが不要となる。
例)について説明する。図5は、その実施例である駆動
回路の構成を示している。本実施例の駆動回路は、液晶
表示部を駆動する駆動回路であって、液晶表示部と共に
ガラス基板の上に形成されている。この駆動回路は、直
列に接続されたn個のシフトレジスタ群を有している。
各シフトレジスタ群は、並列に接続されたm個のシフト
レジスタブロックを有し、各シフトレジスタブロック
は、直列に接続されたk個のシフトレジスタセルを有し
ている。本実施例の基本的構成は、第1の実施例の構成
と同様である。
基板上に形成された多結晶Si−TFTにより構成され
ている。具体的には、図5に示されるように、多結晶S
i−TFTのインバータを組み合わせたものである。液
晶表示部にも多結晶Si−TFTからなる絵素TFTが
形成されている(不図示)。各シフトレジスタセルは、
インバータを介した非反転出力と、インバータを一段介
しない反転出力とを出力できる。シフトレジスタ群とそ
の隣のシフトレジスタ群との間には、それぞれ、論理回
路素子のひとつであるNORゲート(第1の論理回路)
が挿入されている。
数のANDゲート(第2の論理回路)を有しており、各
々のANDゲートは、m列のシフトレジスタブロックの
各々に属するm個のシフトレジスタセルに接続されてい
る。ANDゲートの出力は、ビデオ信号サンプリング用
アナログスイッチに接続されており、そのアナログスイ
ッチを駆動する。
構成を説明する。この駆動回路は、スタートパルス信号
の入力を受ける部分を有し、その部分に入力されたスタ
ートパルス信号は、1番目シフトレジスタ群に入力され
る。より具体的には、スタートパルス信号は、1番目シ
フトレジスタ群内に属するm個のシフトレジスタブロッ
クの各々の1段目(1桁目)シフトレジスタセルに、並
列的に入力される。スタートパルス信号が入力された1
番目シフトレジスタ群内の1段目シフトレジスタセルの
出力は、各々、隣接する2段目シフトレジスタセルとA
NDゲートとに与えられる。
レジスタセル(1≦i≦n、2≦j≦k−1)は、j−
1番目シフトレジスタセルから出力を受け、j+1番目
シフトレジスタセルとANDゲートとに信号を出力す
る。
−1)のk段目(最終桁)シフトレジスタセルの出力
は、シフトレジスタ群間に設けられたNORゲートに入
力される。そのNORゲートの出力は、i+1番目シフ
トレジスタ群内のm個の1段目シフトレジスタセルに、
並列に入力される。
群の出力とNORゲートの入力との間の接続構成にあ
る。第1の実施例に於いては、論理ゲートの入力に、最
後の桁のインバータを介した非反転出力が接続されてい
る。一方、第2の実施例に於いては、図5に示されるよ
うに、論理ゲート(NORゲート)の入力に、最後の桁
のインバータを介しない反転出力が接続されている。こ
のような構成により、シフトレジスタブロック間を伝達
される信号の通過するインバータの段数が減じられてい
る。すなわち、第2の実施例では、シフトレジスタ群と
シフトレジスタ群との間で信号が伝達されるインバータ
の段数が、第1の実施例に比較して、一段分少ない。一
方、ANDゲートへは、図5に示されるように、インバ
ータを介した非反転出力が入力される。
ッドP11、・・・、Pnmを有しており、検査用プロ
ービングパッドP11、・・・、Pnmの各々は、プル
ダウン抵抗を介して接地されている。プルアップダウン
と検査用プロービングパッドP11、・・・、Pnmと
の間を接続する部分には、それぞれ、検査用プロービン
グパッドP11、・・・、Pnmとシフトレジスタブロ
ックのk段目(最終桁)シフトレジスタセルと接続する
ための出力線011k、・・・、0nmkが接続されて
いる。このため、各シフトレジスタブロックの出力(k
段目シフトレジスタの出力)は、対応する検査用プロー
ビングパッドP11、・・・、Pnmに入力される。出
力線011k、・・・、0nmkには、レーザにより容
易に切断される部分(図中、矢印で示されている)が設
けられている。
・・・、Pnmの各々は、50μm×50μm程度のサ
イズを有している。検査用プロービングパッドP11、
・・・、Pnmのサイズとしては、10μm×10μm
程度から50μm×50μm程度のサイズが好ましい。
する出力線の各々にも、レーザにより容易に切断される
部分(図中、矢印で示されている部分)が設けられてい
る。その部分とANDゲートとの間には、プルアップ抵
抗を介して電源に接続された配線が設けられている。リ
ペア工程を容易化するために、レーザにより切断される
部分は、5μm以上の長さを有しており、他の配線から
少なくとも2μm以上離れた領域に設けられている。
トに入力された複数の入力信号の論理積であり、それぞ
れ、表示部の信号線を駆動するために用いられる。本実
施例の駆動回路のうち信号線駆動回路は、データドライ
バのサンプルホールド回路(サンプルホールダ)に於い
てANDゲートに接続されたビデオ信号サンプリング用
アナログスイッチを駆動する。これにより、ビデオ信号
サンプリング用アナログスイッチに入力されるビデオ信
号の強度に応じて、信号線の電位が制御される。
トレジスタの非反転出力がHIGH(1)に固定される
欠陥が発生した場合には、NORゲートの入力がLOW
(0)となり、ANDゲートの入力がHIGH(1)と
なるため、一つのシフトレジスタ群に於いて並列に形成
されたシフトレジスタブロックのうち、すべての列のシ
フトレジスタブロックがそのような欠陥を有しない限
り、表示が正常に行われることになる。また、シフトレ
ジスタの非反転出力がLOW(0)に固定される欠陥が
発生した場合には、ANDゲートの入力がLOW(0)
になるために、そのままでは、表示に欠陥の影響が生じ
る。しかし、検査用パッドをプロービングすることによ
り、そのような欠陥を有するシフトレジスタブロックを
特定することができる。そのような欠陥を有するシフト
レジスタブロックの各出力線を、レーザで切断すること
により、欠陥からの救済が行われる。
トに置き換え、ANDゲートをORゲートに置き換えた
他の実施例によれば、シフトレジスタの非反転出力がL
OW(0)に固定される欠陥が発生した場合には、NA
NDゲートの入力がHIGH(1)となり、ORゲート
の入力がLOW(0)となるため、一つのシフトレジス
タ群に於いて並列に形成されたシフトレジスタブロック
のうち、すべての列のシフトレジスタブロックがそのよ
うな欠陥を有しない限り、表示が正常に行われることに
なる。また、シフトレジスタの非反転出力がHIGH
(1)に固定される欠陥が発生した場合には、ORゲー
トの入力がHIGH(1)になるために、そのままで
は、表示に欠陥の影響が生じる。しかし、検査用パッド
をプロービングすることにより、そのような欠陥を有す
るシフトレジスタブロックを特定し、そのような欠陥を
有するシフトレジスタブロックの各出力線をレーザで切
断することにより、欠陥からの救済が行われる。
スタの欠陥モードとして非反転出力がLOW(0)に固
定される状態の欠陥が発生しやすい場合は、第2の実施
例のNORゲートをNANDゲートに置き換え、AND
ゲートをORゲートに置き換えた構成とすることが好ま
しい。この場合、プルアップ抵抗をプルダウン抵抗に置
き換える必要がある。
トレジスタレジスタ群内の全て列のシフトレジスタブロ
ックに欠陥が無い限り、欠陥からの救済が可能である。
また、欠陥の種類によってはレーザリペア工程が不要と
なるため、レーザリペア工程時間が大幅に短縮される。
特に、第1の実施例では、各々のシフトレジスタブロッ
ク内に自動的に救済される欠陥(出力がLOW(0)に
固定される欠陥)が生じた場合でも、そのシフトレジス
タブロック内の各々のシフトレジスタセル(各桁)の出
力が自動的に救済されない出力(HIGH(1)の出
力)が出るため、必ず、リペアが必要であったが、第2
の実施例ではそのような必要がない。
フトレジスタブロックへ信号が伝達されるとき、その信
号が通過するゲートの数が従来の駆動回路に比較してゲ
ート一段分だけ減少しているため、論理回路を挿入した
ことを原因として第1の実施例に於いて生じたシフトレ
ジスタブロック間の信号遅延問題が、解消されている。
このため、本実施例の駆動回路により駆動される表示部
には、駆動回路内の信号遅延時間の差を原因とする表示
ムラがない。
バータは、多結晶Si−TFTにより構成されている。
従って、表示部分のTFT(絵素TFT)を形成する際
に、駆動回路のTFTを形成することができる。
リシリコンTFT又はノンドープポリシリコン薄膜を用
いて構成されていることが好ましい。このように構成す
れば、製造工程が増加しない。
ル一体集積型駆動回路として、特に優れた効果を発揮す
るが、他の表示装置の駆動回路としても使用できる。
全ての列のシフトレジスタブロックに欠陥が無い限り、
駆動回路の機能回復(救済)が可能となる。このため、
駆動回路の欠陥による表示装置の製造歩留り低下が防止
される。
の差を原因とする表示ムラが防止される。
置のレイアウトを示す平面図である。
するための回路図である。
めの回路図である。
る。
る。
Claims (7)
- 【請求項1】直列に配された複数のシフトレジスタ群
と、該複数のシフトレジスタ群のうちの隣接する2個の
シフトレジスタ群を相互に接続する複数の第1論理回路
と、該複数のシフトレジスタ群からの出力が入力される
複数の第2論理回路とを備えており、 該複数のシフトレジスタ群の各々は、並列に配された複
数のシフトレジスタブロックを有し、 該複数のシフトレジスタブロックの各々は、直列に接続
された複数のシフトレジスタセルを有し、 該複数のシフトレジスタセルの各々の出力は、他のシフ
トレジスタブロックに属するシフトレジスタセルであっ
て該複数のシフトレジスタセルの各々に対応するシフト
レジスタセルの出力とともに、該複数の第2論理回路の
うちの対応する1つに入力される表示装置の駆動回路。 - 【請求項2】前記複数の第1論理回路及び前記複数の第
2論理回路は、ORゲート又はANDゲートである請求
項1に記載の駆動回路。 - 【請求項3】前記複数の第1論理回路は、NORゲート
又はNANDゲートであり、 前記複数の第2論理回路は、ANDゲート又はORゲー
トであり、 前記複数のシフトレジスタセルの各々は、複数のインバ
ータを有しており、反転出力と非反転出力とを出力する
ことができ、 前記第1論理回路に入力される前記シフトレジスタ群の
出力は、該第1論理回路に接続されたシフトレジスタセ
ルの該反転出力であり、 前記第2論理回路に入力される前記シフトレジスタ群の
出力は、該第2論理回路に接続されたシフトレジスタセ
ルの該非反転出力である請求項1に記載の駆動回路。 - 【請求項4】前記駆動回路は、更に、複数の検査用パッ
ドを有し、該複数の検査用パッドは、各々、前記複数の
シフトレジスタブロックの各々の出力端子に接続されて
いる請求項1に記載の駆動回路。 - 【請求項5】前記駆動回路は、複数の配線切断修正部分
を有しており、該複数の配線切断修正部分は、それぞ
れ、前記複数のシフトレジスタセルと前記複数の第2論
理回路とを接続する配線に設けられている請求項1に記
載の駆動回路。 - 【請求項6】前記配線切断修正部分は、他の配線から2
μm以上離れた位置に形成されており、該配線切断修正
部分は5μm以上の長さを有している請求項6に記載の
駆動回路。 - 【請求項7】請求項5に記載の前記駆動回路を検査し、
修正する方法であって、 前記検査用パッドの電位を測定することにより、前記シ
フトレジスタブロックのうち、欠陥のあるシフトレジス
タブロックを特定する工程と、 特定された該欠陥のあるシフトレジスタブロックの出力
に接続された前記配線切断修正部分を切断する工程と、
を包含する駆動回路の検査及び修正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4032231A JP2889751B2 (ja) | 1991-10-17 | 1992-02-19 | 表示装置の駆動回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-269785 | 1991-10-17 | ||
JP26978591 | 1991-10-17 | ||
JP4032231A JP2889751B2 (ja) | 1991-10-17 | 1992-02-19 | 表示装置の駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05165438A JPH05165438A (ja) | 1993-07-02 |
JP2889751B2 true JP2889751B2 (ja) | 1999-05-10 |
Family
ID=26370768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4032231A Expired - Lifetime JP2889751B2 (ja) | 1991-10-17 | 1992-02-19 | 表示装置の駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2889751B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW255032B (ja) * | 1993-12-20 | 1995-08-21 | Sharp Kk | |
CN113675183B (zh) * | 2020-05-15 | 2024-01-30 | 敦泰电子股份有限公司 | 显示驱动电路的系统级静电放电保护电路与方法 |
-
1992
- 1992-02-19 JP JP4032231A patent/JP2889751B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05165438A (ja) | 1993-07-02 |
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