JPH05165438A - 表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】 【構成】並行する複数のシフトレジスタ列を有してお
り、並列に配されたシフトレジスタセルの複数の出力
が、論理ゲートを介して、出力される駆動回路である。
各シフトレジスタ列は、複数のブロックに分割されてお
り、各ブロックの出力は、論理ゲートを介して、隣のブ
ロックに伝達される。 【効果】シフトレジスタ群内の全ての列のシフトレジス
タブロックに欠陥が発生し無い限り、駆動回路の機能の
回復（救済）が可能となり、駆動回路の欠陥による表示
装置の製造歩留り低下が防止される。論理回路としてＯ
Ｒゲートが使用されている場合は、シフトレジスタブロ
ックの出力がＬＯＷ（０）に固定されるような欠陥が生
じても、駆動回路の機能は維持され、リペアが不要とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は表示装置の駆動回路に関
し、特に、液晶表示装置等のフラットディスプレイ装置
を駆動するのに適した駆動回路に関する。

【０００２】

【従来の技術】図６は、液晶表示装置の平面レイアウト
を示している。この液晶表示装置は、ガラス基板１上
に、液晶表示部２と、液晶表示部２を駆動する駆動回路
３とを有している。駆動回路３は、信号線駆動回路３ａ
と走査線駆動回路３ｂとを有している。信号線駆動回路
３ａは液晶表示部２の信号線４に接続され、走査線駆動
回路３ｂは液晶表示部２の走査線５に接続されている。

【０００３】周辺回路内蔵アクティブマトリクス型液晶
表示装置では、駆動回路３等の周辺回路は、液晶表示部
２とともに、ガラス基板１上に一体的に形成される。よ
り具体的には、周辺回路を構成するトランジスタ等の回
路要素と、液晶表示部２を構成するトランジスタ等の回
路要素とが、同一プロセスにより、ガラス基板１上に形
成される。

【０００４】このような液晶表示装置に於いては、駆動
回路３に欠陥が生じると、たとえ液晶表示部２に欠陥が
生じていない場合でも、液晶表示装置として正常に機能
しなくなる。このため、駆動回路３に生じる欠陥によっ
て、液晶表示装置の製造歩留りが低下しやすいという問
題がある。

【０００５】特に、駆動回路のシフトレジスタに於い
て、シフトレジスタを構成するシフトレジスタセルのひ
とつにでも欠陥が生じると、そのシフトレジスタセルよ
りも後段に位置する全てのシフトレジスタセルの出力が
異常となる。このため、シフトレジスタに生じる欠陥
は、液晶表示装置全体の製造歩留りを低下させる重要な
原因となっている。

【０００６】図７は従来の駆動回路の一例を示してい
る。この駆動回路は、アクティブマトリクス型液晶表示
装置に於ける駆動回路であって、駆動回路内に生じた欠
陥を原因とする液晶表示装置の製造歩留り低下を防止す
るための構成を有している。

【０００７】以下に、この駆動回路の構成上の特徴を説
明する。図７に示されるように、この駆動回路は、並行
する２列のシフトレジスタ列２４及び２６を有してい
る。信号線又は走査線の各々には、各シフトレジスタ列
２４及び２６に属するシフトレジスタセル２０ａ及び２
０ｂの出力が、バッファ２２を介して入力される。すな
わち、１本の信号線又は走査線に対して、並列に配され
た関係を有する２個のシフトレジスタセル２０ａ及び２
０ｂが、バッファ２２を介して接続される。

【０００８】駆動回路の何れかのシフトレジスタセル２
０ａ又は２０ｂに欠陥が生じた場合に、そのシフトレジ
スタセル２０ａ又は２０ｂと信号線又は走査線とを接続
する配線の一部（レーザ切断用部分２８）をレーザによ
り切断する。この切断（レーザカット）により、欠陥の
あるシフトレジスタセル２０ａ又は２０ｂの出力は、信
号線又は走査線に入力されなくなる。信号線又は走査線
には、欠陥の生じなかったシフトレジスタセルのみを有
するシフトレジスタブロックから、シフトレジスタセル
の出力が入力される。

【０００９】図８は、従来の駆動回路の他の例を示して
いる。以下に、この駆動回路の構成上の特徴を説明す
る。この駆動回路は、複数のシフトレジスタ群（ｎ個の
群）に分けられ、各々のシフトレジスタ群は、並行する
２列のシフトレジスタブロックＡｉ及びＢｉ（１≦ｉ≦
ｎ）を有している。信号線又は走査線の各々は、並列に
配された２個のシフトレジスタセル３２ａｉ及び３２ｂ
ｉの出力部に接続され、それらの２個のシフトレジスタ
セル３２ａｉ及び３２ｂｉは、それぞれ、並行する２個
のシフトレジスタブロックＡｉ及びＢｉに属している。
１列目のシフトレジスタブロックＡｉに属するシフトレ
ジスタセル３２ａｉと信号線又は走査線との間には、ア
ナログスイッチａｉが設けられており、２列目のシフト
レジスタブロックＢｉに属するシフトレジスタ３２ｂｉ
と信号線又は走査線との間には、アナログスイッチｂｉ
が設けられている。アナログスイッチａｉ及びｂｉと信
号線又は走査線との間には、出力バッファ３２が設けら
れている。また、シフトレジスタブロックＡｉとシフト
レジスタブロックＡｉ＋１との間には、アナログスイッ
チａｉが設けられ、シフトレジスタブロックＢｉとシフ
トレジスタブロックＢｉ＋１との間には、アナログスイ
ッチｂｉが設けられている。この駆動回路では、選択信
号が各アナログスイッチに入力され、欠陥の生じていな
いシフトレジスタブロックが選択される。この従来技術
は、特公平２−１３３１６号公報に開示されている。

【００１０】

【発明が解決しようとする課題】しかしながら、上述の
従来技術には次に述べる問題がある。

【００１１】第１の従来例では、製造工程中又は製造工
程終了後に於て、駆動回路内の一部に欠陥が生じた場
合、レーザリペア法によりすべての欠陥の回復又は除去
をする必要がある。すなわち、レーザリペアの作業は、
欠陥の数だけ行う必要がある。従って、欠陥が多く生じ
た場合、リペアに要する時間が非常に長くなるため、生
産性が低下し、コストが増加する。

【００１２】第２の従来例では、外部から駆動回路に対
して選択信号を入力する必要がある。少なくとも、（シ
フトレジスタ群の数）×（１個のシフトレジスタ群に属
するシフトレジスタブロックの列数）で定まる数に等し
い数の選択信号を入力しなければならない。この従来技
術によれば、多数の走査線又は信号線を駆動する駆動回
路を実用化することが困難である。

【００１３】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、表示装置の
駆動回路に生じた欠陥により発生する駆動回路の機能劣
化を容易に防止することができ、駆動回路を備えた表示
装置の製造歩留りを低コストで高めることができる駆動
回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明の駆動回路は、直
列に配された複数のシフトレジスタ群と、該複数のシフ
トレジスタ群のうちの隣接する２個のシフトレジスタ群
を相互に接続する複数の第１論理回路と、該複数のシフ
トレジスタ群からの出力が入力される複数の第２論理回
路とを備えており、該複数のシフトレジスタ群の各々
は、並列に配された複数のシフトレジスタブロックを有
し、該複数のシフトレジスタブロックの各々は、直列に
接続された複数のシフトレジスタセルを有し、該複数の
シフトレジスタセルの各々の出力は、他のシフトレジス
タブロックに属するシフトレジスタセルであって該複数
のシフトレジスタセルの各々に対応するシフトレジスタ
セルの出力とともに、該複数の第２論理回路のうちの対
応する１つに入力されることにより、上記目的が達成さ
れる。

【００１５】前記複数の第１論理回路及び前記複数の第
２論理回路は、ＯＲゲート又はＡＮＤゲートであっても
よい。

【００１６】前記複数の第１論理回路は、ＮＯＲゲート
又はＮＡＮＤゲートであり、前記複数の第２論理回路
は、ＡＮＤゲート又はＯＲゲートであり、前記複数のシ
フトレジスタセルの各々は、複数のインバータを有して
おり、反転出力と非反転出力とを出力することができ、
前記第１論理回路に入力される前記シフトレジスタ群の
出力は、該第１論理回路に接続されたシフトレジスタセ
ルの該反転出力であり、前記第２論理回路に入力される
前記シフトレジスタ群の出力は、該第２論理回路に接続
されたシフトレジスタセルの該非反転出力であってもよ
い。

【００１７】前記駆動回路は、更に、複数の検査用パッ
ドを有し、該複数の検査用パッドは、各々、前記複数の
シフトレジスタブロックの各々の出力端子に接続されて
いてもよい。

【００１８】前記駆動回路は、複数の配線切断修正部分
を有しており、該複数の配線切断修正部分は、それぞ
れ、前記複数のシフトレジスタセルと前記複数の第２論
理回路とを接続する配線に設けられていてもよい。

【００１９】前記配線切断修正部分は、他の配線から２
μｍ以上離れた位置に形成されており、該配線切断修正
部分は５μｍ以上の長さを有していることが好ましい。

【００２０】本発明の前記駆動回路を検査し、修正する
方法は、前記検査用パッドの電位を測定することによ
り、前記シフトレジスタブロックのうち、欠陥のあるシ
フトレジスタブロックを特定する工程と、特定された該
欠陥のあるシフトレジスタブロックの出力に接続された
前記配線切断修正部分を切断する工程と、を包含し、そ
のことにより上記目的を達成する。

【００２１】

【実施例】以下に、本発明を実施例について説明する。
図１は、本発明の実施例（第１の実施例）である駆動回
路の構成を示している。本実施例の駆動回路は、液晶表
示部を駆動する駆動回路であって、液晶表示部とともに
ガラス基板の上に形成されている。この駆動回路は、直
列に接続されたｎ個のシフトレジスタ群を有している。
各シフトレジスタ群は、並列に接続されたｍ個のシフト
レジスタブロックを有し、各シフトレジスタブロック
は、直列に接続されたｋ個のシフトレジスタセルを有し
ている。シフトレジスタセルは、フリップフロップ等の
２値素子である。本実施例のシフトレジスタセルは、ガ
ラス基板上に形成された多結晶シリコン薄膜トランジス
タ（多結晶Ｓｉ−ＴＦＴ）により構成されている。液晶
表示部にも多結晶Ｓｉ−ＴＦＴ（絵素ＴＦＴ）が形成さ
れている。シフトレジスタ群とその隣のシフトレジスタ
群との間には、各々、論理回路素子のひとつであるＯＲ
ゲート（第１の論理回路）が挿入されている。本駆動回
路は、更に、信号線又は走査線の数に等しい数のＯＲゲ
ート（第２の論理回路）を有しており、各々のＯＲゲー
トは、ｍ列のシフトレジスタブロックの各々に属するｍ
個のシフトレジスタセルに接続されている。

【００２２】このような構成により、本実施例の駆動回
路は、ｋ×ｎ本の信号線又は走査線を駆動することがで
きる。

【００２３】以下、本明細書では、各シフトレジスタブ
ロック内のｋ個のシフトレジスタセルについて、図１に
於ける左方から順番に、１段目、２段目、・・・、ｋ−
１段目、及びｋ段目シフトレジスタセルと称することと
する。また、シフトレジスタブロックについては、図１
に於ける上方から順番に、１列目、２列目、・・・、ｍ
−１列目、ｍ列目シフトレジスタブロックと称し、シフ
トレジスタ群については、図１に於ける左方から順番
に、１番目、２番目、・・・、ｎ−１番目、ｎ番目シフ
トレジスタ群と称することとする。なお、図１に於て、
ｉ番目シフトレジスタ群内のｊ列目シフトレジスタブロ
ックは、簡単のため、「ＳＲｉｊ」で示されている（１
≦ｉ≦ｎ、１≦ｊ≦ｍ）。また、ｉ番目シフトレジスタ
群内のｍ個の最終段シフトレジスタセルであるｋ段目シ
フトレジスタセルに接続されているＯＲゲート（第１の
論理回路）は、「ＯＲｉ」で示されている（１≦ｉ≦ｎ
−１）。ｉ番目シフトレジスタ群内のｍ個のｊ段目シフ
トレジスタセルに接続されているＯＲゲート（第２の論
理回路）は、「ＯＲｉｊ」で示されている（１≦ｉ≦
ｎ、１≦ｊ≦ｍ）。

【００２４】次に、より詳細に、本実施例の駆動回路の
構成を説明する。この駆動回路は、スタートパルス信号
の入力を受ける部分を有し、その部分に入力されたスタ
ートパルス信号は、１番目シフトレジスタ群に入力され
る。より具体的には、スタートパルス信号は、１番目シ
フトレジスタ群内に属するｍ個のシフトレジスタブロッ
クの各々の１段目シフトレジスタセルに、並列的に入力
される。スタートパルス信号が入力された１番目シフト
レジスタ群内の１段目シフトレジスタセルの出力は、そ
れぞれ、隣接する２段目シフトレジスタセルとＯＲゲー
ト（ＯＲ１１）とに与えられる。同様に、ｉ番目シフト
レジスタ群内のｊ段目シフトレジスタセル（１≦ｉ≦
ｎ、２≦ｊ≦ｋ−１）は、ｊ−１番目シフトレジスタセ
ルから出力を受け、ｊ＋１番目シフトレジスタセルとＯ
ＲゲートＯＲｉｊとに信号を出力する。

【００２５】一方、ｉ番目シフトレジスタ群内（ｉ≦ｎ
−１）のｋ段目シフトレジスタセルの出力は、ＯＲゲー
トＯＲｉ（１≦ｉ≦ｎ−１）に入力される。そのＯＲゲ
ートＯＲｉの出力は、ｉ＋１番目シフトレジスタ群内の
ｍ個の１段目シフトレジスタセルに、並列に入力され
る。

【００２６】駆動回路は、更に、検査用プロービングパ
ッドＰ１１、・・・、Ｐｎｍを有しており、検査用プロ
ービングパッドＰ１１、・・・、Ｐｎｍの各々は、プル
ダウン抵抗を介して接地されている。プルダウン抵抗と
検査用プロービングパッドＰ１１、・・・、Ｐｎｍとの
間を接続する部分には、それぞれ、検査用プロービング
パッドＰ１１、・・・、Ｐｎｍとシフトレジスタブロッ
クのｋ段目シフトレジスタセルと接続するための出力線
０１１ｋ、・・・、０ｎｍｋが接続されている。このた
め、各シフトレジスタブロックの出力（ｋ段目シフトレ
ジスタの出力）は、対応する検査用プロービングパッド
Ｐ１１、・・・、Ｐｎｍに入力される。出力線０１１
ｋ、・・・、０ｎｍｋには、レーザにより容易に切断さ
れる部分（図１中、○印で示されている）が設けられて
いる。なお、検査用プロービングパッドＰ１１、・・
・、Ｐｎｍの各々は、５０μｍ×５０μｍ程度のサイズ
を有している。検査用プロービングパッドＰ１１、・・
・、Ｐｎｍのサイズとしては、１０μｍ×１０μｍ程度
から５０μｍ×５０μｍ程度のサイズが好ましい。

【００２７】各シフトレジスタとＯＲゲートＯＲｉｊ
（１≦ｉ≦ｎ、１≦ｊ≦ｍ）とを接続する出力線０１１
１、・・・、０ｎｍｋの各々にも、レーザにより容易に
切断される部分（図１中、○印で示されている）が設け
られている。その部分とＯＲゲートＯＲｉｊ（１≦ｉ≦
ｎ、１≦ｊ≦ｍ）との間には、プルダウン抵抗を介して
接地される配線が接続されている。リペア工程を容易化
するために、レーザにより切断される部分は、５μｍ以
上の長さを有しており、他の配線から少なくとも２μｍ
以上離れた領域に設けられている。

【００２８】ＯＲゲートＯＲｉｊ（１≦ｉ≦ｎ、１≦ｊ
≦ｍ）の各出力は、そのＯＲゲートに入力された複数の
入力信号の論理和であり、それぞれ、表示部の信号線又
は走査線を駆動するために用いられる。本実施例の駆動
回路のうち信号線駆動回路は、データドライバのサンプ
ルホールド回路に於いてＯＲゲートＯＲｉｊ（１≦ｉ≦
ｎ、１≦ｊ≦ｍ）に接続されたビデオ信号サンプリング
用アナログスイッチを駆動する。これにより、ビデオ信
号サンプリング用アナログスイッチに入力されるビデオ
信号の強度に応じて、信号線の電位が制御される。

【００２９】図２は、本発明の駆動回路３を備えた液晶
表示装置のレイアウト例を示す平面図である。図２中に
於いて、ＤＹは信号線駆動回路のスタートパルス信号入
力を、φｘは信号線駆動回路のクロック信号入力を、φ
ｙは走査線駆動回路のクロック信号入力を示している。
図２に示される駆動回路３は、信号線駆動回路３ａ及び
走査線信号回路３ｂとして使用されているが、信号線駆
動回路３ａ及び走査線信号回路３ｂの何れか一方にの
み、本発明の駆動回路を適用することも可能である。

【００３０】図３（ａ）は、本発明の実施例で用いられ
たＯＲゲートを説明するための回路図である。簡単化の
ため入力部が２個の場合の構成が示されているが、シフ
トレジスタブロックの列の数に等しい数の入力部を備え
たＯＲゲートが使用されている。図３（ｂ）は、ＯＲゲ
ートに入力される２つの入力信号（入力Ａ及びＢ）のレ
ベルが、各々、「０」及び「１」である場合の出力のレ
ベルと入力Ａ及びＢのレベルとの関係を示している。

【００３１】図３（ｂ）に示されるように、ＯＲゲート
の出力は、ＯＲゲートに入力された複数の入力信号の論
理和であるため、例えばシフトレジスタブロックＳＲ２
１内に於いて、シフトレジスタの出力がＬＯＷ（０）に
固定されるような欠陥が生じても、ＯＲゲートの出力は
欠陥の影響を受けず、駆動回路の機能は正常状態に維持
される。一方、シフトレジスタレジスト列の出力がＨＩ
ＧＨ（１）に固定されるような欠陥が生じた場合は、検
査用プロービングパッドＰ１１には正常な信号が出力さ
れるが、検査用プロービングパッドＰ２１には、正常な
出力が出力されない。このことから、シフトレジスタブ
ロックＳＲ２１内に欠陥が発生していることが検出され
る。この場合、シフトレジスタブロックＳＲ２１に属す
るシフトレジスタのＫ本の出力線Ｏ２１１、Ｏ２１２、
・・・Ｏ２１Ｋを全てレーザにより切断（レーザカッ
ト）することにより、シフトレジスタブロックＳＲ２１
に生じた欠陥による駆動回路の機能劣化を回復すること
ができる。複数のシフトレジスタブロックに、同じモー
ドの欠陥が発生した場合でも、同様である。

【００３２】図４（ａ）は、本発明に用いられるＡＮＤ
ゲートを説明するための回路図である。入力が２個の場
合の構成が示されている。ＡＮＤゲートについても、Ｏ
Ｒゲートと同様に、シフトレジスタブロックの列の数に
等しい数の入力部を備えたＡＮＤゲートが使用される。
図４（ｂ）は、ＡＮＤゲートに入力される２つの入力信
号（入力Ａ及びＢ）のレベルが、各々、「０」及び
「１」である場合の出力のレベルと入力Ａ及びＢのレベ
ルとの関係を示している。

【００３３】図４（ｂ）に示されるように、ＡＮＤゲー
トの出力は、ＡＮＤゲートに入力された複数の入力信号
の論理積であるため、ＡＮＤゲートを論理回路として用
いた駆動回路では、シフトレジスタブロックＳＲ２１内
に於いて、シフトレジスタブロックＳＲ２１の出力がＨ
ＩＧＨ（１）に固定されるような欠陥が生じた場合に、
レーザカット等によるリペア工程を行わなくとも、駆動
回路の機能が正常状態に維持される。逆に、シフトレジ
スタブロックＳＲ２１の出力がＬＯＷ（０）に固定され
るような欠陥が生じた場合には、レーザカット等による
リペア工程を行い、駆動回路の機能を回復することがで
きる。

【００３４】このように本実施例では、並列に配された
シフトレジスタブロックの全てに欠陥が生じない限り、
欠陥の修復が可能であり、また、欠陥の種類によっては
修復が不要である。従って、液晶表示パネルの製造歩留
りが向上する。シフトレジスタ群内の全ての列のシフト
レジスタブロックに欠陥が無い限り、駆動回路の機能回
復（救済）が可能となる。このため、駆動回路の欠陥に
よる表示装置の製造歩留り低下が防止される。この結
果、液晶表示部の大型化及び表示の高精化が促進され
る。論理回路としてＯＲゲートが使用されている場合
は、シフトレジスタブロックの出力がＬＯＷ（０）に固
定されるような欠陥が生じても、駆動回路の機能は維持
され、リペアが不要となる。論理回路としてＡＮＤゲー
トが使用されている場合は、シフトレジスタブロックの
出力がＨＩＧＨ（１）に固定されるような欠陥が生じて
も、駆動回路の機能が維持され、リペアが不要となる。

【００３５】以下に、本発明の他の実施例（第２の実施
例）について説明する。図５は、その実施例である駆動
回路の構成を示している。本実施例の駆動回路は、液晶
表示部を駆動する駆動回路であって、液晶表示部と共に
ガラス基板の上に形成されている。この駆動回路は、直
列に接続されたｎ個のシフトレジスタ群を有している。
各シフトレジスタ群は、並列に接続されたｍ個のシフト
レジスタブロックを有し、各シフトレジスタブロック
は、直列に接続されたｋ個のシフトレジスタセルを有し
ている。本実施例の基本的構成は、第１の実施例の構成
と同様である。

【００３６】本実施例のシフトレジスタセルは、ガラス
基板上に形成された多結晶Ｓｉ−ＴＦＴにより構成され
ている。具体的には、図５に示されるように、多結晶Ｓ
ｉ−ＴＦＴのインバータを組み合わせたものである。液
晶表示部にも多結晶Ｓｉ−ＴＦＴからなる絵素ＴＦＴが
形成されている（不図示）。各シフトレジスタセルは、
インバータを介した非反転出力と、インバータを一段介
しない反転出力とを出力できる。シフトレジスタ群とそ
の隣のシフトレジスタ群との間には、それぞれ、論理回
路素子のひとつであるＮＯＲゲート（第１の論理回路）
が挿入されている。

【００３７】本駆動回路は、更に、信号線の数に等しい
数のＡＮＤゲート（第２の論理回路）を有しており、各
々のＡＮＤゲートは、ｍ列のシフトレジスタブロックの
各々に属するｍ個のシフトレジスタセルに接続されてい
る。ＡＮＤゲートの出力は、ビデオ信号サンプリング用
アナログスイッチに接続されており、そのアナログスイ
ッチを駆動する。

【００３８】次に、より詳細に、本実施例の駆動回路の
構成を説明する。この駆動回路は、スタートパルス信号
の入力を受ける部分を有し、その部分に入力されたスタ
ートパルス信号は、１番目シフトレジスタ群に入力され
る。より具体的には、スタートパルス信号は、１番目シ
フトレジスタ群内に属するｍ個のシフトレジスタブロッ
クの各々の１段目（１桁目）シフトレジスタセルに、並
列的に入力される。スタートパルス信号が入力された１
番目シフトレジスタ群内の１段目シフトレジスタセルの
出力は、各々、隣接する２段目シフトレジスタセルとＡ
ＮＤゲートとに与えられる。

【００３９】ｉ番目シフトレジスタ群内のｊ段目シフト
レジスタセル（１≦ｉ≦ｎ、２≦ｊ≦ｋ−１）は、ｊ−
１番目シフトレジスタセルから出力を受け、ｊ＋１番目
シフトレジスタセルとＡＮＤゲートとに信号を出力す
る。

【００４０】一方、ｉ番目シフトレジスタ群内（ｉ≦ｎ
−１）のｋ段目（最終桁）シフトレジスタセルの出力
は、シフトレジスタ群間に設けられたＮＯＲゲートに入
力される。そのＮＯＲゲートの出力は、ｉ＋１番目シフ
トレジスタ群内のｍ個の１段目シフトレジスタセルに、
並列に入力される。

【００４１】本実施例の主要な特徴は、シフトレジスタ
群の出力とＮＯＲゲートの入力との間の接続構成にあ
る。第１の実施例に於いては、論理ゲートの入力に、最
後の桁のインバータを介した非反転出力が接続されてい
る。一方、第２の実施例に於いては、図５に示されるよ
うに、論理ゲート（ＮＯＲゲート）の入力に、最後の桁
のインバータを介しない反転出力が接続されている。こ
のような構成により、シフトレジスタブロック間を伝達
される信号の通過するインバータの段数が減じられてい
る。すなわち、第２の実施例では、シフトレジスタ群と
シフトレジスタ群との間で信号が伝達されるインバータ
の段数が、第１の実施例に比較して、一段分少ない。一
方、ＡＮＤゲートへは、図５に示されるように、インバ
ータを介した非反転出力が入力される。

【００４２】駆動回路は、更に、検査用プロービングパ
ッドＰ１１、・・・、Ｐｎｍを有しており、検査用プロ
ービングパッドＰ１１、・・・、Ｐｎｍの各々は、プル
ダウン抵抗を介して接地されている。プルアップダウン
と検査用プロービングパッドＰ１１、・・・、Ｐｎｍと
の間を接続する部分には、それぞれ、検査用プロービン
グパッドＰ１１、・・・、Ｐｎｍとシフトレジスタブロ
ックのｋ段目（最終桁）シフトレジスタセルと接続する
ための出力線０１１ｋ、・・・、０ｎｍｋが接続されて
いる。このため、各シフトレジスタブロックの出力（ｋ
段目シフトレジスタの出力）は、対応する検査用プロー
ビングパッドＰ１１、・・・、Ｐｎｍに入力される。出
力線０１１ｋ、・・・、０ｎｍｋには、レーザにより容
易に切断される部分（図中、矢印で示されている）が設
けられている。

【００４３】なお、検査用プロービングパッドＰ１１、
・・・、Ｐｎｍの各々は、５０μｍ×５０μｍ程度のサ
イズを有している。検査用プロービングパッドＰ１１、
・・・、Ｐｎｍのサイズとしては、１０μｍ×１０μｍ
程度から５０μｍ×５０μｍ程度のサイズが好ましい。

【００４４】各シフトレジスタとＡＮＤゲートとを接続
する出力線の各々にも、レーザにより容易に切断される
部分（図中、矢印で示されている部分）が設けられてい
る。その部分とＡＮＤゲートとの間には、プルアップ抵
抗を介して電源に接続された配線が設けられている。リ
ペア工程を容易化するために、レーザにより切断される
部分は、５μｍ以上の長さを有しており、他の配線から
少なくとも２μｍ以上離れた領域に設けられている。

【００４５】ＡＮＤゲートの各出力は、そのＡＮＤゲー
トに入力された複数の入力信号の論理積であり、それぞ
れ、表示部の信号線を駆動するために用いられる。本実
施例の駆動回路のうち信号線駆動回路は、データドライ
バのサンプルホールド回路（サンプルホールダ）に於い
てＡＮＤゲートに接続されたビデオ信号サンプリング用
アナログスイッチを駆動する。これにより、ビデオ信号
サンプリング用アナログスイッチに入力されるビデオ信
号の強度に応じて、信号線の電位が制御される。

【００４６】本実施例（第２の実施例）によれば、シフ
トレジスタの非反転出力がＨＩＧＨ（１）に固定される
欠陥が発生した場合には、ＮＯＲゲートの入力がＬＯＷ
（０）となり、ＡＮＤゲートの入力がＨＩＧＨ（１）と
なるため、一つのシフトレジスタ群に於いて並列に形成
されたシフトレジスタブロックのうち、すべての列のシ
フトレジスタブロックがそのような欠陥を有しない限
り、表示が正常に行われることになる。また、シフトレ
ジスタの非反転出力がＬＯＷ（０）に固定される欠陥が
発生した場合には、ＡＮＤゲートの入力がＬＯＷ（０）
になるために、そのままでは、表示に欠陥の影響が生じ
る。しかし、検査用パッドをプロービングすることによ
り、そのような欠陥を有するシフトレジスタブロックを
特定することができる。そのような欠陥を有するシフト
レジスタブロックの各出力線を、レーザで切断すること
により、欠陥からの救済が行われる。

【００４７】上記実施例のＮＯＲゲートをＮＡＮＤゲー
トに置き換え、ＡＮＤゲートをＯＲゲートに置き換えた
他の実施例によれば、シフトレジスタの非反転出力がＬ
ＯＷ（０）に固定される欠陥が発生した場合には、ＮＡ
ＮＤゲートの入力がＨＩＧＨ（１）となり、ＯＲゲート
の入力がＬＯＷ（０）となるため、一つのシフトレジス
タ群に於いて並列に形成されたシフトレジスタブロック
のうち、すべての列のシフトレジスタブロックがそのよ
うな欠陥を有しない限り、表示が正常に行われることに
なる。また、シフトレジスタの非反転出力がＨＩＧＨ
（１）に固定される欠陥が発生した場合には、ＯＲゲー
トの入力がＨＩＧＨ（１）になるために、そのままで
は、表示に欠陥の影響が生じる。しかし、検査用パッド
をプロービングすることにより、そのような欠陥を有す
るシフトレジスタブロックを特定し、そのような欠陥を
有するシフトレジスタブロックの各出力線をレーザで切
断することにより、欠陥からの救済が行われる。

【００４８】上記説明から明らかなように、シフトレジ
スタの欠陥モードとして非反転出力がＬＯＷ（０）に固
定される状態の欠陥が発生しやすい場合は、第２の実施
例のＮＯＲゲートをＮＡＮＤゲートに置き換え、ＡＮＤ
ゲートをＯＲゲートに置き換えた構成とすることが好ま
しい。この場合、プルアップ抵抗をプルダウン抵抗に置
き換える必要がある。

【００４９】このように第２の実施例によれば、各シフ
トレジスタレジスタ群内の全て列のシフトレジスタブロ
ックに欠陥が無い限り、欠陥からの救済が可能である。
また、欠陥の種類によってはレーザリペア工程が不要と
なるため、レーザリペア工程時間が大幅に短縮される。
特に、第１の実施例では、各々のシフトレジスタブロッ
ク内に自動的に救済される欠陥（出力がＬＯＷ（０）に
固定される欠陥）が生じた場合でも、そのシフトレジス
タブロック内の各々のシフトレジスタセル（各桁）の出
力が自動的に救済されない出力（ＨＩＧＨ（１）の出
力）が出るため、必ず、リペアが必要であったが、第２
の実施例ではそのような必要がない。

【００５０】更に、シフトレジスタブロックから次のシ
フトレジスタブロックへ信号が伝達されるとき、その信
号が通過するゲートの数が従来の駆動回路に比較してゲ
ート一段分だけ減少しているため、論理回路を挿入した
ことを原因として第１の実施例に於いて生じたシフトレ
ジスタブロック間の信号遅延問題が、解消されている。
このため、本実施例の駆動回路により駆動される表示部
には、駆動回路内の信号遅延時間の差を原因とする表示
ムラがない。

【００５１】本実施例の駆動回路の回路要素であるイン
バータは、多結晶Ｓｉ−ＴＦＴにより構成されている。
従って、表示部分のＴＦＴ（絵素ＴＦＴ）を形成する際
に、駆動回路のＴＦＴを形成することができる。

【００５２】プルアップ抵抗及びプルダウン抵抗は、ポ
リシリコンＴＦＴ又はノンドープポリシリコン薄膜を用
いて構成されていることが好ましい。このように構成す
れば、製造工程が増加しない。

【００５３】なお、本発明の駆動回路は、液晶表示パネ
ル一体集積型駆動回路として、特に優れた効果を発揮す
るが、他の表示装置の駆動回路としても使用できる。

【００５４】

【発明の効果】本発明によれば、シフトレジスタ群内の
全ての列のシフトレジスタブロックに欠陥が無い限り、
駆動回路の機能回復（救済）が可能となる。このため、
駆動回路の欠陥による表示装置の製造歩留り低下が防止
される。

【００５５】また、シフトレジスタ群間の信号遅延時間
の差を原因とする表示ムラが防止される。

【図面の簡単な説明】

【図１】本発明の実施例の駆動回路を示す図である。

【図２】本発明の実施例の駆動回路を備えた液晶表示装
置のレイアウトを示す平面図である。

【図３】本発明の実施例で用いられるＯＲゲートを説明
するための回路図である。

【図４】本発明の実施例にかかわるゲートを説明するた
めの回路図である。

【図５】本発明の他の実施例の駆動回路を示す図であ
る。

【図６】液晶表示装置のレイアウトを示す平面図てあ
る。

【図７】従来の駆動回路を示す図である。

【図８】従来の他の駆動回路を示す図である。

【符号の説明】

１ ガラス基板 ２ 液晶表示部 ３ 駆動回路 ３ａ 信号線駆動回路 ３ｂ 走査線駆動回路 ４ 信号線 ５ 走査線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 島田 尚幸 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 松島 康浩 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 佐野 良樹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】直列に配された複数のシフトレジスタ群
   と、該複数のシフトレジスタ群のうちの隣接する２個の
   シフトレジスタ群を相互に接続する複数の第１論理回路
   と、該複数のシフトレジスタ群からの出力が入力される
   複数の第２論理回路とを備えており、 該複数のシフトレジスタ群の各々は、並列に配された複
   数のシフトレジスタブロックを有し、 該複数のシフトレジスタブロックの各々は、直列に接続
   された複数のシフトレジスタセルを有し、 該複数のシフトレジスタセルの各々の出力は、他のシフ
   トレジスタブロックに属するシフトレジスタセルであっ
   て該複数のシフトレジスタセルの各々に対応するシフト
   レジスタセルの出力とともに、該複数の第２論理回路の
   うちの対応する１つに入力される表示装置の駆動回路。
2. 【請求項２】前記複数の第１論理回路及び前記複数の第
   ２論理回路は、ＯＲゲート又はＡＮＤゲートである請求
   項１に記載の駆動回路。
3. 【請求項３】前記複数の第１論理回路は、ＮＯＲゲート
   又はＮＡＮＤゲートであり、 前記複数の第２論理回路は、ＡＮＤゲート又はＯＲゲー
   トであり、 前記複数のシフトレジスタセルの各々は、複数のインバ
   ータを有しており、反転出力と非反転出力とを出力する
   ことができ、 前記第１論理回路に入力される前記シフトレジスタ群の
   出力は、該第１論理回路に接続されたシフトレジスタセ
   ルの該反転出力であり、 前記第２論理回路に入力される前記シフトレジスタ群の
   出力は、該第２論理回路に接続されたシフトレジスタセ
   ルの該非反転出力である請求項１に記載の駆動回路。
4. 【請求項４】前記駆動回路は、更に、複数の検査用パッ
   ドを有し、該複数の検査用パッドは、各々、前記複数の
   シフトレジスタブロックの各々の出力端子に接続されて
   いる請求項１に記載の駆動回路。
5. 【請求項５】前記駆動回路は、複数の配線切断修正部分
   を有しており、該複数の配線切断修正部分は、それぞ
   れ、前記複数のシフトレジスタセルと前記複数の第２論
   理回路とを接続する配線に設けられている請求項１に記
   載の駆動回路。
6. 【請求項６】前記配線切断修正部分は、他の配線から２
   μｍ以上離れた位置に形成されており、該配線切断修正
   部分は５μｍ以上の長さを有している請求項６に記載の
   駆動回路。
7. 【請求項７】請求項５に記載の前記駆動回路を検査し、
   修正する方法であって、 前記検査用パッドの電位を測定することにより、前記シ
   フトレジスタブロックのうち、欠陥のあるシフトレジス
   タブロックを特定する工程と、 特定された該欠陥のあるシフトレジスタブロックの出力
   に接続された前記配線切断修正部分を切断する工程と、
   を包含する駆動回路の検査及び修正方法。