JP3739874B2 - アレイ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アレイを駆動する回路に関する。
【０００２】
【従来の技術】
マツエダ、ワイ.(Matsueda, Y.) 、アシザワ、エム.(Ashizawa, M.) 、オーシマ、エイチ.(Ohshima, H.)及びモロズミ、エス.(Morozumi, S.) の "Defect-Free Active-Matrix LCD with Redundant Poly-Si TFT Circuit" (SID Digest 、1989、pp. 238-241)は、冗長薄膜トランジスタ液晶表示素子（ＴＦＴ−ＬＣＤ）回路の検査及び修正を述べている。図１に関連して示され、説明されるように、周辺のドライバを走査ライン及びデータラインの両側に集積することができる。短絡検査技術は図３〜図７に関連して説明される。図７に関連して説明されるように、周辺ドライバが正確に動作しない場合、更なる検査が不可能であるため、欠陥があると考えられる。
【０００３】
ミサワら(Misawa et al.) のEP-A 342 925は、画素マトリックスが基板にマウントされたアクティブマトリックスパネルを記載しており、これはゲートライン、ソースライン、ゲートライン駆動回路及びソースライン駆動回路を含む。図１〜図２（ｅ）に関連して示され、説明されるように、ゲートライン駆動回路はシフトレジスタを有するシリコン薄膜コンプリメンタリＭＯＳ（ＣＭＯＳ）とすることができる。シフトレジスタは、コンプリメンタリ（Ｐ型及びＮ型）又はモノコンダクティブＴＦＴのスタティック又はダイナミック回路とすることができる。図２（ａ）〜図２（ｅ）はインバータを有するシフトレジスタ回路を示しており、これらのうちいくつかはクロック信号によってクロックされ、他のものは反転クロック信号によってクロックされる。図８〜図１０（ｂ）に関連して示され、説明されるように、ゲートライン駆動回路はコンプリメンタリＴＦＴインバータを有するアクティブマトリックスパネルの左周辺及び／又は右周辺に形成されることが可能である。図４に関連して示され、説明されるように、ゲートライン駆動回路の部分を形成するシフトレジスタはテスト信号入力ターミナル及びテスト信号出力ターミナルを有するゲートラインテスト回路に接続され、各ゲートラインにテスト回路を有することが可能である。テスト信号が入力される間にシフトレジスタは走査され、テスト信号出力ターミナルの連続出力は回路が有効であるかどうかを示す。
【０００４】
【発明が解決しようとする課題】
本発明は、アクティブマトリックス表示アレイのようなアレイを駆動回路と共に同一基板上に集積するという基本的な問題に向けられる。
【０００５】
駆動回路がアレイと共に同一基板上に集積される場合、駆動回路が１つ又はそれより多くの個別の基板上にある場合よりも駆動回路及びアレイのテストがより複雑になる。
【０００６】
本発明は、集積走査ドライバのテスト問題を軽減する技術の発見に基づいている。一方の走査ドライバがもう一方のドライバから信号を受け取ることを可能にすることにより、この技術は前述のマツエダらによる論説にあるような冗長走査ドライバを改良する。実施において、走査ドライバは双方向に動作が可能であり、一方の走査ドライバはシリアルイン／パラレルアウトモードで動作し、もう一方はパラレルイン／シリアルアウトモードで動作する。一方の走査ドライバは走査ラインを介してもう一方の走査ドライバにテスト信号を提供でき、次にテスト信号は分析されて欠陥を検出することができるため、走査ドライバが信号を走査ラインに提供し、走査ラインから信号を受け取る能力はテストを可能にする。更に、一方の走査ドライバのステージがもう一方の走査ドライバの前のステージから信号を受け取る能力は、修正によって走査ドライバのステージが取り除かれた後に有用である。
【０００７】
【課題を解決するための手段】
この技術は、基板の表面にわたって延びる走査ラインを含むアレイにおける改良として実施可能である。アレイはまた、第１及び第２の走査駆動領域において第１及び第２の走査駆動回路をそれぞれ含む。走査ラインの各セット毎に、第１及び第２の走査駆動回路は第１及び第２の信号提供回路をそれぞれ含み、これらは電気接続されて走査ラインに信号を提供する。この改良は、少なくとも１つの走査ラインに対して第１の信号受取回路を含み、これは走査ラインに電気接続され、第２の信号提供回路によって走査ラインに提供される信号を走査ラインから受け取る。結果として、第１の走査駆動回路は第２の走査駆動回路によって走査ラインに提供された信号を受け取ることができる。即ち、この改良は第１の走査駆動回路を双方向にする。
【０００８】
第２の走査駆動回路も信号受取回路を含むことができ、これにより双方の走査ドライバが双方向になる。信号がアレイをわたって双方向に提供され、受け取られることができるように、第１及び第２の走査駆動回路をアレイの両側に配置することが可能である。
【０００９】
走査駆動回路は２つのシフトレジスタを含むことができ、各々は各走査ライン毎にステージを有する。各シフトレジスタの各走査ラインのステージは走査ラインに信号を提供でき、次のステージは走査ラインからの信号を受け取ることができる。これにより、一方のシフトレジスタの各ステージはその走査ラインを介してもう一方のシフトレジスタの次のステージに信号を提供する。
【００１０】
信号提供回路は、その信号提供状態の他に信号受取状態を有することができる。信号提供回路は、走査ラインに電気接続されるトライステート（３ステート）素子を含むことが可能である。信号提供回路が信号受取状態にあるとき、トライステート素子はトライステート（第３の状態）にされる、即ちフローティング状態にすることができる。
【００１１】
アレイは、その基板外の回路から信号を受け取り、その回路に信号を提供するリードを含むことができる。各シフトレジスタ毎の入力リード及び出力リードの他に、例えば、各シフトレジスタはＭ番目毎のステージの後に入力／出力リードを有することができ、これによってシフトレジスタはＭステージのＮグループに分けられ、合計でＮ×Ｍ＝Ｐステージになる。付加の入力／出力リードにより、他のグループとは別に各グループのステージをテストすることができる。
【００１２】
この技術は、信号を提供し受け取るために使用されうる冗長走査ラインシフトレジスタを有するアレイを提供できる。この技術は、例えば、ＡＭＬＣＤ用の光バルブアレイにおいて実施可能である。
【００１３】
冗長走査ラインシフトレジスタの機能性が高いアレイを提供できるため、前述の技術は有益である。一方のシフトレジスタを使用してもう一方のシフトレジスタからの出力をサンプリングすることができ、また逆も可能であり、これによって走査ラインの短絡、開路及び走査ラインの短絡につながるデータラインを検出することができる。更に、シフトレジスタを使用して欠陥ステージのテストを互いに対してすることができる。一方のシフトレジスタの欠陥ステージを取り除く修正が行われると、次のステージは走査ラインを介してもう一方のシフトレジスタから入力信号を受け取ることができる。
【００１４】
本発明の請求項１の態様は、回路が形成される表面を有する基板と、前記基板の前記表面におけるアレイ回路とを含むアレイであって、前記アレイ回路は、前記基板の前記表面にわたって延びる走査ラインを含み、前記走査ラインに電気接続される第１及び第２の走査駆動回路を含み、前記走査ラインの各セット毎に前記第１及び第２の走査駆動回路はそれぞれ第１及び第２の信号提供回路を含み、前記第１及び第２の信号提供回路は前記走査ラインに電気接続されて前記走査ラインに信号を提供し、前記走査ラインの少なくとも１つに対して、前記第１の走査駆動回路は第１の信号受取回路を更に含み、前記第１の信号受取回路は前記走査ラインに電気接続され、前記第２の信号提供回路によって前記走査ラインに提供される前記走査ラインからの信号を受け取り、前記走査ラインから受け取った信号を、前記第１の走査駆動回路から、読み出す機能を有する。
【００１５】
【発明の実施の形態】
「アレイ」及び「セル」という用語は互いに関連している。「アレイ」は「セル」の配列を含む製造品である。例えば、「２次元アレイ」即ち「２Ｄアレイ」は、２次元におけるセルの配列を含む。２Ｄアレイの回路は行 (row)及び列(column)を含むことができ、これは各行毎にラインを有し、各列毎にラインを有する。一方の方向へのラインは「データライン」であり、これを介してセルはその状態を決定する又は指示する信号を受け取るか又は提供する。もう一方の方向へのラインは「走査ライン」であり、セルは、データラインからの信号を受け取ったりデータラインに信号を提供したりすることを可能にする信号を走査ラインを介して受け取る。
【００１６】
「シフトレジスタ」は回路の構成要素であり、これは、本文中において「ステージ」と呼ばれ、各々がデータのアイテムを記憶することが可能である一連の部分を有する。「クロック信号」と時折呼ばれる信号又は信号のセットに応答してステージに記憶されたデータのアイテムが一続きの次のステージに転送され、記憶されるように、シフトレジスタのステージは接続されている。
【００１７】
インバータ又はバッファなどの回路素子に適用される場合、「トライステート」という用語は素子の出力が３つの状態を有することを意味し、これらは本文中においてＯＮ又は１状態及びＯＦＦ又は０状態と呼ばれる２つの低インピーダンス状態と、フローティング状態又はＺ状態と呼ばれる高インピーダンス状態とである。「トライステートにする」という動詞は、トライステート素子の出力を高インピーダンス状態に定める信号を提供するという意味である。
【００１８】
図１は、本発明の一般的な特徴を示している。図１は冗長走査駆動回路を有するアレイを示しており、走査ラインの一方の端部にある信号提供回路は走査ラインを介してもう一方の端部にある信号受取回路に信号を提供することができる。
【００１９】
図１のアレイ１０は基板１２を含み、この表面にアレイ回路が形成される。この表面は、アレイ領域１４と、アレイ領域の両側に走査駆動領域１６及び１８とを含む。走査ラインは走査駆動領域１６と１８との間のアレイ領域１４をわたって延びており、走査ライン２０及び接続された回路はより詳細に示される。
【００２０】
走査ライン２０は、走査駆動領域１６の走査リード２２及び走査駆動領域１８の走査リード２４に電気接続されている。走査駆動領域１６の走査駆動回路３０は信号提供回路３２を含み、走査駆動領域１８の走査駆動回路３４は信号提供回路３６を含む。信号提供回路３２及び３６は、走査ライン２０に信号を同時に提供できるように走査リード２２及び２４にそれぞれ接続されている。
【００２１】
走査駆動回路３０は信号受取回路４０も含み、これは走査ライン２０からの信号を受け取るように電気接続されている。結果として、信号受取回路４０は信号提供回路３６によって提供される信号を走査ライン２０から受け取ることができる。
【００２２】
前述のような一般的な特徴を多数の方法で実施できる。後述される実施の形態は、ポリ−ＳｉのＴＦＴを含む走査駆動回路を有する液晶表示素子（ＬＣＤ）に好適なアレイを提供する。
【００２３】
図２〜図４は、ＬＣＤアレイのための冗長走査駆動回路の特徴を示している。図２は、走査ラインを駆動する冗長シフトレジスタを有するアレイを示している。図３は、図２のいずれかのシフトレジスタのステージにおける回路を示している。図４は、図３の回路のより高いレベルの同等物を示している。
【００２４】
図２のアレイ１００は基板１０２を含み、走査ライン１１０〜１１２がその表面を横切って延びている。リード１２０、１２２、１２４及び１２６で示されるように、走査ライン１１０〜１１２の各々は２つのリードを有し、一方のリードは左のシフトレジスタ１３０に接続し、もう一方のリードは右のシフトレジスタ１３２に接続している。従って、いずれのシフトレジスタも欠陥がないことを仮定して、走査ライン１１０〜１１２は左のシフトレジスタ１３０及び右のシフトレジスタ１３２によって両端部から駆動されることが可能である。
【００２５】
左のシフトレジスタ１３０のためのリード１４０、１４２、１４４、１４６、１４８及び１５０によって示されるように、シフトレジスタ１３０及び１３２の各々は基板１０２外の回路から５つの信号を受け取ることができ、基板１０２外の回路に１つの信号を提供することができる。シフトレジスタは、リード１４０及び１４２を介してそれぞれ第１のクロック信号Φ1 及びその補数を受け取る。シフトレジスタは、リード１４４及び１４６を介してそれぞれ第２のクロック信号Φ2 及びその補数を受け取る。シフトレジスタは、リード１４８を介して入力信号Ｉを受け取る。最後に、シフトレジスタはリード１５０を介して出力信号Ｏを提供する。
【００２６】
図２は外部回路から各クロック信号だけでなくクロック信号の補数も受け取るシフトレジスタを示しているが、基板１０２上の付加の回路がクロック信号に応答して各クロック信号の補数を提供できる場合、各クロック信号毎に１つの入力リードのみが必要である。
【００２７】
図３はステージ２００を示しており、これはシフトレジスタ１３０及び１３２のいずれのステージにもなりうる。理解できるように、シフトレジスタ１３０及び１３２の各々は走査ライン１１０〜１１２の各々につきこのようなステージを１つ含み、各ステージの出力は図３に示されるように次に続くステージの入力である。
【００２８】
ステージ２００は、３つのグループのトランジスタを含む。グループ２０２は第１のトライステートインバータとして動作し、グループ２０４は第２のトライステートインバータとして動作し、グループ２０６はバスリピータとして動作する。
【００２９】
グループ２０２は２つの通常（非駆動時）ＯＮのＰＭＯＳトランジスタ２１０及び２１２と、２つの通常ＯＦＦのＮＭＯＳトランジスタ２１４及び２１６とを含む。トランジスタ２１０及び２１６のゲートリードは、すぐ前のステージから受け取られるか、あるいはステージ２００がシフトレジスタの最初のステージである場合はリードから受け取られるステージ２００の入力信号を受け取り、後者の場合、シフトレジスタは基板外の回路からリードを介して入力信号を受け取る。トランジスタ２１４及び２１２のゲートリードはそれぞれ、クロックΦ1 及びその補数を受け取る。
【００３０】
同様に、グループ２０４は２つの通常ＯＮのＰＭＯＳトランジスタ２２０及び２２２と、２つの通常ＯＦＦのＮＭＯＳトランジスタ２２４及び２２６とを含む。トランジスタ２２０及び２２６のゲートリードは、トランジスタ２１２及び２１４のチャネル間で得られるグループ２０２からの出力を受け取る。トランジスタ２２４及び２２２のゲートリードはそれぞれ、クロックΦ2 及びその補数を受け取る。トランジスタ２２２及び２２４のチャネル間で得られるグループ２０４の出力は、リード２２８を介して走査ラインに接続されており、シフトレジスタ内の次のステージに提供されるか、あるいはステージ２００が最後のステージである場合はリードに提供され、後者の場合、シフトレジスタからの出力はリードを介して基板外の回路に提供されうる。
【００３１】
グループ２０６は２つのバックツーバック(back-to-back)インバータを含み、第１のインバータは通常ＯＮのＰＭＯＳトランジスタ２３０及び通常ＯＦＦのＮＭＯＳトランジスタ２３２を含み、第２のインバータは通常ＯＮのＰＭＯＳトランジスタ２３４及び通常ＯＦＦのＮＭＯＳトランジスタ２３６を含む。トランジスタ２１０及び２１６のように、トランジスタ２３０及び２３２のゲートリードはステージ２００の入力信号を受け取る。トランジスタ２３４及び２３６のゲートリードは、トランジスタ２３０及び２３２のチャネル間で得られる第１のインバータからの出力を受け取る。トランジスタ２３４及び２３６のチャネル間で得られる第２のインバータからの出力は、ステージ２００の入力に接続される。
【００３２】
図３は修正ライン２４０の位置も示しており、このラインは、トランジスタ２２２及び２２４のチャネル間のグループ２０４の出力をリード２２８とシフトレジスタの次のステージとに電気接続している。図３からわかるように、修正ライン２４０が切断されてもリード２２８に接続される走査ラインはなおシフトレジスタの次のステージに電気接続されている。
【００３３】
ステージ２００の回路の動作は、図４のステージ２５０のより高いレベルの図から理解できる。トライステートインバータ２５２は図３のグループ２０２を表し、トライステートインバータ２５４はグループ２０４を表し、バックツーバックインバータ２５６及び２５８はグループ２０６を表す。図４において示唆されるように、トライステートインバータ２５４はトライステートインバータ２５２よりも大きく、インバータ２５６及び２５８はトライステートインバータ２５２よりもなお小さい。
【００３４】
トライステートインバータ２５４が大きい理由は、トライステートインバータ２５４はバッファとして動作できなくてはならず、走査ライン２６０及び双方のシフトレジスタの次のステージを同時に駆動するために十分な電流を提供しなければならず、かつ、反対側のシフトレジスタの同等ステージが動作しない場合には同一レジスタの次のステージ２６２は直接接続によって駆動され、反対側のレジスタの次のステージ２６４は走査ライン２６０を介して駆動されるためである。更に、トライステートインバータ２５４は３つの出力状態、即ち１、０及びＺを有するため、インバータ２５４は高インピーダンスＺ状態におかれ、これによってテスト中に次のステージ２６２が反対側のシフトレジスタから信号を受け取ることが可能になる。
【００３５】
トライステートインバータ２５２はトライステートインバータ２５４への入力ステージとして動作し、従ってトライステートインバータ２５４を駆動するために必要な小さな電流のみを提供する。更に、トライステートインバータ２５２が小さい場合にはより小さい入力駆動電流が必要であり、これはトライステートインバータ２５４が十分な駆動電流を提供できることを確実にすることを助長する。
【００３６】
バックツーバックインバータ２５６はバスリピータとして機能するが、トライステートインバータ２５４を大幅にロードしないよう非常に小さい。バックツーバックインバータ２５６は一時的に状態を保持し、これは、前の走査ラインから信号を受け取るときに、あるいは走査ライン２６０がトライステートインバータ２５４付近に開路を有するときに有用になりうる。
【００３７】
バックツーバックインバータ２５６及び２５８はバスリピータとして機能するが、トライステートインバータ２５４を大幅にロードしないよう非常に小さい。バックツーバックインバータ２５６は走査ラインが駆動された最後の状態を保持し、これは、走査ライン２６０がトライステートインバータ２５４付近に開路を有するときに、あるいは一定のテスト手順を行うときに有用になりうる。
【００３８】
トライステートインバータ２５４が信号の提供後にトライステートに入る際、走査ライン２６０のキャパシタンスは通常動的記憶を提供し、次のステージ２６２が信号に応答して状態を変えるために十分な長さに信号の減衰を遅らせる。走査ライン２６０がトライステートインバータ２５４付近に開路を有する場合、走査ライン２６０のキャパシタンスはもはや利用できなくなり、このために信号はあまりにも早く減衰し、次のステージ２６２が応答して状態を変えることができなくなる可能性がある。しかし、バックツーバックインバータ２５６及び２５８はトライステートインバータ２５４からの信号を記憶し、次のステージ２６２が状態を変えることを確実にする。
【００３９】
また、いくつかのテスト手順では、信号が走査ライン２６０に提供された後であり、かつクロック信号Φ1 が提供されて次のステージ２６２のトライステートインバータ２５２に入力される前に、付加の動作が必要となる。この状況において、バックツーバックインバータ２５６及び２５８はクロック信号Φ1 が提供されるまで走査ライン２６０の信号を記憶する。
【００４０】
ステージ２００は、多様なレイアウト及び多くの異なるトランジスタサイズを用いて多くの方法で実施できるが、トランジスタのサイズ及び他のパラメータは駆動されるアレイによって制限される。アレイのセル回路は走査ラインのキャパシタンスを決定し、表示のサイズ及びそのリフレッシュ速度は走査速度を決定する。次のステージ２６２は走査ライン２６０と比較して非常に小さな電流を必要とするため、走査ラインのキャパシタンス及び走査速度はトライステートインバータ２５４に必要な出力電流を決定する。
【００４１】
トライステートインバータ２５４はまた、セルの回路が立ち上り時間と立ち下り時間との間に十分な時間を有してデータラインと相互作用できるように、データラインからの値を記憶することなどによって十分に短い立ち上り時間及び立ち下り時間を提供しなければならない。即ち、トライステートインバータ２５４は、データラインの遷移が決定された後に出来るだけ早く１への完全な遷移を提供すべきであり、また、データラインの遷移が始まる前に出来るだけ遅く０への完全な遷移を提供すべきである。トライステートインバータ２５４のためのトランジスタを適切に選択することによって、立ち上り時間及び立ち下り時間はほぼ同等にされることができる。ＰＭＯＳトランジスタ２２０及び２２２によって提供される電流は立ち上り時間を決定し、ＮＭＯＳトランジスタ２２４及び２２６によって提供される電流は立ち下り時間を決定する。ＰＭＯＳトランジスタは一般的に同一サイズのＮＭＯＳトランジスタの電流の約三分の一を提供するため、ＰＭＯＳトランジスタ２２０及び２２２はＮＭＯＳトランジスタ２２４及び２２６のおおよそ３倍の幅を有することができる。
【００４２】
従って、トライステートインバータ２５４の出力電流要件及び必要な立ち上り時間ならびに立ち下り時間は、トライステートインバータ２５２に必要な出力電流を決定する。トライステートインバータ２５４にあるように、ＮＭＯＳトランジスタ２１４及び２１６とほぼ同一の電流を提供するようにＰＭＯＳトランジスタ２１０及び２１２を寸法づけることができる。
【００４３】
図３及び図４に示唆されるように、クロック信号Φ1 及びΦ2 と、これらの補数とが、双方のシフトレジスタの全てのステージに入力として提供され、これらを使用して通常の走査動作及びテスト動作の双方を行うことが可能である。
【００４４】
通常の走査動作にわたり、トライステートインバータ２５２及び２５４はバイステートインバータとして機能する。クロック信号Φ1 及びΦ2 は交互に１になり、Φ2 が１になる前にクロック信号Φ1 は０になり、この逆にもなる。各クロック信号の１及び０期間は、回路を安定させるために十分に長い。トライステートインバータ２５２及び２５４の動作を個別に維持するには、クロック信号Φ1 が０になった後であり、かつクロック信号Φ2 が１になる前に十分な時間が経過しなくてはならない。しかし、Φ2 が１になるときにトライステートインバータ２５６の入力キャパシタンスによってトライステートインバータ２５２からの信号がなお記憶されるように、時間は十分に短くなければならない。一般に、クロック信号の波形は種々の要因に依存し、これらはアレイのリフレッシュ速度及びＴＦＴのサイズを含む。
【００４５】
Φ1 が１になると、各ステージのトライステートインバータ２５２は走査ライン及び前のステージのいずれかからステージの入力信号を受け取り、出力リードにおいてその反転を提供し始める。次に、Φ1 が０になると、トライステートインバータ２５４の入力キャパシタンスによって入力信号の反転が記憶される。次に、Φ2 が１になると、各ステージのトライステートインバータ２５４はその入力キャパシタンスによって記憶された信号を受け取り、出力リードにおいてその反転、即ち最初の入力信号を提供し始める。次に、０にすることによってΦ2 がインバータ２５４をトライステートにすると、インバータ２５４の出力において提供された最初の入力信号が走査ライン２６０によって容量的に記憶され、次のステージ２６２及び２６４によって受け取られる。
【００４６】
テスト動作もまた、トライステートインバータ２５４の高インピーダンスフローティング出力状態を使用する。クロック信号Φ2 を０に保つことによってフローティング出力を得ることができ、これによってトランジスタ２２２及び２２４は共にＯＦＦになり、反対側のシフトレジスタの同等ステージによって駆動されない限り、走査ライン２６０はトライステートインバータ２５４によって駆動されず、フローティング状態になる。しかし、トライステートインバータ２５４がフローティング状態である間、トライステートインバータ２５２はクロック信号Φ1 に応答して前の走査ラインから信号を受け取って反転することができる。
【００４７】
図５〜図８は、前述の回路を用いてテスト及び修正が行われうる態様を示している。図５は、テストの際の典型的な動作を示している。図６は、修正を行って欠陥のあるシフトレジスタステージを取り除く態様を示している。図７は、図６にあるような修正の後にアレイにわたって信号が提供され受け取られる態様を示している。図８は変更されたシフトレジスタ回路を示しており、より有効なテストのために出力／入力リードが付加されている。
【００４８】
図５のボックス２８０の動作は一方のシフトレジスタをトライステートにすることによって始まり、このシフトレジスタは、後に続く動作にわたってもう一方のシフトレジスタの内容を受け取るために「受取シフトレジスタ」と呼ばれる。シフトレジスタの全てのステージに対してクロック信号Φ2 を０に保ち、その補数を１に保つことにより、ボックス２８０の動作を実施することができる。
【００４９】
次に、ボックス２８２の動作により、「送りシフトレジスタ」と呼ばれるもう一方のシフトレジスタから信号が提供される。この動作中、送りシフトレジスタの各ステージにおけるトライステートインバータ２５４は出力値を提供し、これによって送りシフトレジスタの値のアレイを使用してテストを行うことができる。ボックス２８２の動作は送りシフトレジスタの予備テストを含み、送りシフトレジスタが首尾よく動作できるかどうかを決定することもできる。
【００５０】
いくつかの例示的なテストにおいて後述されるように、ボックス２８２の動作は、送りシフトレジスタの入力リードへの一連の入力信号と、送りシフトレジスタを介して入力信号をシフトする一連のクロック信号とによって通常実施できる。ボックス２８２の動作中、受取シフトレジスタはトライステート状態でフロートし続ける。
【００５１】
従って、送りシフトレジスタからの値のアレイは走査ラインに提供される。ボックス２８０に関連して前述されたように、各シフト動作の後、送りシフトレジスタの各ステージをトライステートにすることができる。
【００５２】
ボックス２９０の動作により、受取シフトレジスタにおいて値のアレイを受け取る。これは、受取シフトレジスタのステージによって値のアレイが受け取られるが、送りシフトレジスタにおける位置から１ステージシフトされることを意味する。受取シフトレジスタの各ステージのトライステートインバータ２５２のクロック信号Φ1 を１にすることにより、ボックス２９０の動作を実施できる。
【００５３】
次に、受取シフトレジスタの出力リードに値のアレイを連続的にシフトすることによって、ボックス２９２の動作は受取シフトレジスタをアンロードする。ボックス２９２の動作は、通常の走査動作と同一のクロック信号のシーケンスによって実施されうるが、信号を遅くして出力信号のシーケンスの分析を可能にすることができる。ボックス２９２の動作中、送りシフトレジスタはトライステート状態でフロートし続ける。
【００５４】
ボックス２８２の動作のいくつかの例は特に対象となる。１つの例は送りシフトレジスタをリセットすることであり、これは、インバータを介してカスケードすることによって入力信号が全てのステージにわたるように十分間隔をおくために、その入力信号を０に保ち、双方のクロック信号Φ1 及びΦ2 を１に保つことによって行うことができる。同様に、入力信号を１に保ち、双方のクロック信号を１に保つことにより、送りシフトレジスタをセットすることができる。
【００５５】
もう１つの例は、前述のようにシフトレジスタをリセットし、次にシフトレジスタを介してパターンをクロックし、その出力信号を読み取ってこのパターンが正確に伝送されたかどうかを決定することにより、シフトレジスタをテストすることである。典型的なテストパターンは、単一の１とその後に続く数が全て０であるパターンである。まず、双方のシフトレジスタをこのようにしてテストすることができる。いずれも欠陥がない場合は、例えば走査ラインにおいて開路及び短絡のテストを更に行うことができる。シフトレジスタのうちの一方又は双方が欠陥がある場合、シフトレジスタのテスト及び修正が更に必要である。
【００５６】
一方のシフトレジスタのみが欠陥を有する場合、図５の実施の形態を使用してその欠陥ステージを見つけることができる。欠陥のあるシフトレジスタは、例えば出力として１のみを提供する可能性があり、これはそのステージのうちの１つの出力が１状態のまま動かなくなったことを示している。あるいは、シフトレジスタは出力として０のみを提供する可能性があり、これはステージが０状態のまま動かなくなったことを示している。
【００５７】
欠陥ステージが１状態のまま動かない場合、前述のようにボックス２８２の動作によって欠陥のあるシフトレジスタを０にリセットすることができ、これによって欠陥ステージの前にある全てのステージは０を提供するが欠陥ステージ及びその後に続く全てのステージは１を提供する。次に、ボックス２９２の動作によって、有効なシフトレジスタからシフトされる１を最初の０まで数えることができる。最初の０がＸサイクルの後である場合、欠陥ステージは終わりからＸ番目のステージである。あるいは、シフトレジスタがそれぞれＰステージを有する場合、欠陥のあるシフトレジスタの初めから（Ｐ−Ｘ）番目のステージである。
【００５８】
反対に、欠陥ステージが０状態のまま動かない場合、前述のようにボックス２８２の動作によって欠陥のあるシフトレジスタを１にリセットすることができ、これによって欠陥ステージの前にある全てのステージは１を提供するが欠陥ステージ及びその後に続く全てのステージは０を提供する。次に、ボックス２９２の動作によって、有効なシフトレジスタからシフトされる０を最初の１まで数えることができる。最初の１がＸサイクルの後である場合、欠陥ステージは欠陥のあるシフトレジスタの初めから（Ｐ−Ｘ）番目のステージである。
【００５９】
欠陥のある走査ラインに接続された欠陥のあるシフトレジスタステージなど複数の欠陥が相互作用する場合、欠陥ステージを見出す上記のテストはあいまいな結果をもたらす。従って、開路及び短絡を有する走査ラインを検出して修正するには、非接触方法を使用してアレイの欠陥を見出すことが可能なフォトンダイナミックス社(Photon Dynamics, Inc.、カリフォルニア州ミルピタス）のイン−プロセステスター(In-Process Tester、IPT)などのテスト装置を使用する他のより標準化した技術が必要となりうる。しかし、いずれのシフトレジスタも欠陥がない場合、シフトレジスタを同様に使用して欠陥のある走査ラインを見出すことが可能である。
【００６０】
データラインから走査ラインへの短絡は、例えば以下のように検出可能である。ボックス２８０の動作は省略でき、双方のシフトレジスタをリセットすると共にデータパターンを用いてデータラインを駆動することにより、ボックス２８２の動作が実施されうる。適切な時間の経過後にボックス２９０の動作が行われ、双方のシフトレジスタにおいて走査ラインからの信号を受け取ることができる。入力データパターンを注意深く選択することにより、所与の走査ラインに対するデータラインから走査ラインへの短絡の位置及び数を決定できる。フローティング状態の双方のシフトレジスタ間の時間の長さを変え、双方のシフトレジスタにおいて信号を受け取ることにより、データラインから走査ラインへの短絡の強さを決定することができる。
【００６１】
欠陥ステージが識別された場合、これは修正ラインを切断することで修正可能である。図６は、修正ラインが底部金属層において形成される薄膜の実施の形態に対して行われる修正を示している。図３に示されるような修正ライン２４０は、一方ではトライステートインバータ２５４の出力リードに、他方では走査ライン２６０及び次のステージ２６２に電気接続されている。レーザ切断などの動作によってカット３１０が形成され、これにより修正ライン２４０が部分３１２及び３１４に分かれ、これらの間には電気開路が生じる。シェング、ケイ．シー．(Sheng, K.C.) 、キュウ、エイチ(Qiu, H.) 、ソンデノ、ジェイ．アール.(Sondeno, J.R.)、ラム、ジェイ. ケイ. (Lam, J.K.) 及びアッディエゴ、ジー.(Addiego, G.)の "Laser repair processes for mass production of LCD panels"(Solid State Technology、June 1993 、pp. 91、92、94 and 95 ）に記載の集積レーザトリム（ＩＬＴ）能力を使用するフォトンダイナミックス社のＬＣＤパネル修正システムを用いて、レーザ切断を実施できる。
【００６２】
カット３１０の形成後、トライステートインバータ２５４の出力からの信号は走査ライン２６０及び次のステージ２６２に達することができない。代わりに、走査ライン２６０からの信号がライン３２０、リード３２２及びライン３２４を介して次のステージ２６２に達する。示されるように、リード３２２はライン３２０とライン３２４との間で共有されるリードである。
【００６３】
図７は、図６に示されるように欠陥ステージが取り除かれた後にシフトレジスタの残りのステージが正常に動作し続けることが可能な態様を示している。シフトレジスタ３５０は欠陥のあるｉ番目のステージ３５２を含み、その前には（ｉ−１）番目のステージ３５４を含み、その後には（ｉ＋１）番目のステージ３５６を含む。同様に、シフトレジスタ３６０はｉ番目のステージ３６２を含み、その前には（ｉ−１）番目のステージ３６４を含み、その後には（ｉ＋１）番目のステージ３６６を含む。
【００６４】
欠陥のあるｉ番目のステージ３５２の修正ラインを切断する修正の後、（ｉ−１）番目のステージ３５４及び３６４はリード３７２及び３７４をそれぞれ介して走査ライン３７０とｉ番目のステージ３５２及び３６２とにそれぞれ出力信号を提供し続ける。欠陥のあるｉ番目のステージ３５２はもはやリード３８２を介して走査ライン３８０に出力信号を提供しないため、ｉ番目のステージ３６２のみがリード３８４を介して走査ライン３８０に出力信号を提供し、同時に（ｉ＋１）番目のステージ３６６に出力信号を提供する。しかし、欠陥のあるｉ番目のステージ３５２の除去にもかかわらず（ｉ＋１）番目のステージ３５６及び３６６と後に続くステージとが正常に動作するように、走査ライン３８０上の信号はリード３８２を介して（ｉ＋１）番目のステージ３５６に提供される。
【００６５】
図２に関連して前述された実施の形態において、各シフトレジスタは１つの出力リードのみを有する。従って、双方のシフトレジスタが欠陥を有する場合、テスト及び修正は不可能である。図８は、シフトレジスタのグループ単位でステージをテストすることを可能にする変更を示しており、これは、たとえ各シフトレジスタが少なくとも１つの欠陥ステージを有しても機能するアレイを得ることを可能にする。
【００６６】
図８のシフトレジスタ４００はＭステージのＮグループを含み、合計でＭ×Ｎ＝Ｐステージを有する。シフトレジスタ４００はＭステージの連続するグループの各対間に付加のリードを含み、前のステージはこれを介して出力信号を提供でき、あるいは後に続くステージはこれを介して入力信号を受け取ることができる。
【００６７】
第１のグループは、シフトレジスタの入力リードであるリード４０４から入力信号を受け取るように接続される第１ステージ４０２において始まる。第１のグループは、付加のリード４０８に出力信号を提供するように接続されるＭ番目のステージ４０６において終わる。第２のグループは、付加のリード４０８からの入力信号を受け取るように接続される（Ｍ＋１）番目のステージ４１０において始まり、付加のリード４１４に出力信号を提供するように接続される２Ｍ番目のステージ４１２において終わる。第３のグループは、付加のリード４１４からの入力信号を受け取るように接続される（２Ｍ＋１）番目のステージ４２０において始まる。Ｎ番目のグループは、シフトレジスタの出力リードであるリード４２４に出力信号を提供するように接続されるＰ番目のステージ４２２において終わる。
【００６８】
アレイが図８のシフトレジスタ４００のようにＭステージのＮグループを備える冗長シフトレジスタを有する場合、テストはシフトレジスタ全体にわたってではなくグループ毎に行われることが可能である。グループの各対からの１つのグループが欠陥をもたない限り、適切な修正を行うことによって全ての走査ラインを駆動することができる。
【００６９】
図２〜図７の特徴は、高温ポリ−Ｓｉ処理を使用して製造されたアレイにおいて首尾よく実施された。一連のテストを実施して欠陥のあるシフトレジスタを見出し、次にこの欠陥を修正することによって動作する走査ドライバを製造した。詳細には、クロックラインと走査ラインとの間の短絡が識別され、レーザ切断によって修正された。
【００７０】
このテストは以下を含んだ：各シフトレジスタをテストし、各シフトレジスタのみをシフトすることによって全て０又は全て１にリセット可能であることを確実にすること；前述のように各シフトレジスタを介して１ビットで動作させること；前述のように各シフトレジスタをリセットし、もう一方のシフトレジスタに信号を送ることによって各シフトレジスタをテストすること。
【００７１】
前述の実施の形態は、走査ラインドライバにおいてシフトレジスタを使用している。他のタイプの走査ラインドライバ回路を用いて本発明を実施することが可能である。例えば、走査ラインからの信号を受け取る符号化回路を提供することにより、デコーダである走査ラインドライバを用いて本発明を実施することができる。
【００７２】
前述の実施の形態は、アレイの両側に２つの走査ラインドライバを有する。しかし、本発明を実施して、一対の冗長走査駆動シフトレジスタのようなアレイの同一側の走査ラインドライバをテストすることが可能である。また、本発明を実施して、アレイの左側に２つの走査駆動シフトレジスタを有し、かつアレイの右側に２つの走査駆動シフトレジスタを有するアレイなどのように、２つより多くの走査ラインドライバをテストすることができる。
【００７３】
前述の実施の形態はポリ−ＳｉのＴＦＴを用いているが、アレイと共に同一基板上に集積されることが可能な他のタイプのデバイスを用いて本発明を実施することができる。シフトレジスタのステージの出力リードと、シフトレジスタのステージが駆動する走査ラインと、次のシフトレジスタのステージの入力リードとの間の接続は、あらゆる適切な導電層を使用するライン及びリードのあらゆる適切な組み合わせを用いて行われることが可能である。
【００７４】
前述の実施の形態は、トライステートインバータ及びバックツーバックインバータに関して述べられるより高いレベルの構成要素を用いている。本発明は、同様の機能を提供する他のタイプの構成要素を用いて実施されることができる。詳細には、各ステージの出力におけるトライステートインバータは、次のステージが走査ラインからの信号を受け取ることを可能にする点で特に有用であるが、フローティング出力状態を有する他の構成要素を使用することもできる。同様に、バスリピータとして機能するバックツーバックインバータを、同様の機能を備える他の回路と取り替えることができる。
【００７５】
前述の実施の形態は２相シフトレジスタを用いており、このシフトレジスタにおいて各ステージは薄膜ＴＦＴを用いて容易に実施される比較的単純な回路を含み、各ステージは特定された入力信号及びクロック信号を受け取る。本発明は、各ステージが２相Ｄフリップフロップ又は他の記憶デバイスを含むシフトレジスタを含む多くの他のタイプのシフトレジスタを用いて実施されることが可能である。種々の他の組み合わせの信号又は付加の信号を受け取り、２つよりも多くの相を有するステージを用いて本発明を実施することができる。
【００７６】
前述の実施の形態は冗長シフトレジスタを使用し、信号の送り及び受け取りをしてシフトレジスタの欠陥のテストをするが、開路及び短絡を有する走査ラインのテストを含む他のテストを実施することもでき、回路は他の方法でテストを行うことが可能である。
【００７７】
前述の実施の形態において、次のステージは前のステージによって駆動される走査ラインからの信号を受け取るが、各ステージが駆動する走査ラインから各ステージが受け取ることが可能な回路を用いて本発明を実施することができる。
【００７８】
前述の実施の形態は動作の特定のシーケンスを用いてテストを行うが、他の動作のシーケンスを用いるか又は異なる順序で行われる同一動作を用いてテストを行うことが可能である。
【００７９】
前述の実施の形態は、欠陥ステージの除去によって欠陥のあるシフトレジスタの修正を可能にする。一定の方法で修正を可能にする実施の形態が有益であるが、本発明はこの修正技術を使用せずに実施することが可能である。
【００８０】
前述の実施の形態は、絶縁基板上に薄膜回路を提供している。本発明は、他のタイプの基板上の他のタイプの回路を用いて実施されることができる。
【００８１】
本発明は多くのタイプのアレイにおいて適用可能であり、これらにはディスプレイアレイ、光バルブアレイ、センサアレイ及び画像と相互作用する他のアレイが含まれる。
【００８２】
本発明は薄膜の実施の形態に関連して説明されてきたが、本発明は単一結晶技術を用いて実施可能である。
【図面の簡単な説明】
【図１】各端部から走査ラインに信号を同時に提供する走査駆動回路を有するアレイを示す略回路図であり、走査駆動回路は一方の端部にある信号提供回路から信号を受け取る走査ラインのもう一方の端部に信号受取回路を備える。
【図２】走査ラインを駆動する冗長シフトレジスタを有するアレイを示す略回路図である。
【図３】図２のシフトレジスタのいずれかのステージにおける回路を示す略回路図である。
【図４】図３の回路のよりレベルの高い同等物を示す略回路図である。
【図５】テストの典型的な動作を示すフローチャートである。
【図６】修正が実施されて欠陥のあるシフトレジスタステージを取り除く態様を示す略回路図である。
【図７】図６のような修正の後に、アレイにわたって信号が提供され受け取られる態様を示す略回路図である。
【図８】より有効なテストのために付加の出力／入力リードを有する変更されたシフトレジスタ回路を示す略回路図である。
【符号の説明】
１０ アレイ
１２ 基板
２０ 走査ライン
３０、３４ 走査駆動回路
３２、３６ 信号提供回路
４０ 信号受取回路
【発明の属する技術分野】
本発明は、アレイを駆動する回路に関する。
【０００２】
【従来の技術】
マツエダ、ワイ.(Matsueda, Y.) 、アシザワ、エム.(Ashizawa, M.) 、オーシマ、エイチ.(Ohshima, H.)及びモロズミ、エス.(Morozumi, S.) の "Defect-Free Active-Matrix LCD with Redundant Poly-Si TFT Circuit" (SID Digest 、1989、pp. 238-241)は、冗長薄膜トランジスタ液晶表示素子（ＴＦＴ−ＬＣＤ）回路の検査及び修正を述べている。図１に関連して示され、説明されるように、周辺のドライバを走査ライン及びデータラインの両側に集積することができる。短絡検査技術は図３〜図７に関連して説明される。図７に関連して説明されるように、周辺ドライバが正確に動作しない場合、更なる検査が不可能であるため、欠陥があると考えられる。
【０００３】
ミサワら(Misawa et al.) のEP-A 342 925は、画素マトリックスが基板にマウントされたアクティブマトリックスパネルを記載しており、これはゲートライン、ソースライン、ゲートライン駆動回路及びソースライン駆動回路を含む。図１〜図２（ｅ）に関連して示され、説明されるように、ゲートライン駆動回路はシフトレジスタを有するシリコン薄膜コンプリメンタリＭＯＳ（ＣＭＯＳ）とすることができる。シフトレジスタは、コンプリメンタリ（Ｐ型及びＮ型）又はモノコンダクティブＴＦＴのスタティック又はダイナミック回路とすることができる。図２（ａ）〜図２（ｅ）はインバータを有するシフトレジスタ回路を示しており、これらのうちいくつかはクロック信号によってクロックされ、他のものは反転クロック信号によってクロックされる。図８〜図１０（ｂ）に関連して示され、説明されるように、ゲートライン駆動回路はコンプリメンタリＴＦＴインバータを有するアクティブマトリックスパネルの左周辺及び／又は右周辺に形成されることが可能である。図４に関連して示され、説明されるように、ゲートライン駆動回路の部分を形成するシフトレジスタはテスト信号入力ターミナル及びテスト信号出力ターミナルを有するゲートラインテスト回路に接続され、各ゲートラインにテスト回路を有することが可能である。テスト信号が入力される間にシフトレジスタは走査され、テスト信号出力ターミナルの連続出力は回路が有効であるかどうかを示す。
【０００４】
【発明が解決しようとする課題】
本発明は、アクティブマトリックス表示アレイのようなアレイを駆動回路と共に同一基板上に集積するという基本的な問題に向けられる。
【０００５】
駆動回路がアレイと共に同一基板上に集積される場合、駆動回路が１つ又はそれより多くの個別の基板上にある場合よりも駆動回路及びアレイのテストがより複雑になる。
【０００６】
本発明は、集積走査ドライバのテスト問題を軽減する技術の発見に基づいている。一方の走査ドライバがもう一方のドライバから信号を受け取ることを可能にすることにより、この技術は前述のマツエダらによる論説にあるような冗長走査ドライバを改良する。実施において、走査ドライバは双方向に動作が可能であり、一方の走査ドライバはシリアルイン／パラレルアウトモードで動作し、もう一方はパラレルイン／シリアルアウトモードで動作する。一方の走査ドライバは走査ラインを介してもう一方の走査ドライバにテスト信号を提供でき、次にテスト信号は分析されて欠陥を検出することができるため、走査ドライバが信号を走査ラインに提供し、走査ラインから信号を受け取る能力はテストを可能にする。更に、一方の走査ドライバのステージがもう一方の走査ドライバの前のステージから信号を受け取る能力は、修正によって走査ドライバのステージが取り除かれた後に有用である。
【０００７】
【課題を解決するための手段】
この技術は、基板の表面にわたって延びる走査ラインを含むアレイにおける改良として実施可能である。アレイはまた、第１及び第２の走査駆動領域において第１及び第２の走査駆動回路をそれぞれ含む。走査ラインの各セット毎に、第１及び第２の走査駆動回路は第１及び第２の信号提供回路をそれぞれ含み、これらは電気接続されて走査ラインに信号を提供する。この改良は、少なくとも１つの走査ラインに対して第１の信号受取回路を含み、これは走査ラインに電気接続され、第２の信号提供回路によって走査ラインに提供される信号を走査ラインから受け取る。結果として、第１の走査駆動回路は第２の走査駆動回路によって走査ラインに提供された信号を受け取ることができる。即ち、この改良は第１の走査駆動回路を双方向にする。
【０００８】
第２の走査駆動回路も信号受取回路を含むことができ、これにより双方の走査ドライバが双方向になる。信号がアレイをわたって双方向に提供され、受け取られることができるように、第１及び第２の走査駆動回路をアレイの両側に配置することが可能である。
【０００９】
走査駆動回路は２つのシフトレジスタを含むことができ、各々は各走査ライン毎にステージを有する。各シフトレジスタの各走査ラインのステージは走査ラインに信号を提供でき、次のステージは走査ラインからの信号を受け取ることができる。これにより、一方のシフトレジスタの各ステージはその走査ラインを介してもう一方のシフトレジスタの次のステージに信号を提供する。
【００１０】
信号提供回路は、その信号提供状態の他に信号受取状態を有することができる。信号提供回路は、走査ラインに電気接続されるトライステート（３ステート）素子を含むことが可能である。信号提供回路が信号受取状態にあるとき、トライステート素子はトライステート（第３の状態）にされる、即ちフローティング状態にすることができる。
【００１１】
アレイは、その基板外の回路から信号を受け取り、その回路に信号を提供するリードを含むことができる。各シフトレジスタ毎の入力リード及び出力リードの他に、例えば、各シフトレジスタはＭ番目毎のステージの後に入力／出力リードを有することができ、これによってシフトレジスタはＭステージのＮグループに分けられ、合計でＮ×Ｍ＝Ｐステージになる。付加の入力／出力リードにより、他のグループとは別に各グループのステージをテストすることができる。
【００１２】
この技術は、信号を提供し受け取るために使用されうる冗長走査ラインシフトレジスタを有するアレイを提供できる。この技術は、例えば、ＡＭＬＣＤ用の光バルブアレイにおいて実施可能である。
【００１３】
冗長走査ラインシフトレジスタの機能性が高いアレイを提供できるため、前述の技術は有益である。一方のシフトレジスタを使用してもう一方のシフトレジスタからの出力をサンプリングすることができ、また逆も可能であり、これによって走査ラインの短絡、開路及び走査ラインの短絡につながるデータラインを検出することができる。更に、シフトレジスタを使用して欠陥ステージのテストを互いに対してすることができる。一方のシフトレジスタの欠陥ステージを取り除く修正が行われると、次のステージは走査ラインを介してもう一方のシフトレジスタから入力信号を受け取ることができる。
【００１４】
本発明の請求項１の態様は、回路が形成される表面を有する基板と、前記基板の前記表面におけるアレイ回路とを含むアレイであって、前記アレイ回路は、前記基板の前記表面にわたって延びる走査ラインを含み、前記走査ラインに電気接続される第１及び第２の走査駆動回路を含み、前記走査ラインの各セット毎に前記第１及び第２の走査駆動回路はそれぞれ第１及び第２の信号提供回路を含み、前記第１及び第２の信号提供回路は前記走査ラインに電気接続されて前記走査ラインに信号を提供し、前記走査ラインの少なくとも１つに対して、前記第１の走査駆動回路は第１の信号受取回路を更に含み、前記第１の信号受取回路は前記走査ラインに電気接続され、前記第２の信号提供回路によって前記走査ラインに提供される前記走査ラインからの信号を受け取り、前記走査ラインから受け取った信号を、前記第１の走査駆動回路から、読み出す機能を有する。
【００１５】
【発明の実施の形態】
「アレイ」及び「セル」という用語は互いに関連している。「アレイ」は「セル」の配列を含む製造品である。例えば、「２次元アレイ」即ち「２Ｄアレイ」は、２次元におけるセルの配列を含む。２Ｄアレイの回路は行 (row)及び列(column)を含むことができ、これは各行毎にラインを有し、各列毎にラインを有する。一方の方向へのラインは「データライン」であり、これを介してセルはその状態を決定する又は指示する信号を受け取るか又は提供する。もう一方の方向へのラインは「走査ライン」であり、セルは、データラインからの信号を受け取ったりデータラインに信号を提供したりすることを可能にする信号を走査ラインを介して受け取る。
【００１６】
「シフトレジスタ」は回路の構成要素であり、これは、本文中において「ステージ」と呼ばれ、各々がデータのアイテムを記憶することが可能である一連の部分を有する。「クロック信号」と時折呼ばれる信号又は信号のセットに応答してステージに記憶されたデータのアイテムが一続きの次のステージに転送され、記憶されるように、シフトレジスタのステージは接続されている。
【００１７】
インバータ又はバッファなどの回路素子に適用される場合、「トライステート」という用語は素子の出力が３つの状態を有することを意味し、これらは本文中においてＯＮ又は１状態及びＯＦＦ又は０状態と呼ばれる２つの低インピーダンス状態と、フローティング状態又はＺ状態と呼ばれる高インピーダンス状態とである。「トライステートにする」という動詞は、トライステート素子の出力を高インピーダンス状態に定める信号を提供するという意味である。
【００１８】
図１は、本発明の一般的な特徴を示している。図１は冗長走査駆動回路を有するアレイを示しており、走査ラインの一方の端部にある信号提供回路は走査ラインを介してもう一方の端部にある信号受取回路に信号を提供することができる。
【００１９】
図１のアレイ１０は基板１２を含み、この表面にアレイ回路が形成される。この表面は、アレイ領域１４と、アレイ領域の両側に走査駆動領域１６及び１８とを含む。走査ラインは走査駆動領域１６と１８との間のアレイ領域１４をわたって延びており、走査ライン２０及び接続された回路はより詳細に示される。
【００２０】
走査ライン２０は、走査駆動領域１６の走査リード２２及び走査駆動領域１８の走査リード２４に電気接続されている。走査駆動領域１６の走査駆動回路３０は信号提供回路３２を含み、走査駆動領域１８の走査駆動回路３４は信号提供回路３６を含む。信号提供回路３２及び３６は、走査ライン２０に信号を同時に提供できるように走査リード２２及び２４にそれぞれ接続されている。
【００２１】
走査駆動回路３０は信号受取回路４０も含み、これは走査ライン２０からの信号を受け取るように電気接続されている。結果として、信号受取回路４０は信号提供回路３６によって提供される信号を走査ライン２０から受け取ることができる。
【００２２】
前述のような一般的な特徴を多数の方法で実施できる。後述される実施の形態は、ポリ−ＳｉのＴＦＴを含む走査駆動回路を有する液晶表示素子（ＬＣＤ）に好適なアレイを提供する。
【００２３】
図２〜図４は、ＬＣＤアレイのための冗長走査駆動回路の特徴を示している。図２は、走査ラインを駆動する冗長シフトレジスタを有するアレイを示している。図３は、図２のいずれかのシフトレジスタのステージにおける回路を示している。図４は、図３の回路のより高いレベルの同等物を示している。
【００２４】
図２のアレイ１００は基板１０２を含み、走査ライン１１０〜１１２がその表面を横切って延びている。リード１２０、１２２、１２４及び１２６で示されるように、走査ライン１１０〜１１２の各々は２つのリードを有し、一方のリードは左のシフトレジスタ１３０に接続し、もう一方のリードは右のシフトレジスタ１３２に接続している。従って、いずれのシフトレジスタも欠陥がないことを仮定して、走査ライン１１０〜１１２は左のシフトレジスタ１３０及び右のシフトレジスタ１３２によって両端部から駆動されることが可能である。
【００２５】
左のシフトレジスタ１３０のためのリード１４０、１４２、１４４、１４６、１４８及び１５０によって示されるように、シフトレジスタ１３０及び１３２の各々は基板１０２外の回路から５つの信号を受け取ることができ、基板１０２外の回路に１つの信号を提供することができる。シフトレジスタは、リード１４０及び１４２を介してそれぞれ第１のクロック信号Φ1 及びその補数を受け取る。シフトレジスタは、リード１４４及び１４６を介してそれぞれ第２のクロック信号Φ2 及びその補数を受け取る。シフトレジスタは、リード１４８を介して入力信号Ｉを受け取る。最後に、シフトレジスタはリード１５０を介して出力信号Ｏを提供する。
【００２６】
図２は外部回路から各クロック信号だけでなくクロック信号の補数も受け取るシフトレジスタを示しているが、基板１０２上の付加の回路がクロック信号に応答して各クロック信号の補数を提供できる場合、各クロック信号毎に１つの入力リードのみが必要である。
【００２７】
図３はステージ２００を示しており、これはシフトレジスタ１３０及び１３２のいずれのステージにもなりうる。理解できるように、シフトレジスタ１３０及び１３２の各々は走査ライン１１０〜１１２の各々につきこのようなステージを１つ含み、各ステージの出力は図３に示されるように次に続くステージの入力である。
【００２８】
ステージ２００は、３つのグループのトランジスタを含む。グループ２０２は第１のトライステートインバータとして動作し、グループ２０４は第２のトライステートインバータとして動作し、グループ２０６はバスリピータとして動作する。
【００２９】
グループ２０２は２つの通常（非駆動時）ＯＮのＰＭＯＳトランジスタ２１０及び２１２と、２つの通常ＯＦＦのＮＭＯＳトランジスタ２１４及び２１６とを含む。トランジスタ２１０及び２１６のゲートリードは、すぐ前のステージから受け取られるか、あるいはステージ２００がシフトレジスタの最初のステージである場合はリードから受け取られるステージ２００の入力信号を受け取り、後者の場合、シフトレジスタは基板外の回路からリードを介して入力信号を受け取る。トランジスタ２１４及び２１２のゲートリードはそれぞれ、クロックΦ1 及びその補数を受け取る。
【００３０】
同様に、グループ２０４は２つの通常ＯＮのＰＭＯＳトランジスタ２２０及び２２２と、２つの通常ＯＦＦのＮＭＯＳトランジスタ２２４及び２２６とを含む。トランジスタ２２０及び２２６のゲートリードは、トランジスタ２１２及び２１４のチャネル間で得られるグループ２０２からの出力を受け取る。トランジスタ２２４及び２２２のゲートリードはそれぞれ、クロックΦ2 及びその補数を受け取る。トランジスタ２２２及び２２４のチャネル間で得られるグループ２０４の出力は、リード２２８を介して走査ラインに接続されており、シフトレジスタ内の次のステージに提供されるか、あるいはステージ２００が最後のステージである場合はリードに提供され、後者の場合、シフトレジスタからの出力はリードを介して基板外の回路に提供されうる。
【００３１】
グループ２０６は２つのバックツーバック(back-to-back)インバータを含み、第１のインバータは通常ＯＮのＰＭＯＳトランジスタ２３０及び通常ＯＦＦのＮＭＯＳトランジスタ２３２を含み、第２のインバータは通常ＯＮのＰＭＯＳトランジスタ２３４及び通常ＯＦＦのＮＭＯＳトランジスタ２３６を含む。トランジスタ２１０及び２１６のように、トランジスタ２３０及び２３２のゲートリードはステージ２００の入力信号を受け取る。トランジスタ２３４及び２３６のゲートリードは、トランジスタ２３０及び２３２のチャネル間で得られる第１のインバータからの出力を受け取る。トランジスタ２３４及び２３６のチャネル間で得られる第２のインバータからの出力は、ステージ２００の入力に接続される。
【００３２】
図３は修正ライン２４０の位置も示しており、このラインは、トランジスタ２２２及び２２４のチャネル間のグループ２０４の出力をリード２２８とシフトレジスタの次のステージとに電気接続している。図３からわかるように、修正ライン２４０が切断されてもリード２２８に接続される走査ラインはなおシフトレジスタの次のステージに電気接続されている。
【００３３】
ステージ２００の回路の動作は、図４のステージ２５０のより高いレベルの図から理解できる。トライステートインバータ２５２は図３のグループ２０２を表し、トライステートインバータ２５４はグループ２０４を表し、バックツーバックインバータ２５６及び２５８はグループ２０６を表す。図４において示唆されるように、トライステートインバータ２５４はトライステートインバータ２５２よりも大きく、インバータ２５６及び２５８はトライステートインバータ２５２よりもなお小さい。
【００３４】
トライステートインバータ２５４が大きい理由は、トライステートインバータ２５４はバッファとして動作できなくてはならず、走査ライン２６０及び双方のシフトレジスタの次のステージを同時に駆動するために十分な電流を提供しなければならず、かつ、反対側のシフトレジスタの同等ステージが動作しない場合には同一レジスタの次のステージ２６２は直接接続によって駆動され、反対側のレジスタの次のステージ２６４は走査ライン２６０を介して駆動されるためである。更に、トライステートインバータ２５４は３つの出力状態、即ち１、０及びＺを有するため、インバータ２５４は高インピーダンスＺ状態におかれ、これによってテスト中に次のステージ２６２が反対側のシフトレジスタから信号を受け取ることが可能になる。
【００３５】
トライステートインバータ２５２はトライステートインバータ２５４への入力ステージとして動作し、従ってトライステートインバータ２５４を駆動するために必要な小さな電流のみを提供する。更に、トライステートインバータ２５２が小さい場合にはより小さい入力駆動電流が必要であり、これはトライステートインバータ２５４が十分な駆動電流を提供できることを確実にすることを助長する。
【００３６】
バックツーバックインバータ２５６はバスリピータとして機能するが、トライステートインバータ２５４を大幅にロードしないよう非常に小さい。バックツーバックインバータ２５６は一時的に状態を保持し、これは、前の走査ラインから信号を受け取るときに、あるいは走査ライン２６０がトライステートインバータ２５４付近に開路を有するときに有用になりうる。
【００３７】
バックツーバックインバータ２５６及び２５８はバスリピータとして機能するが、トライステートインバータ２５４を大幅にロードしないよう非常に小さい。バックツーバックインバータ２５６は走査ラインが駆動された最後の状態を保持し、これは、走査ライン２６０がトライステートインバータ２５４付近に開路を有するときに、あるいは一定のテスト手順を行うときに有用になりうる。
【００３８】
トライステートインバータ２５４が信号の提供後にトライステートに入る際、走査ライン２６０のキャパシタンスは通常動的記憶を提供し、次のステージ２６２が信号に応答して状態を変えるために十分な長さに信号の減衰を遅らせる。走査ライン２６０がトライステートインバータ２５４付近に開路を有する場合、走査ライン２６０のキャパシタンスはもはや利用できなくなり、このために信号はあまりにも早く減衰し、次のステージ２６２が応答して状態を変えることができなくなる可能性がある。しかし、バックツーバックインバータ２５６及び２５８はトライステートインバータ２５４からの信号を記憶し、次のステージ２６２が状態を変えることを確実にする。
【００３９】
また、いくつかのテスト手順では、信号が走査ライン２６０に提供された後であり、かつクロック信号Φ1 が提供されて次のステージ２６２のトライステートインバータ２５２に入力される前に、付加の動作が必要となる。この状況において、バックツーバックインバータ２５６及び２５８はクロック信号Φ1 が提供されるまで走査ライン２６０の信号を記憶する。
【００４０】
ステージ２００は、多様なレイアウト及び多くの異なるトランジスタサイズを用いて多くの方法で実施できるが、トランジスタのサイズ及び他のパラメータは駆動されるアレイによって制限される。アレイのセル回路は走査ラインのキャパシタンスを決定し、表示のサイズ及びそのリフレッシュ速度は走査速度を決定する。次のステージ２６２は走査ライン２６０と比較して非常に小さな電流を必要とするため、走査ラインのキャパシタンス及び走査速度はトライステートインバータ２５４に必要な出力電流を決定する。
【００４１】
トライステートインバータ２５４はまた、セルの回路が立ち上り時間と立ち下り時間との間に十分な時間を有してデータラインと相互作用できるように、データラインからの値を記憶することなどによって十分に短い立ち上り時間及び立ち下り時間を提供しなければならない。即ち、トライステートインバータ２５４は、データラインの遷移が決定された後に出来るだけ早く１への完全な遷移を提供すべきであり、また、データラインの遷移が始まる前に出来るだけ遅く０への完全な遷移を提供すべきである。トライステートインバータ２５４のためのトランジスタを適切に選択することによって、立ち上り時間及び立ち下り時間はほぼ同等にされることができる。ＰＭＯＳトランジスタ２２０及び２２２によって提供される電流は立ち上り時間を決定し、ＮＭＯＳトランジスタ２２４及び２２６によって提供される電流は立ち下り時間を決定する。ＰＭＯＳトランジスタは一般的に同一サイズのＮＭＯＳトランジスタの電流の約三分の一を提供するため、ＰＭＯＳトランジスタ２２０及び２２２はＮＭＯＳトランジスタ２２４及び２２６のおおよそ３倍の幅を有することができる。
【００４２】
従って、トライステートインバータ２５４の出力電流要件及び必要な立ち上り時間ならびに立ち下り時間は、トライステートインバータ２５２に必要な出力電流を決定する。トライステートインバータ２５４にあるように、ＮＭＯＳトランジスタ２１４及び２１６とほぼ同一の電流を提供するようにＰＭＯＳトランジスタ２１０及び２１２を寸法づけることができる。
【００４３】
図３及び図４に示唆されるように、クロック信号Φ1 及びΦ2 と、これらの補数とが、双方のシフトレジスタの全てのステージに入力として提供され、これらを使用して通常の走査動作及びテスト動作の双方を行うことが可能である。
【００４４】
通常の走査動作にわたり、トライステートインバータ２５２及び２５４はバイステートインバータとして機能する。クロック信号Φ1 及びΦ2 は交互に１になり、Φ2 が１になる前にクロック信号Φ1 は０になり、この逆にもなる。各クロック信号の１及び０期間は、回路を安定させるために十分に長い。トライステートインバータ２５２及び２５４の動作を個別に維持するには、クロック信号Φ1 が０になった後であり、かつクロック信号Φ2 が１になる前に十分な時間が経過しなくてはならない。しかし、Φ2 が１になるときにトライステートインバータ２５６の入力キャパシタンスによってトライステートインバータ２５２からの信号がなお記憶されるように、時間は十分に短くなければならない。一般に、クロック信号の波形は種々の要因に依存し、これらはアレイのリフレッシュ速度及びＴＦＴのサイズを含む。
【００４５】
Φ1 が１になると、各ステージのトライステートインバータ２５２は走査ライン及び前のステージのいずれかからステージの入力信号を受け取り、出力リードにおいてその反転を提供し始める。次に、Φ1 が０になると、トライステートインバータ２５４の入力キャパシタンスによって入力信号の反転が記憶される。次に、Φ2 が１になると、各ステージのトライステートインバータ２５４はその入力キャパシタンスによって記憶された信号を受け取り、出力リードにおいてその反転、即ち最初の入力信号を提供し始める。次に、０にすることによってΦ2 がインバータ２５４をトライステートにすると、インバータ２５４の出力において提供された最初の入力信号が走査ライン２６０によって容量的に記憶され、次のステージ２６２及び２６４によって受け取られる。
【００４６】
テスト動作もまた、トライステートインバータ２５４の高インピーダンスフローティング出力状態を使用する。クロック信号Φ2 を０に保つことによってフローティング出力を得ることができ、これによってトランジスタ２２２及び２２４は共にＯＦＦになり、反対側のシフトレジスタの同等ステージによって駆動されない限り、走査ライン２６０はトライステートインバータ２５４によって駆動されず、フローティング状態になる。しかし、トライステートインバータ２５４がフローティング状態である間、トライステートインバータ２５２はクロック信号Φ1 に応答して前の走査ラインから信号を受け取って反転することができる。
【００４７】
図５〜図８は、前述の回路を用いてテスト及び修正が行われうる態様を示している。図５は、テストの際の典型的な動作を示している。図６は、修正を行って欠陥のあるシフトレジスタステージを取り除く態様を示している。図７は、図６にあるような修正の後にアレイにわたって信号が提供され受け取られる態様を示している。図８は変更されたシフトレジスタ回路を示しており、より有効なテストのために出力／入力リードが付加されている。
【００４８】
図５のボックス２８０の動作は一方のシフトレジスタをトライステートにすることによって始まり、このシフトレジスタは、後に続く動作にわたってもう一方のシフトレジスタの内容を受け取るために「受取シフトレジスタ」と呼ばれる。シフトレジスタの全てのステージに対してクロック信号Φ2 を０に保ち、その補数を１に保つことにより、ボックス２８０の動作を実施することができる。
【００４９】
次に、ボックス２８２の動作により、「送りシフトレジスタ」と呼ばれるもう一方のシフトレジスタから信号が提供される。この動作中、送りシフトレジスタの各ステージにおけるトライステートインバータ２５４は出力値を提供し、これによって送りシフトレジスタの値のアレイを使用してテストを行うことができる。ボックス２８２の動作は送りシフトレジスタの予備テストを含み、送りシフトレジスタが首尾よく動作できるかどうかを決定することもできる。
【００５０】
いくつかの例示的なテストにおいて後述されるように、ボックス２８２の動作は、送りシフトレジスタの入力リードへの一連の入力信号と、送りシフトレジスタを介して入力信号をシフトする一連のクロック信号とによって通常実施できる。ボックス２８２の動作中、受取シフトレジスタはトライステート状態でフロートし続ける。
【００５１】
従って、送りシフトレジスタからの値のアレイは走査ラインに提供される。ボックス２８０に関連して前述されたように、各シフト動作の後、送りシフトレジスタの各ステージをトライステートにすることができる。
【００５２】
ボックス２９０の動作により、受取シフトレジスタにおいて値のアレイを受け取る。これは、受取シフトレジスタのステージによって値のアレイが受け取られるが、送りシフトレジスタにおける位置から１ステージシフトされることを意味する。受取シフトレジスタの各ステージのトライステートインバータ２５２のクロック信号Φ1 を１にすることにより、ボックス２９０の動作を実施できる。
【００５３】
次に、受取シフトレジスタの出力リードに値のアレイを連続的にシフトすることによって、ボックス２９２の動作は受取シフトレジスタをアンロードする。ボックス２９２の動作は、通常の走査動作と同一のクロック信号のシーケンスによって実施されうるが、信号を遅くして出力信号のシーケンスの分析を可能にすることができる。ボックス２９２の動作中、送りシフトレジスタはトライステート状態でフロートし続ける。
【００５４】
ボックス２８２の動作のいくつかの例は特に対象となる。１つの例は送りシフトレジスタをリセットすることであり、これは、インバータを介してカスケードすることによって入力信号が全てのステージにわたるように十分間隔をおくために、その入力信号を０に保ち、双方のクロック信号Φ1 及びΦ2 を１に保つことによって行うことができる。同様に、入力信号を１に保ち、双方のクロック信号を１に保つことにより、送りシフトレジスタをセットすることができる。
【００５５】
もう１つの例は、前述のようにシフトレジスタをリセットし、次にシフトレジスタを介してパターンをクロックし、その出力信号を読み取ってこのパターンが正確に伝送されたかどうかを決定することにより、シフトレジスタをテストすることである。典型的なテストパターンは、単一の１とその後に続く数が全て０であるパターンである。まず、双方のシフトレジスタをこのようにしてテストすることができる。いずれも欠陥がない場合は、例えば走査ラインにおいて開路及び短絡のテストを更に行うことができる。シフトレジスタのうちの一方又は双方が欠陥がある場合、シフトレジスタのテスト及び修正が更に必要である。
【００５６】
一方のシフトレジスタのみが欠陥を有する場合、図５の実施の形態を使用してその欠陥ステージを見つけることができる。欠陥のあるシフトレジスタは、例えば出力として１のみを提供する可能性があり、これはそのステージのうちの１つの出力が１状態のまま動かなくなったことを示している。あるいは、シフトレジスタは出力として０のみを提供する可能性があり、これはステージが０状態のまま動かなくなったことを示している。
【００５７】
欠陥ステージが１状態のまま動かない場合、前述のようにボックス２８２の動作によって欠陥のあるシフトレジスタを０にリセットすることができ、これによって欠陥ステージの前にある全てのステージは０を提供するが欠陥ステージ及びその後に続く全てのステージは１を提供する。次に、ボックス２９２の動作によって、有効なシフトレジスタからシフトされる１を最初の０まで数えることができる。最初の０がＸサイクルの後である場合、欠陥ステージは終わりからＸ番目のステージである。あるいは、シフトレジスタがそれぞれＰステージを有する場合、欠陥のあるシフトレジスタの初めから（Ｐ−Ｘ）番目のステージである。
【００５８】
反対に、欠陥ステージが０状態のまま動かない場合、前述のようにボックス２８２の動作によって欠陥のあるシフトレジスタを１にリセットすることができ、これによって欠陥ステージの前にある全てのステージは１を提供するが欠陥ステージ及びその後に続く全てのステージは０を提供する。次に、ボックス２９２の動作によって、有効なシフトレジスタからシフトされる０を最初の１まで数えることができる。最初の１がＸサイクルの後である場合、欠陥ステージは欠陥のあるシフトレジスタの初めから（Ｐ−Ｘ）番目のステージである。
【００５９】
欠陥のある走査ラインに接続された欠陥のあるシフトレジスタステージなど複数の欠陥が相互作用する場合、欠陥ステージを見出す上記のテストはあいまいな結果をもたらす。従って、開路及び短絡を有する走査ラインを検出して修正するには、非接触方法を使用してアレイの欠陥を見出すことが可能なフォトンダイナミックス社(Photon Dynamics, Inc.、カリフォルニア州ミルピタス）のイン−プロセステスター(In-Process Tester、IPT)などのテスト装置を使用する他のより標準化した技術が必要となりうる。しかし、いずれのシフトレジスタも欠陥がない場合、シフトレジスタを同様に使用して欠陥のある走査ラインを見出すことが可能である。
【００６０】
データラインから走査ラインへの短絡は、例えば以下のように検出可能である。ボックス２８０の動作は省略でき、双方のシフトレジスタをリセットすると共にデータパターンを用いてデータラインを駆動することにより、ボックス２８２の動作が実施されうる。適切な時間の経過後にボックス２９０の動作が行われ、双方のシフトレジスタにおいて走査ラインからの信号を受け取ることができる。入力データパターンを注意深く選択することにより、所与の走査ラインに対するデータラインから走査ラインへの短絡の位置及び数を決定できる。フローティング状態の双方のシフトレジスタ間の時間の長さを変え、双方のシフトレジスタにおいて信号を受け取ることにより、データラインから走査ラインへの短絡の強さを決定することができる。
【００６１】
欠陥ステージが識別された場合、これは修正ラインを切断することで修正可能である。図６は、修正ラインが底部金属層において形成される薄膜の実施の形態に対して行われる修正を示している。図３に示されるような修正ライン２４０は、一方ではトライステートインバータ２５４の出力リードに、他方では走査ライン２６０及び次のステージ２６２に電気接続されている。レーザ切断などの動作によってカット３１０が形成され、これにより修正ライン２４０が部分３１２及び３１４に分かれ、これらの間には電気開路が生じる。シェング、ケイ．シー．(Sheng, K.C.) 、キュウ、エイチ(Qiu, H.) 、ソンデノ、ジェイ．アール.(Sondeno, J.R.)、ラム、ジェイ. ケイ. (Lam, J.K.) 及びアッディエゴ、ジー.(Addiego, G.)の "Laser repair processes for mass production of LCD panels"(Solid State Technology、June 1993 、pp. 91、92、94 and 95 ）に記載の集積レーザトリム（ＩＬＴ）能力を使用するフォトンダイナミックス社のＬＣＤパネル修正システムを用いて、レーザ切断を実施できる。
【００６２】
カット３１０の形成後、トライステートインバータ２５４の出力からの信号は走査ライン２６０及び次のステージ２６２に達することができない。代わりに、走査ライン２６０からの信号がライン３２０、リード３２２及びライン３２４を介して次のステージ２６２に達する。示されるように、リード３２２はライン３２０とライン３２４との間で共有されるリードである。
【００６３】
図７は、図６に示されるように欠陥ステージが取り除かれた後にシフトレジスタの残りのステージが正常に動作し続けることが可能な態様を示している。シフトレジスタ３５０は欠陥のあるｉ番目のステージ３５２を含み、その前には（ｉ−１）番目のステージ３５４を含み、その後には（ｉ＋１）番目のステージ３５６を含む。同様に、シフトレジスタ３６０はｉ番目のステージ３６２を含み、その前には（ｉ−１）番目のステージ３６４を含み、その後には（ｉ＋１）番目のステージ３６６を含む。
【００６４】
欠陥のあるｉ番目のステージ３５２の修正ラインを切断する修正の後、（ｉ−１）番目のステージ３５４及び３６４はリード３７２及び３７４をそれぞれ介して走査ライン３７０とｉ番目のステージ３５２及び３６２とにそれぞれ出力信号を提供し続ける。欠陥のあるｉ番目のステージ３５２はもはやリード３８２を介して走査ライン３８０に出力信号を提供しないため、ｉ番目のステージ３６２のみがリード３８４を介して走査ライン３８０に出力信号を提供し、同時に（ｉ＋１）番目のステージ３６６に出力信号を提供する。しかし、欠陥のあるｉ番目のステージ３５２の除去にもかかわらず（ｉ＋１）番目のステージ３５６及び３６６と後に続くステージとが正常に動作するように、走査ライン３８０上の信号はリード３８２を介して（ｉ＋１）番目のステージ３５６に提供される。
【００６５】
図２に関連して前述された実施の形態において、各シフトレジスタは１つの出力リードのみを有する。従って、双方のシフトレジスタが欠陥を有する場合、テスト及び修正は不可能である。図８は、シフトレジスタのグループ単位でステージをテストすることを可能にする変更を示しており、これは、たとえ各シフトレジスタが少なくとも１つの欠陥ステージを有しても機能するアレイを得ることを可能にする。
【００６６】
図８のシフトレジスタ４００はＭステージのＮグループを含み、合計でＭ×Ｎ＝Ｐステージを有する。シフトレジスタ４００はＭステージの連続するグループの各対間に付加のリードを含み、前のステージはこれを介して出力信号を提供でき、あるいは後に続くステージはこれを介して入力信号を受け取ることができる。
【００６７】
第１のグループは、シフトレジスタの入力リードであるリード４０４から入力信号を受け取るように接続される第１ステージ４０２において始まる。第１のグループは、付加のリード４０８に出力信号を提供するように接続されるＭ番目のステージ４０６において終わる。第２のグループは、付加のリード４０８からの入力信号を受け取るように接続される（Ｍ＋１）番目のステージ４１０において始まり、付加のリード４１４に出力信号を提供するように接続される２Ｍ番目のステージ４１２において終わる。第３のグループは、付加のリード４１４からの入力信号を受け取るように接続される（２Ｍ＋１）番目のステージ４２０において始まる。Ｎ番目のグループは、シフトレジスタの出力リードであるリード４２４に出力信号を提供するように接続されるＰ番目のステージ４２２において終わる。
【００６８】
アレイが図８のシフトレジスタ４００のようにＭステージのＮグループを備える冗長シフトレジスタを有する場合、テストはシフトレジスタ全体にわたってではなくグループ毎に行われることが可能である。グループの各対からの１つのグループが欠陥をもたない限り、適切な修正を行うことによって全ての走査ラインを駆動することができる。
【００６９】
図２〜図７の特徴は、高温ポリ−Ｓｉ処理を使用して製造されたアレイにおいて首尾よく実施された。一連のテストを実施して欠陥のあるシフトレジスタを見出し、次にこの欠陥を修正することによって動作する走査ドライバを製造した。詳細には、クロックラインと走査ラインとの間の短絡が識別され、レーザ切断によって修正された。
【００７０】
このテストは以下を含んだ：各シフトレジスタをテストし、各シフトレジスタのみをシフトすることによって全て０又は全て１にリセット可能であることを確実にすること；前述のように各シフトレジスタを介して１ビットで動作させること；前述のように各シフトレジスタをリセットし、もう一方のシフトレジスタに信号を送ることによって各シフトレジスタをテストすること。
【００７１】
前述の実施の形態は、走査ラインドライバにおいてシフトレジスタを使用している。他のタイプの走査ラインドライバ回路を用いて本発明を実施することが可能である。例えば、走査ラインからの信号を受け取る符号化回路を提供することにより、デコーダである走査ラインドライバを用いて本発明を実施することができる。
【００７２】
前述の実施の形態は、アレイの両側に２つの走査ラインドライバを有する。しかし、本発明を実施して、一対の冗長走査駆動シフトレジスタのようなアレイの同一側の走査ラインドライバをテストすることが可能である。また、本発明を実施して、アレイの左側に２つの走査駆動シフトレジスタを有し、かつアレイの右側に２つの走査駆動シフトレジスタを有するアレイなどのように、２つより多くの走査ラインドライバをテストすることができる。
【００７３】
前述の実施の形態はポリ−ＳｉのＴＦＴを用いているが、アレイと共に同一基板上に集積されることが可能な他のタイプのデバイスを用いて本発明を実施することができる。シフトレジスタのステージの出力リードと、シフトレジスタのステージが駆動する走査ラインと、次のシフトレジスタのステージの入力リードとの間の接続は、あらゆる適切な導電層を使用するライン及びリードのあらゆる適切な組み合わせを用いて行われることが可能である。
【００７４】
前述の実施の形態は、トライステートインバータ及びバックツーバックインバータに関して述べられるより高いレベルの構成要素を用いている。本発明は、同様の機能を提供する他のタイプの構成要素を用いて実施されることができる。詳細には、各ステージの出力におけるトライステートインバータは、次のステージが走査ラインからの信号を受け取ることを可能にする点で特に有用であるが、フローティング出力状態を有する他の構成要素を使用することもできる。同様に、バスリピータとして機能するバックツーバックインバータを、同様の機能を備える他の回路と取り替えることができる。
【００７５】
前述の実施の形態は２相シフトレジスタを用いており、このシフトレジスタにおいて各ステージは薄膜ＴＦＴを用いて容易に実施される比較的単純な回路を含み、各ステージは特定された入力信号及びクロック信号を受け取る。本発明は、各ステージが２相Ｄフリップフロップ又は他の記憶デバイスを含むシフトレジスタを含む多くの他のタイプのシフトレジスタを用いて実施されることが可能である。種々の他の組み合わせの信号又は付加の信号を受け取り、２つよりも多くの相を有するステージを用いて本発明を実施することができる。
【００７６】
前述の実施の形態は冗長シフトレジスタを使用し、信号の送り及び受け取りをしてシフトレジスタの欠陥のテストをするが、開路及び短絡を有する走査ラインのテストを含む他のテストを実施することもでき、回路は他の方法でテストを行うことが可能である。
【００７７】
前述の実施の形態において、次のステージは前のステージによって駆動される走査ラインからの信号を受け取るが、各ステージが駆動する走査ラインから各ステージが受け取ることが可能な回路を用いて本発明を実施することができる。
【００７８】
前述の実施の形態は動作の特定のシーケンスを用いてテストを行うが、他の動作のシーケンスを用いるか又は異なる順序で行われる同一動作を用いてテストを行うことが可能である。
【００７９】
前述の実施の形態は、欠陥ステージの除去によって欠陥のあるシフトレジスタの修正を可能にする。一定の方法で修正を可能にする実施の形態が有益であるが、本発明はこの修正技術を使用せずに実施することが可能である。
【００８０】
前述の実施の形態は、絶縁基板上に薄膜回路を提供している。本発明は、他のタイプの基板上の他のタイプの回路を用いて実施されることができる。
【００８１】
本発明は多くのタイプのアレイにおいて適用可能であり、これらにはディスプレイアレイ、光バルブアレイ、センサアレイ及び画像と相互作用する他のアレイが含まれる。
【００８２】
本発明は薄膜の実施の形態に関連して説明されてきたが、本発明は単一結晶技術を用いて実施可能である。
【図面の簡単な説明】
【図１】各端部から走査ラインに信号を同時に提供する走査駆動回路を有するアレイを示す略回路図であり、走査駆動回路は一方の端部にある信号提供回路から信号を受け取る走査ラインのもう一方の端部に信号受取回路を備える。
【図２】走査ラインを駆動する冗長シフトレジスタを有するアレイを示す略回路図である。
【図３】図２のシフトレジスタのいずれかのステージにおける回路を示す略回路図である。
【図４】図３の回路のよりレベルの高い同等物を示す略回路図である。
【図５】テストの典型的な動作を示すフローチャートである。
【図６】修正が実施されて欠陥のあるシフトレジスタステージを取り除く態様を示す略回路図である。
【図７】図６のような修正の後に、アレイにわたって信号が提供され受け取られる態様を示す略回路図である。
【図８】より有効なテストのために付加の出力／入力リードを有する変更されたシフトレジスタ回路を示す略回路図である。
【符号の説明】
１０ アレイ
１２ 基板
２０ 走査ライン
３０、３４ 走査駆動回路
３２、３６ 信号提供回路
４０ 信号受取回路
Claims (5)
- 回路が形成される表面を有する基板と、前記基板の前記表面におけるアレイ回路とを含むアレイであって、前記アレイ回路は、
前記基板の前記表面にわたって延びる走査ラインを含み、
前記走査ラインに電気接続される第１及び第２の走査駆動回路を含み、前記走査ラインの各セット毎に前記第１及び第２の走査駆動回路はそれぞれ第１及び第２の信号提供回路を含み、前記第１及び第２の信号提供回路は前記走査ラインに電気接続されて前記走査ラインに信号を提供し、
前記走査ラインの少なくとも１つに対して、前記第１の走査駆動回路は第１の信号受取回路を更に含み、前記第１の信号受取回路は前記走査ラインに電気接続され、前記第２の信号提供回路によって前記走査ラインに提供される前記走査ラインからの信号を受け取り、
前記走査ラインから受け取った信号を、前記第１の走査駆動回路から、読み出す機能を有する、アレイ。 - 前記第１の信号提供回路は、２つの信号提供状態及び１つの信号受取状態をとることができる、請求項１に記載のアレイ。
- 前記第１の信号提供回路は、前記走査ラインに電気的に接続されたトライステート素子であって、オン状態、オフ状態、及びフローティング状態のいずれか一状態をとることができるトライステート素子を含み、
該トライステート素子は、前記第１の信号提供回路が信号受取状態である場合に、フローティング状態をとる、請求項２に記載のアレイ。 - 前記第１及び第２の走査駆動回路は、各々第１及び第２のシフトレジスタを含み、
前記第１及び第２のシフトレジスタは、各走査ライン毎にステージを含み、
前記ステージは、対応する走査ラインに信号を提供することが可能であり、前記ステージの次のステージは、該走査ラインからの信号を受取ることが可能である、請求項１に記載のアレイ。 - 前記走査ラインの少なくとも１つに対して、前記第２の走査駆動回路は第２の信号受取回路を更に含み、前記第２の信号受取回路は前記走査ラインに電気接続され、前記第１の信号提供回路によって前記走査ラインに提供される前記走査ラインからの信号を受け取り、
前記走査ラインから受け取った信号を、前記第２の走査駆動回路から、読み出す機能を有する、請求項１に記載のアレイ。
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