JP2587546B2 - 走査回路 - Google Patents
走査回路Info
- Publication number
- JP2587546B2 JP2587546B2 JP3083499A JP8349991A JP2587546B2 JP 2587546 B2 JP2587546 B2 JP 2587546B2 JP 3083499 A JP3083499 A JP 3083499A JP 8349991 A JP8349991 A JP 8349991A JP 2587546 B2 JP2587546 B2 JP 2587546B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- controlled
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
Description
【０００１】
【産業上の利用分野】本発明は、主に大面積液晶ディス
プレイ等に用いられる走査回路に関する。
プレイ等に用いられる走査回路に関する。
【０００２】
【従来の技術】液晶ディスプレイの小型化、低コスト
化、高信頼性を目的として、薄膜駆動回路を一体化して
作製する技術がある。これは画素電極と同一基板上に周
辺駆動回路を設置することにより、接続端子の数および
外部駆動ＩＣの数の大幅な削減が可能なこと、また大面
積、高密度のボンディング工程の限界から生ずる信頼性
の問題を解決できるというコンセプトに基づくものであ
る。
化、高信頼性を目的として、薄膜駆動回路を一体化して
作製する技術がある。これは画素電極と同一基板上に周
辺駆動回路を設置することにより、接続端子の数および
外部駆動ＩＣの数の大幅な削減が可能なこと、また大面
積、高密度のボンディング工程の限界から生ずる信頼性
の問題を解決できるというコンセプトに基づくものであ
る。
【０００３】シフトレジスタとバッファで構成される走
査回路は、たとえばアクティブマトリクス液晶ディスプ
レイにおいて垂直駆動回路、あるいはブロックパルスを
走査する回路として上記薄膜駆動回路の重要な構成要素
となる。図６は従来の走査回路の（２Ｎ−１）ビット
目、（２Ｎ）ビット目を示す図である（Ｎは自然数）。
シフトレジスタ６０１は入力された信号をクロックφ
１、−φ１（−はバー、“反転”を示す）によりクロッ
クの周期だけ遅らせて次段のシフトレジスタへ順次転送
していくことができ、各シフトレジスタの出力は出力バ
ッファ１０７を通して走査パルス信号として出力され
る。図７は図６に示した従来の走査回路の動作を説明す
るためのタイミングチャートである。この場合、（２Ｎ
−１）ビット目、（２Ｎ）ビット目の走査パルス信号は
それぞれシフトレジスタの出力Ａ，Ｂと同じタイミング
で出力される。
査回路は、たとえばアクティブマトリクス液晶ディスプ
レイにおいて垂直駆動回路、あるいはブロックパルスを
走査する回路として上記薄膜駆動回路の重要な構成要素
となる。図６は従来の走査回路の（２Ｎ−１）ビット
目、（２Ｎ）ビット目を示す図である（Ｎは自然数）。
シフトレジスタ６０１は入力された信号をクロックφ
１、−φ１（−はバー、“反転”を示す）によりクロッ
クの周期だけ遅らせて次段のシフトレジスタへ順次転送
していくことができ、各シフトレジスタの出力は出力バ
ッファ１０７を通して走査パルス信号として出力され
る。図７は図６に示した従来の走査回路の動作を説明す
るためのタイミングチャートである。この場合、（２Ｎ
−１）ビット目、（２Ｎ）ビット目の走査パルス信号は
それぞれシフトレジスタの出力Ａ，Ｂと同じタイミング
で出力される。
【０００４】
【発明が解決しようとする課題】ところで、液晶ディス
プレイの大面積化に伴い、無欠陥の周辺駆動回路を形成
することは現状のプロセス技術では非常に困難である。
特にシフトレジスタを用いた走査回路においては、シフ
トレジスタを直列接続した構成をとる為、途中の段に１
個でも欠陥が存在した場合その段以降は信号を転送する
ことができず、シフトレジスタの歩留まりは非常に低い
ところに留まり、それ故、シフトレジスタの歩留まりの
悪さが液晶ディスプレイ装置全体の歩留まりを低下させ
る大きな要因となっている。
プレイの大面積化に伴い、無欠陥の周辺駆動回路を形成
することは現状のプロセス技術では非常に困難である。
特にシフトレジスタを用いた走査回路においては、シフ
トレジスタを直列接続した構成をとる為、途中の段に１
個でも欠陥が存在した場合その段以降は信号を転送する
ことができず、シフトレジスタの歩留まりは非常に低い
ところに留まり、それ故、シフトレジスタの歩留まりの
悪さが液晶ディスプレイ装置全体の歩留まりを低下させ
る大きな要因となっている。
【０００５】本発明は上記問題点を解決する為に、欠陥
が存在した場合においても回路構成によって自動的に欠
陥を回避し、完全動作する高歩留まりの走査回路を提供
することを目的としている。
が存在した場合においても回路構成によって自動的に欠
陥を回避し、完全動作する高歩留まりの走査回路を提供
することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、多段接続された、２個以上
の容量性負荷を順次選択走査する走査回路において、前
段より送られてきたパルス信号を入力信号とし、奇数段
目は第１のクロック信号で制御され、偶数段目は前記第
１のクロック信号を反転したクロック信号で制御される
遅延回路と、前記パルス信号を入力信号とし、奇数段目
は前記第１のクロック信号で制御され、偶数段目は前記
第１のクロック信号を反転したクロック信号で制御され
る第１のスイッチングトランジスタと、前記遅延回路の
出力信号と前記第１のスイッチングトランジスタの出力
信号とを入力信号とする排他的論理和回路と、前記第１
のスイッチングトランジスタの出力信号を入力信号とす
る正転バッファ回路と、前記遅延回路の出力信号を入力
信号とし、前記排他的論理和回路の出力を反転した信号
で制御される第２のスイッチングトランジスタと、前記
正転バッファ回路の出力信号を入力信号とし、前記排他
的論理和回路の出力信号で制御される第３のスイッチン
グトランジスタと、前記第２のスイッチングトランジス
タおよび前記第３のスイッチングトランジスタの出力信
号を入力信号とし、奇数段目は前記第１のクロック信号
で制御され、偶数段目は前記第１のクロック信号を反転
したクロック信号で制御される出力バッファ回路とを具
備することを特徴とする。
に、請求項１記載の発明は、多段接続された、２個以上
の容量性負荷を順次選択走査する走査回路において、前
段より送られてきたパルス信号を入力信号とし、奇数段
目は第１のクロック信号で制御され、偶数段目は前記第
１のクロック信号を反転したクロック信号で制御される
遅延回路と、前記パルス信号を入力信号とし、奇数段目
は前記第１のクロック信号で制御され、偶数段目は前記
第１のクロック信号を反転したクロック信号で制御され
る第１のスイッチングトランジスタと、前記遅延回路の
出力信号と前記第１のスイッチングトランジスタの出力
信号とを入力信号とする排他的論理和回路と、前記第１
のスイッチングトランジスタの出力信号を入力信号とす
る正転バッファ回路と、前記遅延回路の出力信号を入力
信号とし、前記排他的論理和回路の出力を反転した信号
で制御される第２のスイッチングトランジスタと、前記
正転バッファ回路の出力信号を入力信号とし、前記排他
的論理和回路の出力信号で制御される第３のスイッチン
グトランジスタと、前記第２のスイッチングトランジス
タおよび前記第３のスイッチングトランジスタの出力信
号を入力信号とし、奇数段目は前記第１のクロック信号
で制御され、偶数段目は前記第１のクロック信号を反転
したクロック信号で制御される出力バッファ回路とを具
備することを特徴とする。
【０００７】請求項２記載の発明は、請求項１記載の走
査回路において、前記出力バッファ回路は、入力信号を
反転出力するインバータ回路と、奇数段目は、前記イン
バータ回路の出力信号と前記第１のクロック信号とを入
力信号とし、偶数段目は、前記インバータ回路の出力信
号と前記第１のクロック信号を反転したクロック信号と
を入力信号とするＮＯＲ回路と、このＮＯＲ回路の出力
信号を入力信号とする正転バッファ回路とで構成されて
いることを特徴とする。
査回路において、前記出力バッファ回路は、入力信号を
反転出力するインバータ回路と、奇数段目は、前記イン
バータ回路の出力信号と前記第１のクロック信号とを入
力信号とし、偶数段目は、前記インバータ回路の出力信
号と前記第１のクロック信号を反転したクロック信号と
を入力信号とするＮＯＲ回路と、このＮＯＲ回路の出力
信号を入力信号とする正転バッファ回路とで構成されて
いることを特徴とする。
【０００８】請求項３記載の発明は、多段接続された、
２個以上の容量性負荷を順次選択走査する走査回路にお
いて、前段より送られてきたパルス信号を入力信号と
し、２相クロック信号で制御される遅延回路と、前記パ
ルス信号を入力信号とし、前記２相クロック信号で制御
される第１のスイッチングトランジスタと、前記遅延回
路の出力信号と前記第１のスイッチングトランジスタの
出力信号とを入力信号とする排他的論理和回路と、前記
第１のスイッチングトランジスタの出力信号を入力信号
とする正転バッファ回路と、前記遅延回路の出力信号を
入力信号とし、前記排他的論理和回路の出力を反転した
信号で制御される第２のスイッチングトランジスタと、
前記正転バッファ回路の出力信号を入力信号とし、前記
排他的論理和回路の出力信号で制御される第３のスイッ
チングトランジスタと、前記第２のスイッチングトラン
ジスタおよび前記第３のスイッチングトランジスタの出
力信号を入力信号とし、奇数段目は前記２相クロック信
号の何れか一方のクロック信号で制御され、偶数段目は
前記２相クロック信号の他方のクロック信号で制御され
る出力バッファ回路とを具備することを特徴とする。
２個以上の容量性負荷を順次選択走査する走査回路にお
いて、前段より送られてきたパルス信号を入力信号と
し、２相クロック信号で制御される遅延回路と、前記パ
ルス信号を入力信号とし、前記２相クロック信号で制御
される第１のスイッチングトランジスタと、前記遅延回
路の出力信号と前記第１のスイッチングトランジスタの
出力信号とを入力信号とする排他的論理和回路と、前記
第１のスイッチングトランジスタの出力信号を入力信号
とする正転バッファ回路と、前記遅延回路の出力信号を
入力信号とし、前記排他的論理和回路の出力を反転した
信号で制御される第２のスイッチングトランジスタと、
前記正転バッファ回路の出力信号を入力信号とし、前記
排他的論理和回路の出力信号で制御される第３のスイッ
チングトランジスタと、前記第２のスイッチングトラン
ジスタおよび前記第３のスイッチングトランジスタの出
力信号を入力信号とし、奇数段目は前記２相クロック信
号の何れか一方のクロック信号で制御され、偶数段目は
前記２相クロック信号の他方のクロック信号で制御され
る出力バッファ回路とを具備することを特徴とする。
【０００９】請求項４記載の発明は、請求項３記載の走
査回路において、前記出力バッファ回路は、入力信号を
反転出力するインバータ回路と、奇数段目は、前記イン
バータ回路の出力信号と前記２相クロック信号の何れか
一方のクロック信号とを入力信号とし、偶数段目は、前
記インバータ回路の出力信号と前記２相クロック信号の
他方のクロック信号とを入力信号とするＮＯＲ回路と、
このＮＯＲ回路の出力信号を入力信号とする正転バッフ
ァとで構成されていることを特徴とする。
査回路において、前記出力バッファ回路は、入力信号を
反転出力するインバータ回路と、奇数段目は、前記イン
バータ回路の出力信号と前記２相クロック信号の何れか
一方のクロック信号とを入力信号とし、偶数段目は、前
記インバータ回路の出力信号と前記２相クロック信号の
他方のクロック信号とを入力信号とするＮＯＲ回路と、
このＮＯＲ回路の出力信号を入力信号とする正転バッフ
ァとで構成されていることを特徴とする。
【００１０】請求項５記載の発明は、請求項１又は請求
項３記載の走査回路において、前記排他的論理和回路を
ＮＡＮＤ回路に置き換えて構成したことを特徴とする。
請求項６記載の発明は、請求項１記載の走査回路におい
て、前記出力バッファ回路は、前記第１のクロック信号
の周期をＴとした場合、奇数段目は、前記第１のクロッ
ク信号に対する位相θを０＜θ＜（１／４）×Ｔだけ進
ませた周期Ｔの第２のクロック信号で制御され、偶数段
目は、該第２のクロック信号を反転したクロック信号で
制御されることを特徴とする。請求項７記載の発明は、
請求項３記載の走査回路において、前記出力バッファ回
路は、前記２相クロック信号の周期をＴとした場合、奇
数段目は、該２相クロック信号のうちの何れか一方のク
ロック信号に対する位相θを０＜θ＜（１／４）×Ｔだ
け進ませた周期Ｔのクロック信号で制御され、偶数段目
は、該クロック信号を反転したクロック信号で制御され
ることを特徴とする。
項３記載の走査回路において、前記排他的論理和回路を
ＮＡＮＤ回路に置き換えて構成したことを特徴とする。
請求項６記載の発明は、請求項１記載の走査回路におい
て、前記出力バッファ回路は、前記第１のクロック信号
の周期をＴとした場合、奇数段目は、前記第１のクロッ
ク信号に対する位相θを０＜θ＜（１／４）×Ｔだけ進
ませた周期Ｔの第２のクロック信号で制御され、偶数段
目は、該第２のクロック信号を反転したクロック信号で
制御されることを特徴とする。請求項７記載の発明は、
請求項３記載の走査回路において、前記出力バッファ回
路は、前記２相クロック信号の周期をＴとした場合、奇
数段目は、該２相クロック信号のうちの何れか一方のク
ロック信号に対する位相θを０＜θ＜（１／４）×Ｔだ
け進ませた周期Ｔのクロック信号で制御され、偶数段目
は、該クロック信号を反転したクロック信号で制御され
ることを特徴とする。
【００１１】
【作用】上記のような手段を採ることにより、前記遅延
回路に欠陥が存在しその出力信号が誤りである場合に
は、前記排他的論理和回路の出力信号はローレベルとな
り、前記第２のスイッチングトランジスタはＯＦＦ状態
に、前記第３のスイッチングトランジスタはＯＮ状態に
なり、前記正転バッファ回路の出力信号が出力バッファ
回路および次段の走査回路の入力信号として出力され
る。ここで、前記正転バッファ回路の出力信号は、前記
遅延回路が正常である場合の出力信号と同一であるの
で、走査回路は正常に動作することができる。
回路に欠陥が存在しその出力信号が誤りである場合に
は、前記排他的論理和回路の出力信号はローレベルとな
り、前記第２のスイッチングトランジスタはＯＦＦ状態
に、前記第３のスイッチングトランジスタはＯＮ状態に
なり、前記正転バッファ回路の出力信号が出力バッファ
回路および次段の走査回路の入力信号として出力され
る。ここで、前記正転バッファ回路の出力信号は、前記
遅延回路が正常である場合の出力信号と同一であるの
で、走査回路は正常に動作することができる。
【００１２】また、前記遅延回路に欠陥が存在し、かつ
排他的論理和回路内にその出力がローレベルに固定され
る欠陥が存在している場合においても、同様に前記正転
バッファ回路の出力が選択されるため前記走査回路が正
常に動作する。
排他的論理和回路内にその出力がローレベルに固定され
る欠陥が存在している場合においても、同様に前記正転
バッファ回路の出力が選択されるため前記走査回路が正
常に動作する。
【００１３】逆に前記正転バッファ回路に欠陥が存在し
ている場合でも、前記遅延回路が正常であれば、前記排
他的論理和回路の出力信号はハイレベルとなり、前記第
２のスイッチングトランジスタはＯＮ状態に、前記第３
のスイッチングトランジスタはＯＦＦ状態になり、前記
遅延回路の出力信号が前記出力バッファ回路、および次
段の走査回路の入力信号として出力され、前記走査回路
は正常に動作する。
ている場合でも、前記遅延回路が正常であれば、前記排
他的論理和回路の出力信号はハイレベルとなり、前記第
２のスイッチングトランジスタはＯＮ状態に、前記第３
のスイッチングトランジスタはＯＦＦ状態になり、前記
遅延回路の出力信号が前記出力バッファ回路、および次
段の走査回路の入力信号として出力され、前記走査回路
は正常に動作する。
【００１４】また、前記正転バッファ回路に欠陥が存在
し、かつ前記ＥＸＯＲ回路内にその出力をハイレベルに
固定する欠陥が存在している場合においても、同様に前
記遅延回路の出力が選択されるので前記走査回路は正常
に動作する。
し、かつ前記ＥＸＯＲ回路内にその出力をハイレベルに
固定する欠陥が存在している場合においても、同様に前
記遅延回路の出力が選択されるので前記走査回路は正常
に動作する。
【００１５】以上述べたように、走査回路内にいくつか
欠陥が存在しても正常動作する走査回路を実現できるの
で、走査回路の歩留まりを著しく向上させることができ
る。
欠陥が存在しても正常動作する走査回路を実現できるの
で、走査回路の歩留まりを著しく向上させることができ
る。
【００１６】
【実施例】以下に本発明の走査回路の実施例を詳細に説
明する。
明する。
【００１７】［実施例１］図１は本発明の走査回路の第
１の実施例の構成を示す図である。図には奇数ビット目
と偶数ビット目が示されている。本実施例はＮＭＯＳで
構成したものであり、１０１はクロックφ１あるいは−
φ１で制御される遅延回路、１０２は同じくクロックφ
１、あるいは−φ１で制御される第１のスイッチングト
ランジスタ、１０３は前記遅延回路の出力信号の正誤を
診断して第２のスイッチングトランジスタ１０５、およ
び第３のスイッチングトランジスタ１０６の制御信号を
出力するイクスクルーシブノア回路（以下ＥＸＮＯＲ回
路と記す。）、１０４は前記遅延回路の予備回路として
働く正転バッファ回路、１０７は前記クロックφ１ある
いは−φ１で制御される出力バッファ回路である。この
出力バッファ回路１０７は、インバータ回路と、このイ
ンバータ回路の出力およびクロックφ１（あるいは−φ
１）を入力信号とするＮＯＲ回路と、正転バッファ回路
とで構成されている。ここで、図２にこの実施例のタイ
ミングチャートを示す。
１の実施例の構成を示す図である。図には奇数ビット目
と偶数ビット目が示されている。本実施例はＮＭＯＳで
構成したものであり、１０１はクロックφ１あるいは−
φ１で制御される遅延回路、１０２は同じくクロックφ
１、あるいは−φ１で制御される第１のスイッチングト
ランジスタ、１０３は前記遅延回路の出力信号の正誤を
診断して第２のスイッチングトランジスタ１０５、およ
び第３のスイッチングトランジスタ１０６の制御信号を
出力するイクスクルーシブノア回路（以下ＥＸＮＯＲ回
路と記す。）、１０４は前記遅延回路の予備回路として
働く正転バッファ回路、１０７は前記クロックφ１ある
いは−φ１で制御される出力バッファ回路である。この
出力バッファ回路１０７は、インバータ回路と、このイ
ンバータ回路の出力およびクロックφ１（あるいは−φ
１）を入力信号とするＮＯＲ回路と、正転バッファ回路
とで構成されている。ここで、図２にこの実施例のタイ
ミングチャートを示す。
【００１８】本実施例においては、遅延回路１０１の出
力の正誤をＥＸＮＯＲ回路１０３で診断し、この判断結
果によって第２、第３のスイッチングトランジスタ１０
５，１０６を制御する。これにより、遅延回路が正しい
場合には遅延回路の出力を、また、誤りである場合には
正転バッファ回路１０４の出力をＡ点、Ｂ点に出力す
る。Ａ点に出力された信号は出力バッファ１０７によ
り、クロックφ１がローレベルとなる期間に（２Ｎ−
１）番目の出力信号として取り出される。またＢ点に出
力された信号は、同じく出力バッファ１０７により、ク
ロック−φ１がローレベルとなる期間に（２Ｎ）番目の
出力信号として取り出される。上述の走査回路を実際に
ｐｏｌｙ−ＳｉＴＦＴをガラス基板上に集積して作製し
た結果、歩留まりが従来の５０％から７０％に向上し
た。
力の正誤をＥＸＮＯＲ回路１０３で診断し、この判断結
果によって第２、第３のスイッチングトランジスタ１０
５，１０６を制御する。これにより、遅延回路が正しい
場合には遅延回路の出力を、また、誤りである場合には
正転バッファ回路１０４の出力をＡ点、Ｂ点に出力す
る。Ａ点に出力された信号は出力バッファ１０７によ
り、クロックφ１がローレベルとなる期間に（２Ｎ−
１）番目の出力信号として取り出される。またＢ点に出
力された信号は、同じく出力バッファ１０７により、ク
ロック−φ１がローレベルとなる期間に（２Ｎ）番目の
出力信号として取り出される。上述の走査回路を実際に
ｐｏｌｙ−ＳｉＴＦＴをガラス基板上に集積して作製し
た結果、歩留まりが従来の５０％から７０％に向上し
た。
【００１９】なお、本実施例においては、出力バッファ
を制御するクロック信号としてクロックφ１、−φ１を
採用したが、クロックφ１、−φ１に対して位相θをそ
れぞれ（１／４）×Ｔだけ進ませたクロック信号を用い
ても良い。このようなクロック信号を用いることによ
り、クロック遅延に起因して発生するスパイク状のノイ
ズを無くすことができる。
を制御するクロック信号としてクロックφ１、−φ１を
採用したが、クロックφ１、−φ１に対して位相θをそ
れぞれ（１／４）×Ｔだけ進ませたクロック信号を用い
ても良い。このようなクロック信号を用いることによ
り、クロック遅延に起因して発生するスパイク状のノイ
ズを無くすことができる。
【００２０】［実施例２］図３は本発明の走査回路の第
２の実施例の構成を示す図である。本実施例ではＥＸＮ
ＯＲ回路の代わりにＮＡＮＤ回路を用いている点で実施
例１と異なる。本回路では遅延回路の出力信号に誤りが
ある場合には実施例１と同様に正転バッファ回路１０４
の出力が走査回路の出力信号として取り出される。遅延
回路が正常である場合には、ハイレベル出力は遅延回路
１０１から取り出されるが、ローレベル出力は正転バッ
ファ回路１０４から取り出される。従って、遅延回路が
正常であっても正転バッファ回路１０４がハイレベルに
固定されるような欠陥が存在する場合には走査回路は正
常の動作しない。しかしながら、前記ＥＸＮＯＲ回路１
０３がトランジスタ１１個を必要とするのに対し、ＮＡ
ＮＤ回路はトランジスタ３個で構成でき、回路面積を小
さくすることができる。その結果、遅延回路１０１の正
誤を診断する回路の歩留まりを向上することができると
いう利点がある。
２の実施例の構成を示す図である。本実施例ではＥＸＮ
ＯＲ回路の代わりにＮＡＮＤ回路を用いている点で実施
例１と異なる。本回路では遅延回路の出力信号に誤りが
ある場合には実施例１と同様に正転バッファ回路１０４
の出力が走査回路の出力信号として取り出される。遅延
回路が正常である場合には、ハイレベル出力は遅延回路
１０１から取り出されるが、ローレベル出力は正転バッ
ファ回路１０４から取り出される。従って、遅延回路が
正常であっても正転バッファ回路１０４がハイレベルに
固定されるような欠陥が存在する場合には走査回路は正
常の動作しない。しかしながら、前記ＥＸＮＯＲ回路１
０３がトランジスタ１１個を必要とするのに対し、ＮＡ
ＮＤ回路はトランジスタ３個で構成でき、回路面積を小
さくすることができる。その結果、遅延回路１０１の正
誤を診断する回路の歩留まりを向上することができると
いう利点がある。
【００２１】本実施例の走査回路の駆動方法は実施例１
と同様である。 ［実施例３］ 図４は本発明の走査回路の第３の実施例の構成を示す図
である。本実施例ではＣＭＯＳスタティック回路で構成
した点で実施例１，２と異なる。スタティック構成とし
ているため、正転バッファ１０４にもクロックφ１、−
φ１で制御されるフィードバック回路を設置してある
（図４中のクロックφ１、−φ１は対で２相クロック信
号をなす）。基本アルゴリズムは実施例１と同様であ
る。
と同様である。 ［実施例３］ 図４は本発明の走査回路の第３の実施例の構成を示す図
である。本実施例ではＣＭＯＳスタティック回路で構成
した点で実施例１，２と異なる。スタティック構成とし
ているため、正転バッファ１０４にもクロックφ１、−
φ１で制御されるフィードバック回路を設置してある
（図４中のクロックφ１、−φ１は対で２相クロック信
号をなす）。基本アルゴリズムは実施例１と同様であ
る。
【００２２】ＣＭＯＳで構成した本実施例は、ＮＭＯＳ
で構成した実施例１，２に比較して消費電力、動作マー
ジンの点で有利である。また、トランジスタ総数は増加
するが、回路面積が同等か、それ以下に小さくすること
も可能であり、歩留まりをさらに向上させることができ
る。
で構成した実施例１，２に比較して消費電力、動作マー
ジンの点で有利である。また、トランジスタ総数は増加
するが、回路面積が同等か、それ以下に小さくすること
も可能であり、歩留まりをさらに向上させることができ
る。
【００２３】［実施例４］図５は本発明の走査回路の第
４の実施例の構成を示す図である。遅延回路１０１の出
力の正誤を診断するためのＥＸＮＯＲ回路１０３（図４
参照）をＥＸＯＲ回路５０１とした点で実施例３と異な
る。本実施例で用いたＥＸＯＲ回路５０１はトランジス
タ６個で構成でき、トランジスタ１４個で構成されるＥ
ＸＮＯＲ回路１０３を用いた実施例３に比べて診断回路
の面積を小さくでき、さらに歩留まりを向上させること
ができる。
４の実施例の構成を示す図である。遅延回路１０１の出
力の正誤を診断するためのＥＸＮＯＲ回路１０３（図４
参照）をＥＸＯＲ回路５０１とした点で実施例３と異な
る。本実施例で用いたＥＸＯＲ回路５０１はトランジス
タ６個で構成でき、トランジスタ１４個で構成されるＥ
ＸＮＯＲ回路１０３を用いた実施例３に比べて診断回路
の面積を小さくでき、さらに歩留まりを向上させること
ができる。
【００２４】
【発明の効果】以上説明したように、本発明の走査回路
を適用すれば、遅延回路か、そのスペア回路となる正転
バッファ回路のうちどちらか一方が正常であれば完全動
作する走査回路を実現することができる。また、欠陥救
済方法は論理回路構成による自己救済型のものなので、
欠陥場所を見つけるための欠陥検出回路を必要とせず、
また、レーザトリミングによる欠陥救済のような余分な
工程も必要としない等のメリットも多く、周辺駆動回路
一体型液晶ディスプレイの歩留まりを向上させるのに極
めて有効である。
を適用すれば、遅延回路か、そのスペア回路となる正転
バッファ回路のうちどちらか一方が正常であれば完全動
作する走査回路を実現することができる。また、欠陥救
済方法は論理回路構成による自己救済型のものなので、
欠陥場所を見つけるための欠陥検出回路を必要とせず、
また、レーザトリミングによる欠陥救済のような余分な
工程も必要としない等のメリットも多く、周辺駆動回路
一体型液晶ディスプレイの歩留まりを向上させるのに極
めて有効である。
【図１】この発明の走査回路の第１の実施例の構成を示
す回路図である。
す回路図である。
【図２】図１に示す走査回路のタイミングチャートであ
る。
る。
【図３】この発明の第２の実施例の構成を示す回路図で
ある。
ある。
【図４】この発明の第３の実施例の構成を示す回路図で
ある。
ある。
【図５】この発明の第４の実施例の構成を示す回路図で
ある。
ある。
【図６】従来の走査回路の構成を示す回路図である。
【図７】従来の走査回路のタイミングチャートである。
１０１ 遅延回路 １０２ 第１のスイッチングトランジスタ １０３ ＥＸＮＯＲ回路 １０４ 正転バッファ回路 １０５ 第２のスイッチングトランジスタ １０６ 第３のスイッチングトランジスタ １０７ 出力バッファ回路 ５０１ ＥＸＯＲ回路 ６０１ １ビットシフトレジスタ
Claims (7)
- 【請求項１】 多段接続された、２個以上の容量性負荷
を順次選択走査する走査回路において、 前段より送られてきたパルス信号を入力信号とし、奇数
段目は第１のクロック信号で制御され、偶数段目は前記
第１のクロック信号を反転したクロック信号で制御され
る遅延回路と、 前記パルス信号を入力信号とし、奇数段目は前記第１の
クロック信号で制御され、偶数段目は前記第１のクロッ
ク信号を反転したクロック信号で制御される第１のスイ
ッチングトランジスタと、 前記遅延回路の出力信号と前記第１のスイッチングトラ
ンジスタの出力信号とを入力信号とする排他的論理和回
路と、 前記第１のスイッチングトランジスタの出力信号を入力
信号とする正転バッファ回路と、 前記遅延回路の出力信号を入力信号とし、前記排他的論
理和回路の出力を反転した信号で制御される第２のスイ
ッチングトランジスタと、 前記正転バッファ回路の出力信号を入力信号とし、前記
排他的論理和回路の出力信号で制御される第３のスイッ
チングトランジスタと、 前記第２のスイッチングトランジスタおよび前記第３の
スイッチングトランジスタの出力信号を入力信号とし、
奇数段目は前記第１のクロック信号で制御され、偶数段
目は前記第１のクロック信号を反転したクロック信号で
制御される出力バッファ回路とを具備することを特徴と
する走査回路。 - 【請求項２】 前記出力バッファ回路は、入力信号を反
転出力するインバータ回路と、奇数段目は、 前記インバータ回路の出力信号と前記第１
のクロック信号とを入力信号とし、偶数段目は、前記イ
ンバータ回路の出力信号と前記第１のクロック信号を反
転したクロック信号とを入力信号とするＮＯＲ回路と、 このＮＯＲ回路の出力信号を入力信号とする正転バッフ
ァ回路とで構成されていることを特徴とする請求項１記
載の走査回路。 - 【請求項３】 多段接続された、２個以上の容量性負荷
を順次選択走査する走査回路において、 前段より送られてきたパルス信号を入力信号とし、２相
クロック信号で制御される遅延回路と、 前記パルス信号を入力信号とし、前記２相クロック信号
で制御される第１のスイッチングトランジスタと、 前記遅延回路の出力信号と前記第１のスイッチングトラ
ンジスタの出力信号とを入力信号とする排他的論理和回
路と、 前記第１のスイッチングトランジスタの出力信号を入力
信号とする正転バッファ回路と、 前記遅延回路の出力信号を入力信号とし、前記排他的論
理和回路の出力を反転した信号で制御される第２のスイ
ッチングトランジスタと、 前記正転バッファ回路の出力信号を入力信号とし、前記
排他的論理和回路の出力信号で制御される第３のスイッ
チングトランジスタと、 前記第２のスイッチングトランジスタおよび前記第３の
スイッチングトランジスタの出力信号を入力信号とし、
奇数段目は前記２相クロック信号の何れか一方のクロッ
ク信号で制御され、偶数段目は前記２相クロック信号の
他方のクロック信号で制御される出力バッファ回路とを
具備することを特徴とする走査回路。 - 【請求項４】 前記出力バッファ回路は、入力信号を反
転出力するインバータ回路と、 奇数段目は、前記インバータ回路の出力信号と前記２相
クロック信号の何れか一方のクロック信号とを入力信号
とし、偶数段目は、前記インバータ回路の出力信号と前
記２相クロック信号の他方のクロック信号とを入力信号
とするＮＯＲ回路と、 このＮＯＲ回路の出力信号を入力信号とする正転バッフ
ァとで構成されていることを特徴とする請求項３記載の
走査回路。 - 【請求項５】 前記排他的論理和回路をＮＡＮＤ回路に
置き換えて構成したことを特徴とする請求項１又は請求
項３記載の走査回路。 - 【請求項６】 前記出力バッファ回路は、 前記第１のク
ロック信号の周期をＴとした場合、奇数段目は、前記第
１のクロック信号に対する位相θを０＜θ＜（１／４）
×Ｔだけ進ませた周期Ｔの第２のクロック信号で制御さ
れ、偶数段目は、該第２のクロック信号を反転したクロ
ック信号で制御されることを特徴とする請求項１記載の
走査回路。 - 【請求項７】 前記出力バッファ回路は、前記２相クロ
ック信号の周期をＴとした場合、奇数段目は、該２相ク
ロック信号のうちの何れか一方のクロック信号に対する
位相θを０＜θ＜（１／４）×Ｔだけ進ませた周期Ｔの
クロック信号で制御され、偶数段目は、該クロック信号
を反転したクロック信号で制御されることを特徴とする
請求項３記載の走査回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083499A JP2587546B2 (ja) | 1991-03-22 | 1991-03-22 | 走査回路 |
| US07/810,484 US5194853A (en) | 1991-03-22 | 1991-12-19 | Scanning circuit |
| DE69117042T DE69117042T2 (de) | 1991-03-22 | 1991-12-24 | Abtastschaltung |
| EP91403535A EP0504531B1 (en) | 1991-03-22 | 1991-12-24 | Scanning circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083499A JP2587546B2 (ja) | 1991-03-22 | 1991-03-22 | 走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04294390A JPH04294390A (ja) | 1992-10-19 |
| JP2587546B2 true JP2587546B2 (ja) | 1997-03-05 |
Family
ID=13804171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083499A Expired - Lifetime JP2587546B2 (ja) | 1991-03-22 | 1991-03-22 | 走査回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5194853A (ja) |
| EP (1) | EP0504531B1 (ja) |
| JP (1) | JP2587546B2 (ja) |
| DE (1) | DE69117042T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404151A (en) * | 1991-07-30 | 1995-04-04 | Nec Corporation | Scanning circuit |
| JP2770647B2 (ja) * | 1992-05-07 | 1998-07-02 | 日本電気株式会社 | 電子ディスプレイデバイス駆動回路用出力回路 |
| DE69332935T2 (de) * | 1992-12-10 | 2004-02-26 | Sharp K.K. | Flache Anzeigevorrichtung, ihr Ansteuerungsverfahren und Verfahren zu ihrer Herstellung |
| US5313222A (en) * | 1992-12-24 | 1994-05-17 | Yuen Foong Yu H. K. Co., Ltd. | Select driver circuit for an LCD display |
| US5532712A (en) * | 1993-04-13 | 1996-07-02 | Kabushiki Kaisha Komatsu Seisakusho | Drive circuit for use with transmissive scattered liquid crystal display device |
| US5712653A (en) * | 1993-12-27 | 1998-01-27 | Sharp Kabushiki Kaisha | Image display scanning circuit with outputs from sequentially switched pulse signals |
| KR100321541B1 (ko) * | 1994-03-09 | 2002-06-20 | 야마자끼 순페이 | 능동 매트릭스 디스플레이 장치의 작동 방법 |
| US6723590B1 (en) | 1994-03-09 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
| TW280037B (en) * | 1994-04-22 | 1996-07-01 | Handotai Energy Kenkyusho Kk | Drive circuit of active matrix type display device and manufacturing method |
| JP3897826B2 (ja) * | 1994-08-19 | 2007-03-28 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型の表示装置 |
| JP3272209B2 (ja) * | 1995-09-07 | 2002-04-08 | アルプス電気株式会社 | Ｌｃｄ駆動回路 |
| KR100186547B1 (ko) * | 1996-03-26 | 1999-04-15 | 구자홍 | 액정표시소자의 게이트 구동회로 |
| WO1999028896A1 (fr) * | 1997-11-28 | 1999-06-10 | Seiko Epson Corporation | Circuit de commande pour dispositif electro-optique, procede de commande du dispositif electro-optique, dispositif electro-optique, et dispositif electronique |
| JPH11214700A (ja) | 1998-01-23 | 1999-08-06 | Semiconductor Energy Lab Co Ltd | 半導体表示装置 |
| JPH11338439A (ja) | 1998-03-27 | 1999-12-10 | Semiconductor Energy Lab Co Ltd | 半導体表示装置の駆動回路および半導体表示装置 |
| JP3844613B2 (ja) | 1998-04-28 | 2006-11-15 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ回路およびそれを用いた表示装置 |
| US6780687B2 (en) * | 2000-01-28 | 2004-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having a heat absorbing layer |
| US6872607B2 (en) * | 2000-03-21 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6831299B2 (en) * | 2000-11-09 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TW573286B (en) * | 2002-10-31 | 2004-01-21 | Toppoly Optoelectronics Corp | Scan-driving circuit for use in planar display |
| KR100666549B1 (ko) * | 2003-11-27 | 2007-01-09 | 삼성에스디아이 주식회사 | 유기전계 발광표시장치 및 그의 구동방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111197A (ja) * | 1982-12-17 | 1984-06-27 | シチズン時計株式会社 | マトリクス型表示装置の駆動回路 |
| US4710648A (en) * | 1984-05-09 | 1987-12-01 | Hitachi, Ltd. | Semiconductor including signal processor and transient detector for low temperature operation |
| JPH0652938B2 (ja) * | 1986-01-28 | 1994-07-06 | 株式会社精工舎 | 液晶表示装置 |
| EP0275140B1 (en) * | 1987-01-09 | 1995-07-19 | Hitachi, Ltd. | Method and circuit for scanning capacitive loads |
| JPH0362784A (ja) * | 1989-07-31 | 1991-03-18 | Nec Corp | 走査方法及び走査回路 |
| US5063378A (en) * | 1989-12-22 | 1991-11-05 | David Sarnoff Research Center, Inc. | Scanned liquid crystal display with select scanner redundancy |
-
1991
- 1991-03-22 JP JP3083499A patent/JP2587546B2/ja not_active Expired - Lifetime
- 1991-12-19 US US07/810,484 patent/US5194853A/en not_active Expired - Lifetime
- 1991-12-24 EP EP91403535A patent/EP0504531B1/en not_active Expired - Lifetime
- 1991-12-24 DE DE69117042T patent/DE69117042T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0504531A3 (en) | 1993-05-26 |
| DE69117042D1 (de) | 1996-03-21 |
| EP0504531A2 (en) | 1992-09-23 |
| JPH04294390A (ja) | 1992-10-19 |
| US5194853A (en) | 1993-03-16 |
| DE69117042T2 (de) | 1996-06-27 |
| EP0504531B1 (en) | 1996-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2587546B2 (ja) | 走査回路 | |
| JP3555922B2 (ja) | フォールトトレラントアーキテクチャ | |
| EP0588425A2 (en) | Electronic drive circuits for active matrix devices, and a method of self-testing and programming such circuits | |
| US5956008A (en) | Driver circuit for active matrix display and method of operating same | |
| US6937687B2 (en) | Bi-directional shift register control circuit | |
| JP5344384B2 (ja) | 画像表示システム | |
| US5861762A (en) | Inverse toggle XOR and XNOR circuit | |
| US6177920B1 (en) | Active matrix display with synchronous up/down counter and address decoder used to change the forward or backward direction of selecting the signal or scanning lines | |
| JP3821862B2 (ja) | アクティブマトリクス型表示装置の駆動回路の動作方法 | |
| US11049469B2 (en) | Data signal line drive circuit and liquid crystal display device provided with same | |
| JP3739874B2 (ja) | アレイ | |
| JP2003223147A (ja) | 集積回路、液晶表示装置、及び信号伝送システム | |
| JP4016163B2 (ja) | 液晶表示装置およびそのデータ線駆動回路 | |
| WO2006123553A1 (ja) | 液晶表示装置試験回路およびこれを組み込んだ液晶表示装置、並びに液晶表示装置の試験方法 | |
| JPH05119741A (ja) | 走査回路およびその駆動方法 | |
| JPH08248926A (ja) | アクティブマトリクス型液晶表示装置及びその駆動方法 | |
| JP2628592B2 (ja) | 走査回路 | |
| JP2019113710A (ja) | 電気光学装置 | |
| Lee et al. | Staggered voting for TMR shift register chains in poly‐Si TFT‐LCDs | |
| JPH11326422A (ja) | 表示装置用駆動回路 | |
| US11783754B2 (en) | Display apparatus having lock fuction and display driving circuit thereof | |
| JP7257842B2 (ja) | 半導体装置 | |
| KR100597061B1 (ko) | 2 전이 출력 레벨 시프터를 구비한 ｔｆｔ ｌｃｄ 게이트드라이버 | |
| JPH10333649A (ja) | 電圧選択回路、液晶駆動回路および半導体装置 | |
| JP3036476B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961008 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 15 |