JP3555922B2 - フォールトトレラントアーキテクチャ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、アクティブマトリックス液晶表示装置（ＡＭＬＣＤ）の駆動回路に用いられ得るフォールトトレラント回路構成に関する。
【０００２】
【従来の技術】
最近、薄膜トランジスタを用いてガラス基板上に集積回路を製造することにかなりの関心が寄せられている。このような関心の主な理由は、ＡＭＬＣＤの駆動回路を表示装置自体のガラス基板上に集積させたいという願望である。しかし、このような制御回路の集積は、集積された駆動回路内の欠陥により製造歩留りの低下を招くことにもなり得る。このような集積駆動回路は、面積が大きいため、および薄膜トランジスタの特性の本来的な変動のため、故障しやすい。トランジスタの閾値電圧および移動度などのパラメータの変動は、特定のトランジスタが同じ回路内の隣接するトランジスタの性能と整合しないために生じるソフト故障として明らかになることが多い。これらの理由により、フォールトトレラント回路設計は、集積駆動回路を有する表示装置の歩留りを上げるためにＡＭＬＣＤに適用される場合にも、また薄膜エレクトロニクスの他の大面積への適用の場合にも、ますます重要になっている。
【０００３】
多くのフォールトトレラント設計方法が既に知られている。修復付き冗長（ＲＷＲ）は、基本機能回路を複製すること、および製造後にこれら機能回路のうちの１つが欠陥であると分かる場合に修復を行う手段を用いることを包含する。米国特許第５，１１１，０６０号（日本電気株式会社）およびＹ． ＴａｋａｆｕｊｉらのＳＩＤ ９３ Ｄｉｇｅｓｔ、３８３〜３８６頁は、ＲＷＲ法のＡＭＬＣＤへの適用を開示している。さらに、添付図面の図１は、ＡＭＬＣＤの周辺回路のためのＲＷＲ回路構成を示す。この回路構成では、多くの基本機能回路が複製されて、シフトレジスタ要素対１、１ａ；２、２ａ；３、３ａなどを形成する。スペアシフトレジスタ要素１、２、３などは、溶接パッド４および５によって関連する回路入出力間に接続され、切断パッド６および７によって関連する回路入出力間に接続されたシフトレジスタ要素１ａ、２ａ、３ａなどと並列に接続されている。従って、切断パッド６および７をレーザ照射することにより要素１ａなどの欠陥シフトレジスタ要素を回路から完全に除去し、溶接パッド４および５によって要素１などのシフトレジスタ要素を代わりに溶接接続する準備がなされている。ＲＷＲ法は、有意の欠陥許容性を提供し得ると共に、妥当なオーバーヘッドを有し、また回路性能への有害な影響は無視し得る程度である一方で、多くの適用では、このような方法の低レベル試験および修復工程は費用が掛かり過ぎるため、製造プロセスに組み込むことができない。
【０００４】
添付図面の図２に示すように、三重モジュール冗長（ＴＭＲ）は、基本機能回路を３倍に複製し、回路１０、１１および１２の出力を共通ボーティング回路１３に接続して、回路１０、１１および１２の出力の多数決に対応する出力を生成することを包含する。このようは方法は、Ｃ． ＢｏｌｃｈｉｎｉらのＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ １９９４、８３〜８６頁、およびＡ．Ａ． Ｓｏｒｅｎｓｏｎ、「Ｄｉｇｉｔａｌ ｃｉｒｃｕｉｔ ｒｅｌｉａｂｉｌｉｔｙ ｔｈｒｏｕｇｈ ｒｅｄｕｎｄａｎｃｙ」、Ｅｌｅｃｔｒｏ−Ｔｅｃｈｎｏｌｏｇｙ， ６８，Ｊｕｌｙ １９６１、１１８〜１２５頁に記載されている。このような方法は、回路１０、１１および１２を共通ＯＲゲートを駆動する３つのＡＮＤゲートに接続することによって実現され得ることは理解されよう。このような構成は、３つの回路１０、１１および１２のうちのいずれか１つに欠陥がある場合には許容性がある。しかし、さらに別の欠陥がある場合にこのような構成がこれらの欠陥を許容する確率は少ししかない。さらに、この方法は、３倍の回路の配備および関連する決定ロジックによってコストが高くなる。その上、３つの並列回路によって与えられる負荷の上乗せおよび決定ロジックを通るための遅延の結果として、正しく機能する非冗長回路に比べて、性能は電力消費および速度の点でかなり劣る。これらの理由により、ＴＭＲ法は、高速で動作する必要がある本質的に簡単な複製回路であるＡＭＬＣＤの決定回路にとっては実用的ではない。
【０００５】
文献ではそれほど注目を浴びていない別の方法として、Ｒ． Ｋｕｅｎの「Ｃｏｍｐｕｔｅｒ ｒｅｄｕｎｄａｎｃｙ： ｄｅｓｉｇｎ， ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ ｆｕｔｕｒｅ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｒｅｌｉａｂｉｌｉｔｙ、第Ｒ−１８巻，第１号， １９６９年２月、３〜１１頁において引用されている方法などの、４重マスキング（ＱＭ）がある。添付図面の図４（ａ）に概略的に示すように、ＱＭ法は、４つの基本機能回路１５、１６、１７および１８を、回路１５および１６ならびに回路１７および１８がそれぞれ順列に接続され、そして回路対１５、１６および１７、１８が２つの並列経路において共通の入出力間で接続されるように接続することを包含する。このようは方法はＴＭＲ法よりかなり確実であり、回路の少なくとも２つが故障しない限りこの構成は故障しない。図４（ａ）に点線で示す接続１９は、開の状態（非伝導）で動かなくなるおよび閉の状態（伝導）で動かなくなるという欠陥が生じる相対的な確率に従って形成され得る。その構成が開の状態で動かなくなる欠陥を生じ易い場合は、接続１９は、その構成に別の経路を与えるために形成される。この方法は非常に確実ではあるが、薄膜ＭＯＳの実装には僅かな面積しか必要ないため、このタイプのロジックにより構成される回路構成は、非冗長の回路構成より速度がかなり低く、また消費電力が高い。
【０００６】
米国特許第５，４６５，０５３号は、図３（ａ）に概略的に示すように、ＡＭＬＣＤを駆動する回路構成を開示している。この構成は、それぞれｎ個のステージ７２を有するＮ／ｎ個の短いシフトレジスタ７０および７１に分割されたＮステージよりなる複製シフトレジスタを備えている。これらの短いシフトレジスタはｋ倍（図ではｋ＝２）に複製されている。従って、回路構成は、それぞれが長さｎのｋ個の非冗長レジスタよりなるＮ／ｎ個のバンクを備えている。さらに、シフトレジスタ７０、７１のそれぞれの最終ステージ７２の出力は、試験手順を実行する各バンクの端部の試験／制御回路７３への入力を形成し、この回路でこれらの入力は試験信号と比較され、どのレジスタが正しく機能しているかが決定される。さらに、シフトレジスタ７０、７１のステージ７２からの出力は、ｋ入力マルチプレクサ７４およびドライバ回路７５によってアクティブマトリックスに接続される。動作においては、試験／制御回路７３は、レジスタ７０、７１のうちのいずれが正しく機能しているかを決定し、レジスタ７０、７１のうちの正しく働いている適切な方を選択し、これにより、選択されたレジスタのステージ７２からの出力がドライバ回路７５に供給されるようにマルチプレクサ７４を制御することによってＡＭＬＣＤのアドレッシングを行う。
【０００７】
このタイプの冗長の効率性は、ドライバ回路からのＮ個の出力すべてが正しいという確率であり、これは、各トランジスタが、ｆに等しい故障（開の状態で動かなくなる場合または閉の状態で動かなくなる場合）確率を有する簡単なデジタルスイッチとして機能すること、バンク内のある行のいずれかのシフトレジスタステージが故障するとその行全体が故障したとみなされること、特定のバンク内のサポート回路内に欠陥があるとそのバンク全体が故障したとみなされること、およびバンクが故障すると回路構成全体が故障したとみなされることを仮定する分析によって示すことができる。ここで、サポート回路は、それぞれが従来の非冗長ＴＦＴ回路を備えている試験／制御回路７３および関連するマルチプレクサ７４の組み合わせを含むと見なされる。
【０００８】
これらの仮定により、以下の確率が計算され得る。
【０００９】
１個のトランジスタが正しく働く確率は以下の通りである。
【００１０】
【数１】
Ｐ（ＴＯＫ）＝１−ｆ＝ｇ
ｔ個のトランジスタを有する１個のラッチに欠陥がない確率は以下の通りである。
【００１１】
【数２】
Ｐ（ＬａｔｃｈＯＫ）＝ｇｔ＝ｌ
ｎ個のこのようなラッチよりなるレジスタに欠陥がない確率は以下によって与えられる。
【００１２】
【数３】
Ｐ（ＲｅｇＯＫ）＝ｌｎ＝ｒ
従って、バンク内のｋ個の行のうちのすくなくとも１つの行が正しく機能する確率は以下によって与えられる。
【００１３】
【数４】
Ｐ（ＲｏｗＯＫ）＝１−（１−ｒ）ｋ＝Ｒ
それぞれがｍ個のトランジスタを有するｎ個のｋ入力マルチプレクサ７４すべてが働く確率は以下によって与えられる。
【００１４】
【数５】
Ｐ（ＭｕｌｔＯＫ）＝ｇｎｋｍ＝Ｍ
ｓ個のトランジスタを含む試験／制御回路３４に欠陥がない確率は以下によって与えられる。
【００１５】
【数６】
Ｐ（ＣｏｎｔｒｏｌＯＫ）＝ｇｓ＝Ｃ
従って、各バンクは以下の正しく機能する確率を有する。
【００１６】
【数７】
Ｐ（ＢａｎｋＯＫ）＝Ｐ（ＲｏｗＯＫ）×Ｐ（ＣｏｎｔｒｏｌＯＫ）×Ｐ（ＭｕｌｔＯＫ）＝ＲＣＭ
最後に、Ｎ／ｎ個のこのようなバンクを含む回路構成全体の歩留りは以下によって与えられる。
【００１７】
【数８】
Ｐ（ＤｒｉｖｅｒＯＫ）＝（ＲＣＭ）Ｎ／ｎ
【００１８】
【発明が解決しようとする課題】
図３（ｂ）は、トランジスタ故障率ｆ＝０．０１％、列数Ｎ＝８００、各ラッチのトランジスタ数が６、試験／制御回路７３内のトランジスタ数が１７（ｋ＝２）、そして各マルチプレクサ７４内のトランジスタ数が１である典型的な回路構成において、各バンク内のステージ数ｎおよび各バンク内の重複レジスタ数ｋの関数として表された回路構成全体の歩留りを示す。このグラフから、米国特許第５，４６５，０５３号の冗長回路構成には多くの制約があり、これにより、このような構成の回路が複雑であることも加えて、ほとんどの適用において採用の正当性がなくなることは明らかである。図示するように、対応する非冗長回路構成の歩留り約６１％と比べて、米国特許第５，４６５，０５３号の回路構成で得られる最大歩留りは約８２％（ｋ＝２およびｎ＝５０のとき）であるが、これと引き替えに回路複雑度が非常に高くなる。さらに、サポート回路内の欠陥は歩留り全体に有意の衝撃を与えるため、各バンク内の行数を増やすことによる利点はほとんどない。さらに、試験／制御回路７３はマルチプレクサ７４の動作が正しいかどうかの試験を行わない。
【００１９】
本発明の１つの目的は、特に欠陥に対する許容性を有する一方で、速度および電力消費に関して非冗長回路構成の性能を実質的に維持する回路構成を提供することである。
【００２０】
【課題を解決するための手段】
本発明によれば、並列接続され、それぞれが入力と検証出力を含む複数の出力とを有する、複数の複製された非冗長機能回路と、各回路の該入力に与えられる入力信号に応答して該回路の該検証出力から出力される検証信号を検出し、該検証信号を基準信号と比較して該回路内に欠陥が存在するかどうかを決定し、そして該試験された回路のうちから、対応する該検証信号によって欠陥がないことが示される回路を機能動作のために選択する試験／制御回路手段とを備え、該試験／制御回路手段は、該試験／制御回路手段に欠陥に対する許容性を与えるためにマスキング冗長を組み込んだ回路要素を備えている、フォールトトレラント回路構成が提供される。
【００２１】
このような回路構成は、標準的なフォールトトレラントではない等価の回路と実質的に同様の速度および電力消費で動作する自己適応フォールトトレラントデジタル回路アーキテクチャを提供し、また（機能回路自体のためには標準的な非冗長ロジックを用いる一方で）機能回路の自己試験およびパワー制御を行うために信頼性の高い４重マスキングロジックを利用して実現され得る。従って、この回路構成は、ＡＭＬＣＤの集積フォールトトレラント駆動回路の実現に特に適している。
【００２２】
１つの好適な実施態様では、前記機能回路のそれぞれは、入力信号を受け取るイネーブル入力と、機能出力信号を出力する複数の並列のシフト出力とを有するシフトレジスタである。好ましくは、前記検証出力は、各シフトレジスタの前記シフト出力のうちの１つによって構成される。さらに、前記試験／制御回路手段は、前記回路からの前記検証信号を連続して検出し、対応する該検証信号によって欠陥がないことが示される試験された第１の回路を機能動作のために選択するように構成され得る。
【００２３】
便宜的には、前記試験／制御回路手段は、対応する前記検証信号が前記回路内に欠陥が存在することを示す場合には、該回路にディスエーブル信号を与え、連続する次の回路にイネーブル信号を与えるように構成され得る。また、検証署名生成器が配備されて、入力信号を受け取ると前記基準信号を供給するようにしてもよい。
【００２４】
前記試験／制御回路手段は、前記複数の回路に数において対応する複数のステージを有し、該回路のうちの１つに欠陥がないことが示されるまで、該回路に連続してイネーブル信号を与えるようにクロック化されるシフトレジスタを備えてもよい。さらに、前記試験／制御回路手段は、前記回路にパワーを供給するために該回路にイネーブル信号を与え、該回路によって出力される対応する前記検証信号が該回路内に欠陥が存在することを示す場合には、該回路へのパワーを遮断するように構成され得る。この場合には、前記回路の前記出力はＯＲゲートに接続され、前記選択された回路の出力に依存し他の回路からは独立した出力信号を提供するようにしてもよい。
【００２５】
好ましくは、前記試験／制御回路手段は、４個の複製された回路要素を備えた４重マスキング（ＱＭ）回路アーキテクチャを有し、該回路要素は、２つの要素対が並列に接続され、各対の要素は直列に接続されるように接続されている。最も好ましくは、前記回路要素の一方の対の２つの回路要素間の相互連結ポイントと、該回路要素の他方の対の２つの回路要素間の相互連結ポイントとの間に、該相互連結ポイント間の伝導を制御するために制御要素が接続される。
【００２６】
前記制御要素はＭＯＳＦＥＴであってもよい。
【００２７】
本発明の液晶表示装置は、上述したフォールトトレラント回路を組み込んでいる。これにより、上記目的が達成される。
【００２８】
前記回路は、表示装置の基板上に製造される駆動回路であってもよい。
【００２９】
前記回路は、薄膜トランジスタ（ＴＦＴ）を用いて実現されてもよい。
【００３０】
【発明の実施の形態】
本発明をもっと十分に理解し得るように、以下に、本発明を添付図面を参照して実施例により示す。
【００３１】
図５は、ＡＭＬＣＤを駆動するための（または他の適用のための）本発明の回路構成を示し、ｋ倍に複製されたシフトレジスタの形態の基本機能回路３０を備えている。これらの回路すべてが並列に接続され、各回路は、回路を作動させるイネーブル信号Ｅ１．．．Ｅｋを受け取るイネーブル／構成入力３１と、回路内に欠陥状態が存在するかどうかを示す検証信号Ｖ１．．．Ｖｋを出力する検証出力３２とを有する。イネーブル／構成入力３１は、回路のクロック化および／または電力供給を行うために接続され得、また回路が選択されていないときはすべての出力がロー状態かハイ状態かにデフォルトされていることを確実にしなければならない。回路構成はさらに、固定基準信号を供給する検証署名生成器３３と、回路３０の出力３２からの検証信号が供給される比較器３４と、イネーブル信号をイネーブル／構成入力３１に供給する制御回路３５とを組み込んでいる。
【００３２】
制御回路３５は、第１の回路から始めて各回路３０のイネーブル／構成入力３１に適切なイネーブル信号を供給することによって、各回路３０の試験を制御する。これにより、第１の回路３０の検証出力３２からの検証信号Ｖ１が比較器３４へ供給され、比較器は、検証信号Ｖ１を、検証署名生成器３３によって供給される固定基準信号と比較する。検証信号Ｖ１が基準信号から有意に異なる場合は、第１の回路に欠陥が存在することを示し、制御回路３５は、第１の回路のイネーブル／構成入力３１にディスエーブル信号を供給して、この回路を非動作にする一方で、同時に、次の回路３０のイネーブル／構成入力３１に適切なイネーブル信号を供給して、この回路のために試験手順を繰り返す。試験手順は、関連する回路に欠陥が存在しないことを示す検証信号を比較器３４が受け取るまで、各回路３０に対して繰り返される。欠陥が存在しないことを示す検証信号を受け取った時点で、試験手順は停止され、対応する回路はそのイネーブル／構成入力３１に与えられるイネーブル信号によって選択された状態に保持され、これによりこの回路は動作状態になり、その入力３７での入力信号の受領に応答して、その出力３６から出力信号Ｏ０．．．ＯＮを供給する。
【００３３】
比較器３４および制御回路３５の試験／制御ロジックはＱＭ法を用いて構成される。従って、ＱＭ法の非常に高い誤差許容性を利用する一方で、試験および選択機能は機能回路の速度の端数の速度で走らせるだけでよいため、低速で高い電力消費という欠点を回避することができる。薄膜トランジスタ（ＴＦＴ）ＭＯＳの実装に適した、本適用で使用され得る可能なＱＭ回路設計を図４（ｂ）に示す。この場合には、４つのＭＯＳＦＥＴ２０、２１、２２および２３よりなる回路構成の中央接続は、ＭＯＳＦＥＴ２４の制御の下で行われる。制御信号がローのときは、中央接続は開となり、入出力間の伝導の確率を下げる。一方、制御信号がハイのときは、中央接続が実現され、入出力間の伝導の確率を上げる。このＱＭ回路は信頼性が高く、特に緻密な複合ＴＦＴ構造によって実現され得る
本発明のフォールトトレラント回路構成をＡＭＬＣＤの集積駆動回路に適用する場合について以下に述べる。図６は、典型的なＡＭＬＣＤマトリックス４０を概略的に示す。このＡＭＬＣＤマトリックスは、マトリックスの各行へのサンプル信号、および映像データをシリアルからパラレルへ変換するためのタイミング信号を供給する、シフトレジスタの形態の集積された走査ドライバ回路４１およびデータドライバ回路４２を備えている。詳細４３は、マトリックス４０の各画素の典型的なアクティブ回路を示す。
【００３４】
図７は、ＡＭＬＣＤドライバ回路の１つの回路構成を示す。各ドライバ回路は、Ｎ個のステージを有する長いシフトレジスタの形態であり、Ｎは典型的には１０００桁の数である。この長いシフトレジスタは、それぞれがｎ個のステージを有するＮ／ｎ個の短いシフトレジスタ５０に分割され、これらの短いシフトレジスタ５０は互いに複製されたｋ個のレジスタ５１よりなる。レジスタ５１は図では点線で示され、これらは標準的なロジック回路により実現されることを示す。従って、ドライバ回路は、それぞれが長さｎのｋ個の非冗長レジスタよりなるＮ／ｎ個のバンクより構成される。さらに、レジスタ５０のバンクそれぞれの機能は試験／制御ロジック５２によって制御される。試験／制御ロジックは、ＱＭ法を用いて構成され、またイネーブル／ディスエーブル信号を各レジスタ５１のイネーブル／構成入力５３（ＱＭロジックにより実現される）に供給し、そして検証出力５４に出力される検証信号を、単一ステージのシフトレジスタの形態の検証署名生成器５５によって供給される固定基準信号と比較するように構成される。
【００３５】
図８は、このような回路構成で使用される試験／制御ロジックの詳細を示す。この場合では、検証署名生成器５５は、Ｎ／ｎ個のステージを有するシフトレジスタ中の単一のステージによって提供される。すなわち、シフトレジスタ５０のバンク毎に１つのステージが提供され、この１つのステージはマスタークロックのｎサイクル毎にクロックされる。検証署名生成器５５からの出力信号はＥＸＯＲゲート５６の入力に供給される。ＥＸＯＲゲートは、選択されたレジスタ５１からの検証出力５４を基準信号と比較し、またレジスタ５０のバンクそれぞれのｋ個のレジスタ５１のＱＭロジック入力５３にイネーブル信号を供給する長さｋのシフトレジスタ５７を制御するための出力信号を提供する。ＱＭロジック入力５３は、各レジスタ５１のｉ番目のステージのｋ個の出力を共通のポイントに接続し、この共通のポイントが、このステージのためのバンク出力Ｏｉおよび各レジスタ５１の次の（ｉ＋１）番目のステージへの入力を形成するように構成される。ｎ個のステージよりなるシフトレジスタ５１のそれぞれの検証出力５４は、単にｎ番目のステージの出力Ｏｎであり、これはＥＸＯＲゲート５６の他方の入力に接続される。
【００３６】
ＥＸＯＲゲート５６の出力がハイの場合は、検証信号と検証署名生成器５５からの基準信号との間に不一致があることを示し、これは選択されたレジスタ５１内に欠陥状態があることを示す。このため、現在選択されているレジスタ５１をディスエーブルにし、連続する次に利用可能なレジスタ５１をイネーブルにするために、レジスタ５７をクロック化するパルスが生成される。レジスタ５７の同期クロック化を行うために、ＥＸＯＲゲート５６とレジスタ５７との中間にＡＮＤゲート５８が設けられている。ＥＸＯＲゲート５６の出力信号がローの場合は、検証信号と基準信号との間が一致することを示し、これは現在選択されているレジスタ５１は欠陥状態ではないと考えられることを示す。この結果、現在選択されているレジスタ５１が回路のさらなる動作のために使用されるようにレジスタ５７は非クロック化される。前のステージの検証署名生成器５５からの出力信号が、次のレジスタバンク５０への入力信号を提供する。このような構成の１つの重要な利点は、前のステージの出力のすべてが次のステージのＱＭロジックによって試験されることである。
【００３７】
図９に別の回路構成を示す。この構成では、ｋ個のレジスタ５１の対応する出力Ｏｉｋは、ＱＭロジック入力５３を介してバンク出力Ｏｉに個別に接続される。これにより、現在選択されているレジスタ５１内のステージが他のｋ−１個の非選択レジスタ５１によって負荷されるのを防ぐが、イネーブルロジック入力５３、従って各バンクからのｎ個のＯ１ 〜 ｎ出力は制御ロジックによって試験されない。この変形構成は、前の構成より信頼性は低いが、負荷が低減されるためｋが大きい場合にはより速くなり得る。
【００３８】
図８および図９の回路構成は明瞭な試験信号を生成する必要はないこと、およびこれらの構成は、製造後のいかなる時でも、恐らく薄膜トランジスタの応力の結果として起こり得る欠陥状態を許容することに留意されたい。
【００３９】
本発明のこのような回路構成の歩留りを、米国特許第５，４６５，０５３号の回路構成の歩留りと比較するために、図１０は、トランジスタ故障率ｆ＝０．０１％、列数Ｎ＝８００、各ラッチのトランジスタ数が６、試験／制御回路内の複合トランジスタの数が１７（ｋ＝２）、そしてマルチプレクサ内の複合トランジスタの数が１などの、図３（ｂ）のグラフの場合と同じ仮定を用いて、各バンク内のステージ数ｎおよび各バンク内の複製レジスタ数ｋの関数としての、本発明の回路構成の歩留りのグラフを示す。
【００４０】
これらの仮定により、以下の確率が計算され得る。
【００４１】
１個のトランジスタが正しく働く確率は以下の通りである。
【００４２】
【数９】
Ｐ（ＴＯＫ）＝１−ｆ＝ｇ
（図４（ｂ）に示すような）ＱＭ複合トランジスタが正しく働く確率は以下の通りである。
【００４３】
【数１０】
Ｐ（ＱＴＯＫ）＝１−１．５ｆ２＋０．５ｆ３＝ｈ
（これは単一トランジスタの場合よりかなり高い。）
ｔ個のトランジスタを有する１個のラッチに欠陥がない確率は以下の通りである。
【００４４】
【数１１】
Ｐ（ＬａｔｃｈＯＫ）＝ｇｔ＝ｌ
ｎ個のこのようなラッチよりなるレジスタに欠陥がない確率は以下によって与えられる。
【００４５】
【数１２】
Ｐ（ＲｅｇＯＫ）＝ｌｎ＝ｒ
従って、バンク内のｋ行のうちの少なくとも１つの行が正しく機能する確率は以下によって与えられる。
【００４６】
【数１３】
Ｐ（ＲｏｗＯＫ）＝１−（１−ｒ）ｋ＝Ｒ
それぞれがｍ個のＱＭ複合トランジスタを有するｎ個のｋ入力マルチプレクサすべてが働く確率は以下によって与えられる。
【００４７】
【数１４】
Ｐ（ＭｕｌｔＯＫ）＝ｈｎｋｍ＝Ｍ
ｓ個のＱＭ複合トランジスタを含む試験／制御回路に欠陥がない確率は以下によって与えられる。
【００４８】
【数１５】
Ｐ（ＣｏｎｔｒｏｌＯＫ）＝ｈｓ＝Ｃ
従って、各バンクは以下の正しく機能する確率を有する。
【００４９】
【数１６】
Ｐ（ＢａｎｋＯＫ）＝Ｐ（ＲｏｗＯＫ）×Ｐ（ＣｏｎｔｒｏｌＯＫ）×Ｐ（ＭｕｌｔＯＫ）＝ＲＣＭ
最後に、Ｎ／ｎ個のこのようなバンクを含む回路構成全体の歩留りは以下によって与えられる。
【００５０】
【数１７】
Ｐ（ＤｒｉｖｅｒＯＫ）＝（ＲＣＭ）Ｎ／ｎ
図１０のグラフから、本発明の回路構成の歩留りは、非冗長回路構成で典型的に予想され得る６１％の歩留りよりかなり大きいことが分かる。例えば、ｋ＝３およびｎ≦１００では、歩留りは９９％を超える。さらに、米国特許第５，４６５，０５３号の回路構成により得られる対応する歩留りを示す図３（ｂ）のグラフと比較すれば、本発明の回路構成を利用すれば、有意に大きな歩留りが、様々な異なる値ｋに対して広い範囲ｎにわたって得られることが理解されよう。従って、本発明の回路構成ははるかに優れた欠陥許容性を与える。
【００５１】
本発明の範囲および精神から外れることなく様々な他の改変が当業者には明らかであり、また容易に行われ得る。従って、上記の請求の範囲は本明細書に示した記述に限定されるものではなく、各請求項は幅広く解釈されるように意図される。
【００５２】
【発明の効果】
従って、本発明のフォールトトレラント回路構成は、標準的なフォールトトレラントではない等価の回路と実質的に同様の速度および電力消費で動作する自己適応フォールトトレラントデジタル回路アーキテクチャを提供し、また（機能回路自体のためには標準的な非冗長ロジックを用いる一方で）機能回路の自己試験およびパワー制御を行うために信頼性の高い４重マスキングロジックを利用する。これにより、欠陥に対する許容性を有する一方で、速度および電力消費に関して非冗長回路構成の性能を実質的に維持する回路構成が提供される。
【図面の簡単な説明】
【図１】ＡＭＬＣＤ制御回路のための従来のＲＷＲ回路構成を示す図。
【図２】従来のＴＭＲ回路構成を示す図。
【図３】（ａ）は、別の従来の回路構成を示す図、（ｂ）は、このような回路構成が正しく働く確率を示すグラフ。
【図４】（ａ）は、従来のＱＭ回路構成を示す図、（ｂ）は、本発明の回路構成で利用され得る回路レベルでのＱＭの可能な実現を示す図。
【図５】本発明の一般的な回路構成を示す図。
【図６】周辺駆動回路を集積した典型的なＡＭＬＣＤを示す概略図。
【図７】本発明の１つの回路構成を示す図。
【図８】本発明の別の回路構成を示す図。
【図９】本発明のさらに別の回路構成を示す図。
【図１０】本発明の回路構成が正しく働く確率を示すグラフ。
【符号の説明】
３０ 基本機能回路
３１、５３ イネーブル／構成入力
３２、５４ 検証出力
３３、５５ 検証署名生成器
３４ 比較器
３５ 制御回路
４０ ＡＭＬＣＤマトリックス
４１、４２ ドライバ回路
５０、５１ レジスタ
５２ 試験／制御ロジック
５６ ＥＸＯＲゲート
５７ イネーブル信号を供給するレジスタ
５８ ＡＮＤゲート
【発明の属する技術分野】
本発明は、例えば、アクティブマトリックス液晶表示装置（ＡＭＬＣＤ）の駆動回路に用いられ得るフォールトトレラント回路構成に関する。
【０００２】
【従来の技術】
最近、薄膜トランジスタを用いてガラス基板上に集積回路を製造することにかなりの関心が寄せられている。このような関心の主な理由は、ＡＭＬＣＤの駆動回路を表示装置自体のガラス基板上に集積させたいという願望である。しかし、このような制御回路の集積は、集積された駆動回路内の欠陥により製造歩留りの低下を招くことにもなり得る。このような集積駆動回路は、面積が大きいため、および薄膜トランジスタの特性の本来的な変動のため、故障しやすい。トランジスタの閾値電圧および移動度などのパラメータの変動は、特定のトランジスタが同じ回路内の隣接するトランジスタの性能と整合しないために生じるソフト故障として明らかになることが多い。これらの理由により、フォールトトレラント回路設計は、集積駆動回路を有する表示装置の歩留りを上げるためにＡＭＬＣＤに適用される場合にも、また薄膜エレクトロニクスの他の大面積への適用の場合にも、ますます重要になっている。
【０００３】
多くのフォールトトレラント設計方法が既に知られている。修復付き冗長（ＲＷＲ）は、基本機能回路を複製すること、および製造後にこれら機能回路のうちの１つが欠陥であると分かる場合に修復を行う手段を用いることを包含する。米国特許第５，１１１，０６０号（日本電気株式会社）およびＹ． ＴａｋａｆｕｊｉらのＳＩＤ ９３ Ｄｉｇｅｓｔ、３８３〜３８６頁は、ＲＷＲ法のＡＭＬＣＤへの適用を開示している。さらに、添付図面の図１は、ＡＭＬＣＤの周辺回路のためのＲＷＲ回路構成を示す。この回路構成では、多くの基本機能回路が複製されて、シフトレジスタ要素対１、１ａ；２、２ａ；３、３ａなどを形成する。スペアシフトレジスタ要素１、２、３などは、溶接パッド４および５によって関連する回路入出力間に接続され、切断パッド６および７によって関連する回路入出力間に接続されたシフトレジスタ要素１ａ、２ａ、３ａなどと並列に接続されている。従って、切断パッド６および７をレーザ照射することにより要素１ａなどの欠陥シフトレジスタ要素を回路から完全に除去し、溶接パッド４および５によって要素１などのシフトレジスタ要素を代わりに溶接接続する準備がなされている。ＲＷＲ法は、有意の欠陥許容性を提供し得ると共に、妥当なオーバーヘッドを有し、また回路性能への有害な影響は無視し得る程度である一方で、多くの適用では、このような方法の低レベル試験および修復工程は費用が掛かり過ぎるため、製造プロセスに組み込むことができない。
【０００４】
添付図面の図２に示すように、三重モジュール冗長（ＴＭＲ）は、基本機能回路を３倍に複製し、回路１０、１１および１２の出力を共通ボーティング回路１３に接続して、回路１０、１１および１２の出力の多数決に対応する出力を生成することを包含する。このようは方法は、Ｃ． ＢｏｌｃｈｉｎｉらのＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ １９９４、８３〜８６頁、およびＡ．Ａ． Ｓｏｒｅｎｓｏｎ、「Ｄｉｇｉｔａｌ ｃｉｒｃｕｉｔ ｒｅｌｉａｂｉｌｉｔｙ ｔｈｒｏｕｇｈ ｒｅｄｕｎｄａｎｃｙ」、Ｅｌｅｃｔｒｏ−Ｔｅｃｈｎｏｌｏｇｙ， ６８，Ｊｕｌｙ １９６１、１１８〜１２５頁に記載されている。このような方法は、回路１０、１１および１２を共通ＯＲゲートを駆動する３つのＡＮＤゲートに接続することによって実現され得ることは理解されよう。このような構成は、３つの回路１０、１１および１２のうちのいずれか１つに欠陥がある場合には許容性がある。しかし、さらに別の欠陥がある場合にこのような構成がこれらの欠陥を許容する確率は少ししかない。さらに、この方法は、３倍の回路の配備および関連する決定ロジックによってコストが高くなる。その上、３つの並列回路によって与えられる負荷の上乗せおよび決定ロジックを通るための遅延の結果として、正しく機能する非冗長回路に比べて、性能は電力消費および速度の点でかなり劣る。これらの理由により、ＴＭＲ法は、高速で動作する必要がある本質的に簡単な複製回路であるＡＭＬＣＤの決定回路にとっては実用的ではない。
【０００５】
文献ではそれほど注目を浴びていない別の方法として、Ｒ． Ｋｕｅｎの「Ｃｏｍｐｕｔｅｒ ｒｅｄｕｎｄａｎｃｙ： ｄｅｓｉｇｎ， ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ ｆｕｔｕｒｅ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｒｅｌｉａｂｉｌｉｔｙ、第Ｒ−１８巻，第１号， １９６９年２月、３〜１１頁において引用されている方法などの、４重マスキング（ＱＭ）がある。添付図面の図４（ａ）に概略的に示すように、ＱＭ法は、４つの基本機能回路１５、１６、１７および１８を、回路１５および１６ならびに回路１７および１８がそれぞれ順列に接続され、そして回路対１５、１６および１７、１８が２つの並列経路において共通の入出力間で接続されるように接続することを包含する。このようは方法はＴＭＲ法よりかなり確実であり、回路の少なくとも２つが故障しない限りこの構成は故障しない。図４（ａ）に点線で示す接続１９は、開の状態（非伝導）で動かなくなるおよび閉の状態（伝導）で動かなくなるという欠陥が生じる相対的な確率に従って形成され得る。その構成が開の状態で動かなくなる欠陥を生じ易い場合は、接続１９は、その構成に別の経路を与えるために形成される。この方法は非常に確実ではあるが、薄膜ＭＯＳの実装には僅かな面積しか必要ないため、このタイプのロジックにより構成される回路構成は、非冗長の回路構成より速度がかなり低く、また消費電力が高い。
【０００６】
米国特許第５，４６５，０５３号は、図３（ａ）に概略的に示すように、ＡＭＬＣＤを駆動する回路構成を開示している。この構成は、それぞれｎ個のステージ７２を有するＮ／ｎ個の短いシフトレジスタ７０および７１に分割されたＮステージよりなる複製シフトレジスタを備えている。これらの短いシフトレジスタはｋ倍（図ではｋ＝２）に複製されている。従って、回路構成は、それぞれが長さｎのｋ個の非冗長レジスタよりなるＮ／ｎ個のバンクを備えている。さらに、シフトレジスタ７０、７１のそれぞれの最終ステージ７２の出力は、試験手順を実行する各バンクの端部の試験／制御回路７３への入力を形成し、この回路でこれらの入力は試験信号と比較され、どのレジスタが正しく機能しているかが決定される。さらに、シフトレジスタ７０、７１のステージ７２からの出力は、ｋ入力マルチプレクサ７４およびドライバ回路７５によってアクティブマトリックスに接続される。動作においては、試験／制御回路７３は、レジスタ７０、７１のうちのいずれが正しく機能しているかを決定し、レジスタ７０、７１のうちの正しく働いている適切な方を選択し、これにより、選択されたレジスタのステージ７２からの出力がドライバ回路７５に供給されるようにマルチプレクサ７４を制御することによってＡＭＬＣＤのアドレッシングを行う。
【０００７】
このタイプの冗長の効率性は、ドライバ回路からのＮ個の出力すべてが正しいという確率であり、これは、各トランジスタが、ｆに等しい故障（開の状態で動かなくなる場合または閉の状態で動かなくなる場合）確率を有する簡単なデジタルスイッチとして機能すること、バンク内のある行のいずれかのシフトレジスタステージが故障するとその行全体が故障したとみなされること、特定のバンク内のサポート回路内に欠陥があるとそのバンク全体が故障したとみなされること、およびバンクが故障すると回路構成全体が故障したとみなされることを仮定する分析によって示すことができる。ここで、サポート回路は、それぞれが従来の非冗長ＴＦＴ回路を備えている試験／制御回路７３および関連するマルチプレクサ７４の組み合わせを含むと見なされる。
【０００８】
これらの仮定により、以下の確率が計算され得る。
【０００９】
１個のトランジスタが正しく働く確率は以下の通りである。
【００１０】
【数１】
Ｐ（ＴＯＫ）＝１−ｆ＝ｇ
ｔ個のトランジスタを有する１個のラッチに欠陥がない確率は以下の通りである。
【００１１】
【数２】
Ｐ（ＬａｔｃｈＯＫ）＝ｇｔ＝ｌ
ｎ個のこのようなラッチよりなるレジスタに欠陥がない確率は以下によって与えられる。
【００１２】
【数３】
Ｐ（ＲｅｇＯＫ）＝ｌｎ＝ｒ
従って、バンク内のｋ個の行のうちのすくなくとも１つの行が正しく機能する確率は以下によって与えられる。
【００１３】
【数４】
Ｐ（ＲｏｗＯＫ）＝１−（１−ｒ）ｋ＝Ｒ
それぞれがｍ個のトランジスタを有するｎ個のｋ入力マルチプレクサ７４すべてが働く確率は以下によって与えられる。
【００１４】
【数５】
Ｐ（ＭｕｌｔＯＫ）＝ｇｎｋｍ＝Ｍ
ｓ個のトランジスタを含む試験／制御回路３４に欠陥がない確率は以下によって与えられる。
【００１５】
【数６】
Ｐ（ＣｏｎｔｒｏｌＯＫ）＝ｇｓ＝Ｃ
従って、各バンクは以下の正しく機能する確率を有する。
【００１６】
【数７】
Ｐ（ＢａｎｋＯＫ）＝Ｐ（ＲｏｗＯＫ）×Ｐ（ＣｏｎｔｒｏｌＯＫ）×Ｐ（ＭｕｌｔＯＫ）＝ＲＣＭ
最後に、Ｎ／ｎ個のこのようなバンクを含む回路構成全体の歩留りは以下によって与えられる。
【００１７】
【数８】
Ｐ（ＤｒｉｖｅｒＯＫ）＝（ＲＣＭ）Ｎ／ｎ
【００１８】
【発明が解決しようとする課題】
図３（ｂ）は、トランジスタ故障率ｆ＝０．０１％、列数Ｎ＝８００、各ラッチのトランジスタ数が６、試験／制御回路７３内のトランジスタ数が１７（ｋ＝２）、そして各マルチプレクサ７４内のトランジスタ数が１である典型的な回路構成において、各バンク内のステージ数ｎおよび各バンク内の重複レジスタ数ｋの関数として表された回路構成全体の歩留りを示す。このグラフから、米国特許第５，４６５，０５３号の冗長回路構成には多くの制約があり、これにより、このような構成の回路が複雑であることも加えて、ほとんどの適用において採用の正当性がなくなることは明らかである。図示するように、対応する非冗長回路構成の歩留り約６１％と比べて、米国特許第５，４６５，０５３号の回路構成で得られる最大歩留りは約８２％（ｋ＝２およびｎ＝５０のとき）であるが、これと引き替えに回路複雑度が非常に高くなる。さらに、サポート回路内の欠陥は歩留り全体に有意の衝撃を与えるため、各バンク内の行数を増やすことによる利点はほとんどない。さらに、試験／制御回路７３はマルチプレクサ７４の動作が正しいかどうかの試験を行わない。
【００１９】
本発明の１つの目的は、特に欠陥に対する許容性を有する一方で、速度および電力消費に関して非冗長回路構成の性能を実質的に維持する回路構成を提供することである。
【００２０】
【課題を解決するための手段】
本発明によれば、並列接続され、それぞれが入力と検証出力を含む複数の出力とを有する、複数の複製された非冗長機能回路と、各回路の該入力に与えられる入力信号に応答して該回路の該検証出力から出力される検証信号を検出し、該検証信号を基準信号と比較して該回路内に欠陥が存在するかどうかを決定し、そして該試験された回路のうちから、対応する該検証信号によって欠陥がないことが示される回路を機能動作のために選択する試験／制御回路手段とを備え、該試験／制御回路手段は、該試験／制御回路手段に欠陥に対する許容性を与えるためにマスキング冗長を組み込んだ回路要素を備えている、フォールトトレラント回路構成が提供される。
【００２１】
このような回路構成は、標準的なフォールトトレラントではない等価の回路と実質的に同様の速度および電力消費で動作する自己適応フォールトトレラントデジタル回路アーキテクチャを提供し、また（機能回路自体のためには標準的な非冗長ロジックを用いる一方で）機能回路の自己試験およびパワー制御を行うために信頼性の高い４重マスキングロジックを利用して実現され得る。従って、この回路構成は、ＡＭＬＣＤの集積フォールトトレラント駆動回路の実現に特に適している。
【００２２】
１つの好適な実施態様では、前記機能回路のそれぞれは、入力信号を受け取るイネーブル入力と、機能出力信号を出力する複数の並列のシフト出力とを有するシフトレジスタである。好ましくは、前記検証出力は、各シフトレジスタの前記シフト出力のうちの１つによって構成される。さらに、前記試験／制御回路手段は、前記回路からの前記検証信号を連続して検出し、対応する該検証信号によって欠陥がないことが示される試験された第１の回路を機能動作のために選択するように構成され得る。
【００２３】
便宜的には、前記試験／制御回路手段は、対応する前記検証信号が前記回路内に欠陥が存在することを示す場合には、該回路にディスエーブル信号を与え、連続する次の回路にイネーブル信号を与えるように構成され得る。また、検証署名生成器が配備されて、入力信号を受け取ると前記基準信号を供給するようにしてもよい。
【００２４】
前記試験／制御回路手段は、前記複数の回路に数において対応する複数のステージを有し、該回路のうちの１つに欠陥がないことが示されるまで、該回路に連続してイネーブル信号を与えるようにクロック化されるシフトレジスタを備えてもよい。さらに、前記試験／制御回路手段は、前記回路にパワーを供給するために該回路にイネーブル信号を与え、該回路によって出力される対応する前記検証信号が該回路内に欠陥が存在することを示す場合には、該回路へのパワーを遮断するように構成され得る。この場合には、前記回路の前記出力はＯＲゲートに接続され、前記選択された回路の出力に依存し他の回路からは独立した出力信号を提供するようにしてもよい。
【００２５】
好ましくは、前記試験／制御回路手段は、４個の複製された回路要素を備えた４重マスキング（ＱＭ）回路アーキテクチャを有し、該回路要素は、２つの要素対が並列に接続され、各対の要素は直列に接続されるように接続されている。最も好ましくは、前記回路要素の一方の対の２つの回路要素間の相互連結ポイントと、該回路要素の他方の対の２つの回路要素間の相互連結ポイントとの間に、該相互連結ポイント間の伝導を制御するために制御要素が接続される。
【００２６】
前記制御要素はＭＯＳＦＥＴであってもよい。
【００２７】
本発明の液晶表示装置は、上述したフォールトトレラント回路を組み込んでいる。これにより、上記目的が達成される。
【００２８】
前記回路は、表示装置の基板上に製造される駆動回路であってもよい。
【００２９】
前記回路は、薄膜トランジスタ（ＴＦＴ）を用いて実現されてもよい。
【００３０】
【発明の実施の形態】
本発明をもっと十分に理解し得るように、以下に、本発明を添付図面を参照して実施例により示す。
【００３１】
図５は、ＡＭＬＣＤを駆動するための（または他の適用のための）本発明の回路構成を示し、ｋ倍に複製されたシフトレジスタの形態の基本機能回路３０を備えている。これらの回路すべてが並列に接続され、各回路は、回路を作動させるイネーブル信号Ｅ１．．．Ｅｋを受け取るイネーブル／構成入力３１と、回路内に欠陥状態が存在するかどうかを示す検証信号Ｖ１．．．Ｖｋを出力する検証出力３２とを有する。イネーブル／構成入力３１は、回路のクロック化および／または電力供給を行うために接続され得、また回路が選択されていないときはすべての出力がロー状態かハイ状態かにデフォルトされていることを確実にしなければならない。回路構成はさらに、固定基準信号を供給する検証署名生成器３３と、回路３０の出力３２からの検証信号が供給される比較器３４と、イネーブル信号をイネーブル／構成入力３１に供給する制御回路３５とを組み込んでいる。
【００３２】
制御回路３５は、第１の回路から始めて各回路３０のイネーブル／構成入力３１に適切なイネーブル信号を供給することによって、各回路３０の試験を制御する。これにより、第１の回路３０の検証出力３２からの検証信号Ｖ１が比較器３４へ供給され、比較器は、検証信号Ｖ１を、検証署名生成器３３によって供給される固定基準信号と比較する。検証信号Ｖ１が基準信号から有意に異なる場合は、第１の回路に欠陥が存在することを示し、制御回路３５は、第１の回路のイネーブル／構成入力３１にディスエーブル信号を供給して、この回路を非動作にする一方で、同時に、次の回路３０のイネーブル／構成入力３１に適切なイネーブル信号を供給して、この回路のために試験手順を繰り返す。試験手順は、関連する回路に欠陥が存在しないことを示す検証信号を比較器３４が受け取るまで、各回路３０に対して繰り返される。欠陥が存在しないことを示す検証信号を受け取った時点で、試験手順は停止され、対応する回路はそのイネーブル／構成入力３１に与えられるイネーブル信号によって選択された状態に保持され、これによりこの回路は動作状態になり、その入力３７での入力信号の受領に応答して、その出力３６から出力信号Ｏ０．．．ＯＮを供給する。
【００３３】
比較器３４および制御回路３５の試験／制御ロジックはＱＭ法を用いて構成される。従って、ＱＭ法の非常に高い誤差許容性を利用する一方で、試験および選択機能は機能回路の速度の端数の速度で走らせるだけでよいため、低速で高い電力消費という欠点を回避することができる。薄膜トランジスタ（ＴＦＴ）ＭＯＳの実装に適した、本適用で使用され得る可能なＱＭ回路設計を図４（ｂ）に示す。この場合には、４つのＭＯＳＦＥＴ２０、２１、２２および２３よりなる回路構成の中央接続は、ＭＯＳＦＥＴ２４の制御の下で行われる。制御信号がローのときは、中央接続は開となり、入出力間の伝導の確率を下げる。一方、制御信号がハイのときは、中央接続が実現され、入出力間の伝導の確率を上げる。このＱＭ回路は信頼性が高く、特に緻密な複合ＴＦＴ構造によって実現され得る
本発明のフォールトトレラント回路構成をＡＭＬＣＤの集積駆動回路に適用する場合について以下に述べる。図６は、典型的なＡＭＬＣＤマトリックス４０を概略的に示す。このＡＭＬＣＤマトリックスは、マトリックスの各行へのサンプル信号、および映像データをシリアルからパラレルへ変換するためのタイミング信号を供給する、シフトレジスタの形態の集積された走査ドライバ回路４１およびデータドライバ回路４２を備えている。詳細４３は、マトリックス４０の各画素の典型的なアクティブ回路を示す。
【００３４】
図７は、ＡＭＬＣＤドライバ回路の１つの回路構成を示す。各ドライバ回路は、Ｎ個のステージを有する長いシフトレジスタの形態であり、Ｎは典型的には１０００桁の数である。この長いシフトレジスタは、それぞれがｎ個のステージを有するＮ／ｎ個の短いシフトレジスタ５０に分割され、これらの短いシフトレジスタ５０は互いに複製されたｋ個のレジスタ５１よりなる。レジスタ５１は図では点線で示され、これらは標準的なロジック回路により実現されることを示す。従って、ドライバ回路は、それぞれが長さｎのｋ個の非冗長レジスタよりなるＮ／ｎ個のバンクより構成される。さらに、レジスタ５０のバンクそれぞれの機能は試験／制御ロジック５２によって制御される。試験／制御ロジックは、ＱＭ法を用いて構成され、またイネーブル／ディスエーブル信号を各レジスタ５１のイネーブル／構成入力５３（ＱＭロジックにより実現される）に供給し、そして検証出力５４に出力される検証信号を、単一ステージのシフトレジスタの形態の検証署名生成器５５によって供給される固定基準信号と比較するように構成される。
【００３５】
図８は、このような回路構成で使用される試験／制御ロジックの詳細を示す。この場合では、検証署名生成器５５は、Ｎ／ｎ個のステージを有するシフトレジスタ中の単一のステージによって提供される。すなわち、シフトレジスタ５０のバンク毎に１つのステージが提供され、この１つのステージはマスタークロックのｎサイクル毎にクロックされる。検証署名生成器５５からの出力信号はＥＸＯＲゲート５６の入力に供給される。ＥＸＯＲゲートは、選択されたレジスタ５１からの検証出力５４を基準信号と比較し、またレジスタ５０のバンクそれぞれのｋ個のレジスタ５１のＱＭロジック入力５３にイネーブル信号を供給する長さｋのシフトレジスタ５７を制御するための出力信号を提供する。ＱＭロジック入力５３は、各レジスタ５１のｉ番目のステージのｋ個の出力を共通のポイントに接続し、この共通のポイントが、このステージのためのバンク出力Ｏｉおよび各レジスタ５１の次の（ｉ＋１）番目のステージへの入力を形成するように構成される。ｎ個のステージよりなるシフトレジスタ５１のそれぞれの検証出力５４は、単にｎ番目のステージの出力Ｏｎであり、これはＥＸＯＲゲート５６の他方の入力に接続される。
【００３６】
ＥＸＯＲゲート５６の出力がハイの場合は、検証信号と検証署名生成器５５からの基準信号との間に不一致があることを示し、これは選択されたレジスタ５１内に欠陥状態があることを示す。このため、現在選択されているレジスタ５１をディスエーブルにし、連続する次に利用可能なレジスタ５１をイネーブルにするために、レジスタ５７をクロック化するパルスが生成される。レジスタ５７の同期クロック化を行うために、ＥＸＯＲゲート５６とレジスタ５７との中間にＡＮＤゲート５８が設けられている。ＥＸＯＲゲート５６の出力信号がローの場合は、検証信号と基準信号との間が一致することを示し、これは現在選択されているレジスタ５１は欠陥状態ではないと考えられることを示す。この結果、現在選択されているレジスタ５１が回路のさらなる動作のために使用されるようにレジスタ５７は非クロック化される。前のステージの検証署名生成器５５からの出力信号が、次のレジスタバンク５０への入力信号を提供する。このような構成の１つの重要な利点は、前のステージの出力のすべてが次のステージのＱＭロジックによって試験されることである。
【００３７】
図９に別の回路構成を示す。この構成では、ｋ個のレジスタ５１の対応する出力Ｏｉｋは、ＱＭロジック入力５３を介してバンク出力Ｏｉに個別に接続される。これにより、現在選択されているレジスタ５１内のステージが他のｋ−１個の非選択レジスタ５１によって負荷されるのを防ぐが、イネーブルロジック入力５３、従って各バンクからのｎ個のＯ１ 〜 ｎ出力は制御ロジックによって試験されない。この変形構成は、前の構成より信頼性は低いが、負荷が低減されるためｋが大きい場合にはより速くなり得る。
【００３８】
図８および図９の回路構成は明瞭な試験信号を生成する必要はないこと、およびこれらの構成は、製造後のいかなる時でも、恐らく薄膜トランジスタの応力の結果として起こり得る欠陥状態を許容することに留意されたい。
【００３９】
本発明のこのような回路構成の歩留りを、米国特許第５，４６５，０５３号の回路構成の歩留りと比較するために、図１０は、トランジスタ故障率ｆ＝０．０１％、列数Ｎ＝８００、各ラッチのトランジスタ数が６、試験／制御回路内の複合トランジスタの数が１７（ｋ＝２）、そしてマルチプレクサ内の複合トランジスタの数が１などの、図３（ｂ）のグラフの場合と同じ仮定を用いて、各バンク内のステージ数ｎおよび各バンク内の複製レジスタ数ｋの関数としての、本発明の回路構成の歩留りのグラフを示す。
【００４０】
これらの仮定により、以下の確率が計算され得る。
【００４１】
１個のトランジスタが正しく働く確率は以下の通りである。
【００４２】
【数９】
Ｐ（ＴＯＫ）＝１−ｆ＝ｇ
（図４（ｂ）に示すような）ＱＭ複合トランジスタが正しく働く確率は以下の通りである。
【００４３】
【数１０】
Ｐ（ＱＴＯＫ）＝１−１．５ｆ２＋０．５ｆ３＝ｈ
（これは単一トランジスタの場合よりかなり高い。）
ｔ個のトランジスタを有する１個のラッチに欠陥がない確率は以下の通りである。
【００４４】
【数１１】
Ｐ（ＬａｔｃｈＯＫ）＝ｇｔ＝ｌ
ｎ個のこのようなラッチよりなるレジスタに欠陥がない確率は以下によって与えられる。
【００４５】
【数１２】
Ｐ（ＲｅｇＯＫ）＝ｌｎ＝ｒ
従って、バンク内のｋ行のうちの少なくとも１つの行が正しく機能する確率は以下によって与えられる。
【００４６】
【数１３】
Ｐ（ＲｏｗＯＫ）＝１−（１−ｒ）ｋ＝Ｒ
それぞれがｍ個のＱＭ複合トランジスタを有するｎ個のｋ入力マルチプレクサすべてが働く確率は以下によって与えられる。
【００４７】
【数１４】
Ｐ（ＭｕｌｔＯＫ）＝ｈｎｋｍ＝Ｍ
ｓ個のＱＭ複合トランジスタを含む試験／制御回路に欠陥がない確率は以下によって与えられる。
【００４８】
【数１５】
Ｐ（ＣｏｎｔｒｏｌＯＫ）＝ｈｓ＝Ｃ
従って、各バンクは以下の正しく機能する確率を有する。
【００４９】
【数１６】
Ｐ（ＢａｎｋＯＫ）＝Ｐ（ＲｏｗＯＫ）×Ｐ（ＣｏｎｔｒｏｌＯＫ）×Ｐ（ＭｕｌｔＯＫ）＝ＲＣＭ
最後に、Ｎ／ｎ個のこのようなバンクを含む回路構成全体の歩留りは以下によって与えられる。
【００５０】
【数１７】
Ｐ（ＤｒｉｖｅｒＯＫ）＝（ＲＣＭ）Ｎ／ｎ
図１０のグラフから、本発明の回路構成の歩留りは、非冗長回路構成で典型的に予想され得る６１％の歩留りよりかなり大きいことが分かる。例えば、ｋ＝３およびｎ≦１００では、歩留りは９９％を超える。さらに、米国特許第５，４６５，０５３号の回路構成により得られる対応する歩留りを示す図３（ｂ）のグラフと比較すれば、本発明の回路構成を利用すれば、有意に大きな歩留りが、様々な異なる値ｋに対して広い範囲ｎにわたって得られることが理解されよう。従って、本発明の回路構成ははるかに優れた欠陥許容性を与える。
【００５１】
本発明の範囲および精神から外れることなく様々な他の改変が当業者には明らかであり、また容易に行われ得る。従って、上記の請求の範囲は本明細書に示した記述に限定されるものではなく、各請求項は幅広く解釈されるように意図される。
【００５２】
【発明の効果】
従って、本発明のフォールトトレラント回路構成は、標準的なフォールトトレラントではない等価の回路と実質的に同様の速度および電力消費で動作する自己適応フォールトトレラントデジタル回路アーキテクチャを提供し、また（機能回路自体のためには標準的な非冗長ロジックを用いる一方で）機能回路の自己試験およびパワー制御を行うために信頼性の高い４重マスキングロジックを利用する。これにより、欠陥に対する許容性を有する一方で、速度および電力消費に関して非冗長回路構成の性能を実質的に維持する回路構成が提供される。
【図面の簡単な説明】
【図１】ＡＭＬＣＤ制御回路のための従来のＲＷＲ回路構成を示す図。
【図２】従来のＴＭＲ回路構成を示す図。
【図３】（ａ）は、別の従来の回路構成を示す図、（ｂ）は、このような回路構成が正しく働く確率を示すグラフ。
【図４】（ａ）は、従来のＱＭ回路構成を示す図、（ｂ）は、本発明の回路構成で利用され得る回路レベルでのＱＭの可能な実現を示す図。
【図５】本発明の一般的な回路構成を示す図。
【図６】周辺駆動回路を集積した典型的なＡＭＬＣＤを示す概略図。
【図７】本発明の１つの回路構成を示す図。
【図８】本発明の別の回路構成を示す図。
【図９】本発明のさらに別の回路構成を示す図。
【図１０】本発明の回路構成が正しく働く確率を示すグラフ。
【符号の説明】
３０ 基本機能回路
３１、５３ イネーブル／構成入力
３２、５４ 検証出力
３３、５５ 検証署名生成器
３４ 比較器
３５ 制御回路
４０ ＡＭＬＣＤマトリックス
４１、４２ ドライバ回路
５０、５１ レジスタ
５２ 試験／制御ロジック
５６ ＥＸＯＲゲート
５７ イネーブル信号を供給するレジスタ
５８ ＡＮＤゲート
Claims (10)
- フォールトトレラント回路構成であって、
並列接続され、それぞれが入力と検証出力を含む複数の出力とを有し、それぞれが基本機能回路を複製して構成されている複数の非冗長機能回路と、
前記各非冗長機能回路にそれぞれ与えられる入力信号に応答して各非冗長機能回路から出力される検証信号を検出し、該検証信号を基準信号と比較して各非冗長機能回路内に欠陥が存在するかどうかを決定し、そして該試験された非冗長機能回路のうちから、該対応する検証信号によって欠陥がないことが示される非冗長機能回路を機能動作のために選択する試験／制御回路手段とを備え、
該試験／制御回路手段は、欠陥に対する高い許容性を該試験／制御回路手段に与えるためにマスキング冗長として４重マスキング（ＱＭ）回路アーキテクチャを組み込んだ回路要素を備えており、
前記試験／制御回路手段は、前記各非冗長機能回路のそれぞれに対して、パワーを供給するためイネーブル信号を順番に与えて、前記各非冗長機能回路から出力される前記検証信号を順番に検出し、対応する前記検証信号によって欠陥がないことが示される試験された最初の非冗長機能回路を該イネーブル信号によって機能動作のために選択するとともに、対応する該検証信号が前記非冗長機能回路内に欠陥が存在することを示す場合には、該非冗長機能回路に対して該非冗長機能回路へのパワーを遮断するディスエーブル信号を与え、
前記各非冗長機能回路のそれぞれは、入力信号を受け取るイネーブル入力と、機能出力信号を出力する複数の並列のシフト出力とを有するシフトレジスタであり、
該回路要素は、前記シフトレジスタの複数の並列のシフト出力のそれぞれに接続されて、該シフト出力をそれぞれ制御するようになっており、
前記試験／制御回路手段の回路要素の４重マスキング（ＱＭ）回路アーキテクチャは、それぞれが基本回路構成を複製して構成されている４個の回路要素を備え、該２つの回路要素同士が、一方の回路要素の出力が他方の回路要素の入力になるように、それぞれ直列に接続されており、直列接続された２つの回路要素対同士が並列に接続されて構成されている、フォールトトレラント回路構成。 - 前記検証出力は、各シフトレジスタの前記シフト出力のうちの１つによって構成される、請求項１に記載の回路構成。
- 入力信号の受領に応答して前記基準信号を供給する検証署名生成器が設けられている、請求項１に記載の回路構成。
- 前記試験／制御回路手段は、前記各非冗長機能回路における前記複数の出力のそれぞれに対応する複数のステージを有し、該複数の非冗長機能回路のうちの１つに欠陥がないことが示されるまで、該１つの非冗長機能回路に連続してイネーブル信号であるクロック信号を与えて前記各ステージ毎に前記検証信号を検出する、請求項１に記載の回路構成。
- 前記各非冗長機能回路の前記出力は１つのＯＲゲートに接続されて、該ＯＲゲートには、前記選択された非冗長機能回路の出力のみが他の非冗長機能回路からは独立して供給されるようになっており、該ＯＲゲートにて、前記選択された非冗長機能回路の出力が前記検証署名生成器の出力と比較される、請求項３に記載の回路構成。
- 前記回路要素対の一方の２つの回路要素間の相互連結ポイントと、前記回路要素対の他方の２つの回路要素間の相互連結ポイントとの間に、該相互連結ポイント間の伝導を制御するために制御要素が接続される、請求項１に記載の回路構成。
- 前記制御要素はＭＯＳＦＥＴである、請求項６に記載の回路構成。
- 請求項１に記載のフォールトトレラント回路構成を組み込んだ液晶表示装置。
- 前記フォールトトレラント回路構成は、表示装置の基板上に製造される駆動回路である、請求項８に記載の液晶表示装置。
- 前記フォールトトレラント回路構成は、薄膜トランジスタ（ＴＦＴ）を用いて実現される、請求項９に記載の液晶表示装置。
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