JP5154386B2 - 駆動回路および表示装置 - Google Patents
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Description
本発明の第1の実施形態について、図1〜図13を参照して以下に説明する。
表示用駆動回路を使用した表示装置の代表的なものとしては液晶テレビに代表される薄型テレビを挙げることが出来る。液晶テレビ(液晶表示装置)は、表示パネルに半導体集積回路(LSI)で作成した駆動回路を複数実装し、表示を行っている。このような表示装置において、表示駆動用回路に不具合が生じた場合、直接表示不良として、ユーザに認識される。このような不具合が生じた場合、迅速に不具合箇所の修理を行う必要があり、できればユーザが使用している場所にて短時間で修理を終えることが望ましい。表示信号を処理するようなコントロール基板であれば、表示パネルとコネクタで接続されているため交換は容易であるが、表示駆動用回路はコネクタ等で接続されておらず、表示パネルに直接接続されているため、ユーザが製品を使用している場所での交換は困難である。
図2を参照して、本実施形態に係る表示装置90の概略構成を説明する。図2は、図1に示す表示装置90の概略構成を示すブロック図である。
次に、表示装置90における基本動作を説明する。表示装置90は、外部より入力された階調データを、駆動回路20が階調電圧(出力信号)に変換し、表示パネル80が、この階調電圧に基づいて映像を表示する通常動作を行うと共に、駆動回路20が、出力回路ブロック30が不良か否かを検出し、出力回路ブロック30に不良の出力回路があった場合に、駆動回路20が自身を自己修復する自己検出修復動作とを行う。
図3を参照して、本実施形態の駆動回路20の構成について説明する。図3は、駆動回路20の概略構成を示すブロック図である。
図4は、テスト信号testおよび反転テスト信号testBを生成するためのテスト信号生成回路51を示す回路図である。テスト信号生成回路51は、n個のD型フリップフロップDFF1〜DFFn、1個のNORゲートNOR1、1個のANDゲートAND1、およびn個のインバータINV1〜INVnを備えており、D型フリップフロップDFF1〜DFFnは、シフトレジスタ301を構成している。
図5は、駆動回路20における動作確認テスト時のリセット信号RESET、信号TESTSP、信号TESTCKおよびテスト信号test1〜testnの波形を示す図である。動作確認テストは、信号TESTSPを「H」レベルとすることにより開始される。信号TESTCKの立ち上がりにより、信号TESTSPが「H」レベルであることが、フリップフロップDFF1に認識される。これにより、シフトレジスタ301の各フリップフロップDFF1〜DFFnは、信号TESTCKの立ち上がりに同期したパルス信号を、テスト信号test1〜testnおよび反転テスト信号testB1〜testBnとして順次出力する。
次に、第1の実施形態に係る、動作確認テストの1つ目の手順を、図8を参照して以下に説明する。図8は、第1の実施形態に係る動作確認テストの1つ目の手順を示すフローチャート図である。
次に、第1の実施形態に係る、動作確認テストの2つ目の手順を、図9を参照して以下に説明する。図9は、第1の実施形態に係る、動作確認テストの2つ目の手順を示すフローチャート図である。この動作確認テスト2は、動作確認テスト1における、正極性入力端子および負極性入力端子にそれぞれ入力されるテスト用出力信号および参照出力信号の電圧関係を逆にした構成である。
次に、第1の実施形態に係る、動作確認テストの3つ目の手順を、図10を参照して以下に説明する。
次に、第1の実施形態に係る、動作確認テストの4つ目の手順を、図11を参照して以下に説明する。図11は、第1の実施形態に係る、動作確認テストの4つ目の手順を示すフローチャート図である。
次に、第1の実施形態に係る、動作確認テストの5つ目の手順を、図12を参照して以下に説明する。図12は、第1の実施形態に係る、動作確認テストの5つ目の手順を示すフローチャート図である。
次に、判定フラグ4が「H」レベルの信号Flagを記憶している場合、言い換えれば、上記動作確認テスト1〜5において、DAC回路8に不具合があると判定回路3が判定した場合の自己修復について、図13を参照して以下に説明する。図13は、第1の実施形態に係る、自己修復手順を示すフローチャート図である。
本発明の第2の実施形態について、図14および図15を参照して以下に説明する。本実施形態では、第1の実施形態に係る表示装置90の変形例である表示装置190について説明する。
図14を参照して、本実施形態に係る表示装置190の概略構成を説明する。図14は、表示装置190の概略構成を示すブロック図である。表示装置190は、表示パネル80と駆動回路120とを備えている。駆動回路120は、図2に示す駆動回路20において、切替回路60および61を、それぞれ切替回路160および161に置き換えた構成である。
図15を参照して、本実施形態に係る駆動回路120の構成について説明する。図3は、駆動回路120の概略構成を示すブロック図である。
通常動作時は、図4に示すテスト信号生成回路51では、シフトレジスタがリセットされているため、テスト信号test1〜testnは、すべて「L」レベルである。
動作確認テストが開始されると、テスト信号test1が「H」レベルとなり、反転テスト信号testB1が「L」レベルとなる。このとき、ホールド回路7−1の出力と予備のDAC回路8−Bとの間に設けられているスイッチ2aがONすることより、ホールド回路7−1が予備のDAC回路8−Bと接続される。その他のホールド回路7−2〜7−nとDAC回路8−2〜8−nとの接続は、通常動作時と同じである。
本発明の第3の実施形態について、図16〜図19を参照して以下に説明する。本実施形態では、第1の実施形態に係る表示装置90の他の変形例である表示装置290について説明する。
まず、図16を参照して、本実施形態に係る表示装置290の概略構成を説明する。図16は、表示装置290の概略構成を示すブロック図である。表示装置290は、表示パネル80と駆動回路220とを備えている。駆動回路220は、図2に示す駆動回路20において、参照出力回路ブロック41を設けず、切替回路60および61を、それぞれ切替回路260および261に置き換えた構成である。
図17を参照して、本実施形態の駆動回路220の構成について説明する。図3に示す駆動回路20では、動作確認テスト時に、ホールド回路7とDAC回路8との間の接続を切り替える構成であったが、図17に示す駆動回路220では、サンプリング回路6とホールド回路7との間の接続を切り替える構成である。
図18は、テスト信号testおよび反転テスト信号testBを生成するためのテスト信号生成回路53を示す図である。テスト信号生成回路53は、図4に示すテスト信号生成回路51において、シフトレジスタ301およびNORゲートNOR1を、それぞれシフトレジスタ302およびNORゲートNOR2に置き換えた構成である。
図19は、駆動回路220における動作確認テスト時のリセット信号RESET、信号TESTSP、信号TESTCKおよびテスト信号test1〜test(n/2)の波形を示す図である。動作確認テストは、信号TESTSPを「H」レベルとすることにより開始される。信号TESTCKの立ち上がりにより、信号TESTSPが「H」レベルであることが、フリップフロップDFF0に認識される。これにより、シフトレジスタ302の各フリップフロップDFF0〜DFF(n/2)は、信号TESTCKの立ち上がりに同期したパルス信号を、テスト信号test0〜test(n/2)および反転テスト信号testB0〜testB(n/2)として順次出力する。
本発明の第4の実施形態について、図21および図22を参照して以下に説明する。本実施形態では、第1の実施形態に係る表示装置90のさらに他の変形例である表示装置390について説明する。
まず、図21を参照して、本実施形態の表示装置390の概略構成を説明する。図21は、表示装置390の概略構成を示すブロック図である。表示装置390は、表示パネル80と駆動回路320とを備えている。駆動回路320は、図16に示す駆動回路220において、切替回路260および261を、それぞれ切替回路360および361に置き換えた構成である。
図22を参照して、本実施形態の駆動回路320の構成について説明する。図22は、駆動回路320の概略構成を示すブロック図である。
通常動作時は、第3の実施形態における通常動作と同様、テスト信号test0〜test(n/2)は、すべて「L」レベルであり、反転テスト信号testB0〜testB(n/2)はすべて「H」レベルである。したがって、サンプリング回路6−1〜6−nは、それぞれホールド回路7−1〜7−nに接続され、予備のホールド回路7−C、7−Dは、どのサンプリング回路6とも接続されない。
動作確認テストは、図18に示すテスト信号生成回路53において、信号TESTSPを「H」レベルとすることにより開始される。これにより、図19に示すように、テスト信号test0〜test(n/2)が順次「H」レベルとなる。
本発明の第5の実施形態について、図23〜図27を参照して以下に説明する。本実施形態では、第1の実施形態に係る表示装置90のさらに他の変形例である表示装置490について説明する。
図23を参照して、本実施形態に係る表示装置490の概略構成を説明する。図23は、表示装置490の概略構成を示すブロック図である。表示装置490は、表示パネル80と駆動回路420とを備えている。駆動回路420は、図2に示す駆動回路20において、切替回路61を切替回路461に置き換えた構成である。
図24を参照して、本実施形態に係る駆動回路420の構成について説明する。図24は、駆動回路420の概略構成を示すブロック図である。
図25は、駆動回路420における動作確認テスト時の、サンプリング信号STR1〜STR3、サンプルリング回路6−1〜6−3からの出力、信号LS、ホールド回路7−1〜7−3からの出力、および出力端子OUTからの出力の波形を示す図である。サンプリング信号STR1〜STR3は、図示しないポインター用シフトレジスタにより作成されるパルス信号であり、それぞれサンプルリング回路6−1〜6−3のゲートに入力されて、サンプルリング回路6−1〜6−3の動作を制御する。図25では、サンプリング信号は、サンプリング信号STR3までしか示されていないが、駆動回路420では、サンプリング信号STR1〜STRnがそれぞれサンプリング回路6−1〜6−nのゲートに入力される。なお、参照用サンプリング回路6−Aのゲートには、動作確認テスト用のサンプリング信号である信号TSTR1が入力される。
動作確認テストでは、データバスに、通常表示用の階調データの他、参照用階調データとテスト用階調データとを供給する。通常表示用の階調データ、参照用階調データおよびテスト用階調データを供給するタイミングについて、図26および図27に基づいて説明する。
信号LSが最初に立ち上がるタイミングTim1では、図24に示す駆動回路420は、以下の(1)〜(4)のように動作する。
(1)信号LSが「H」レベルとなり、サンプリング回路6に保持された階調データがホールド回路7に転送される。
(2)テスト信号testA1が「H」レベルとなり、数3より、ゲート信号TA1〜TAnが「L」レベルから「H」レベルに切り替わる。これにより、スイッチSWA1〜SWAnでは、端子0と端子2とが接続され、サンプリング信号STRi(i=1〜n−1)はサンプリング回路6−(i+1)に入力され、サンプリング信号STRnは、予備のサンプリング回路6−Bに入力される。
(3)データバスには通常駆動用の階調データに代わり、自己検出に使用する参照用階調データが供給される。
(4)参照用サンプリング回路6−Aのゲートに入力される信号TSTR1を「H」レベルにすることにより、参照用サンプリング回路6−Aがデータバスから参照用階調データを取り込む。参照用ホールド回路7−Aに入力される信号LSは「H」レベルであるので、同時に参照用階調データは参照用サンプリング回路6−Aからホールド回路7−Aに入力され、ホールド回路7−Aは参照用階調データを保持する。
続いて、信号LSが立ち下がるタイミングTim2では、ホールド回路7とDAC回路8との接続は変更されないので、ホールド回路7−1に保持されている階調データは、DAC回路8−1によって階調電圧に変換されて、出力端子OUT1から出力される。つまり、出力端子OUT1から出力される階調電圧は、タイミングTim1より前におけるサンプリング回路6−1と出力端子OUT1との接続関係を保持した状態で出力端子OUT1から出力される階調電圧と同一である。同様に出力端子OUT2〜OUTnからの階調電圧は、タイミングTim1より前におけるサンプリング回路6−2〜6−nと出力端子OUT2〜nとの接続関係を保持した状態で出力端子OUT2〜nから出力される階調電圧とそれぞれ同一である。
次に信号LSが立ち上がるタイミングTim3において、駆動回路420は、以下の(1)〜(6)のように動作する。
(1)信号LSが「H」レベルとなり、サンプリング回路6に保持された階調データがホールド回路7に転送される。
(2)テスト信号test1が「H」レベルとなり、数4より、ゲート信号TB1〜TBnが「L」レベルから「H」レベルに切り替わる。これにより、スイッチSWB1〜SWBnでは、端子0と端子2とが接続され、出力端子OUTi(i=1〜n−1)はオペアンプ1−(i+1)に入力され、出力端子OUTnは、予備のオペアンプ1−Bに入力される。これにより、サンプリング回路6−1、ホールド回路7−1、DAC回路8−1およびオペアンプ1−1は、表示パネル80の駆動とは無関係になる。
(3)データバスには通常駆動用の階調データに代わり、自己検出に使用するテスト用階調データが供給される。
(4)信号TSTR2が「H」レベルとなり、テスト信号testA1が「H」レベルであることから、信号TSTR2がサンプリング回路6−1のゲートに入力される。これにより、サンプリング回路6−1は、データバスからテスト用階調データを取り込む。また、ホールド回路7−1に入力される信号LSは「H」レベルであるので、同時にテスト用階調データはサンプリング回路6−1からホールド回路7−1に入力され、ホールド回路7−1はテスト用階調データを保持する。
(5)テスト信号test1が「H」レベルであり、反転テスト信号testB1が「L」レベルであるので、オペアンプ1−1はコンパレータとして機能する。ここで、これにより、DAC回路8−1からはテスト用出力信号がオペアンプ1−1の正極性入力端子に入力され、参照用DAC回路8−Aからは参照出力信号がオペアンプ1−1の負極性入力端子に入力される。
(6)オペアンプ1−1からの出力は、判定回路3−1に入力され、判定回路3−1では、自身が記憶した期待値と、オペアンプ1−1からの出力とを比較する。当該期待値は、参照用階調データおよびテスト用階調データに基づき設定できる。これにより、1列目の出力回路の不具合を検出する。
データバスにはテスト用階調データに代わり、通常駆動用の階調データが供給される。なお、駆動回路420は、タイミングTim3における接続状態で、表示パネルへ階調電圧の出力を継続する。
さらに次に信号LSが立ち上がるタイミングTim5では、通常駆動用の階調データに代わり、データバスに参照用階調データが供給される。また、参照用サンプリング回路6−Aのゲートに入力される信号TSTR1が再び「H」レベルとなり、サンプリング回路6−A、ホールド回路7−Aに参照用階調データが保持される。
タイミングTim5の次に信号LSが立ち下がるタイミングTim6では、データバスには参照用階調データに代わり、通常駆動用の階調データが供給される。駆動回路420は、タイミングTim3における接続状態で、表示パネルへ階調電圧の出力を継続する。
タイミングTim6の次に信号LSが立ち上がるタイミングTim7では、データバスには通常駆動用の階調データに代わり、テスト用階調データが供給される。同時に、信号TSTR2を「H」レベルにして、サンプリング回路6−1およびホールド回路7−1にテスト用階調データを保持させる。これにより、タイミングTim3と同様に、参照用ホールド回路7−Aには、参照用階調データが保持され、ホールド回路7−1には、テスト用階調データが保持されている状態となる。オペアンプ1−1はコンパレータとして機能し、タイミングTim3と同様に、1列目の出力回路の不具合の検出を行う。
上記の実施形態1および2では、通常の出力回路、予備の出力回路、および参照用出力回路を設け、各出力回路の比較と表示パネルの駆動とを同時に行い、表示パネルを駆動する出力回路の切り替えは、DAC回路とホールド回路との接続、およびオペアンプと出力端子との接続を切り替えることで行っている。また、実施形態3および4では、通常の出力回路および予備の出力回路を設け、各出力回路の比較と表示パネルの駆動とを同時に行い、表示パネルを駆動する出力回路の切り替えは、サンプリング回路とホールド回路との接続、およびオペアンプと出力端子との接続を切り替えることで行っている。また、実施形態5では、通常の出力回路、予備の出力回路、および参照用出力回路を設け、各出力回路の比較と表示パネルの駆動とを同時に行い、表示パネルを駆動する出力回路の切り替えは、データバスとサンプリング回路との接続、およびを切り替え、およびオペアンプと出力端子との接続を切り替えることで行っている。
3−1〜3−n、3−C、3−D 判定回路(判定手段)
6−1〜6−n、6−A、6−B サンプリング回路
7−1〜7−n、7−A〜7−D ホールド回路
8−1〜8−n、8−A〜8−D DAC回路(デジタルアナログコンバータ)
10 ソースドライバ(駆動回路)
20、120、220、320、420 駆動回路
30 出力回路ブロック(第1の出力回路)
40 予備出力回路ブロック(第2の出力回路)
41 参照出力回路ブロック(第3の出力回路)
50 比較判定回路(比較手段、判定手段、自己検出・自己修復手段)
60、160、260、360 切替回路(切替手段、自己検出・自己修復手段)
61、161、261、361、461 切替回路(制御手段、自己検出・自己修復手 段)
80 表示パネル
90,190、290、390、490 表示装置
SWA1〜SWAn スイッチ(制御回路)
SWB1〜SWBn スイッチ(切替回路)
TDATA テスト用データバス(データバス)
Claims (17)
- 表示装置に映像信号を出力するn個(nは2以上の自然数)の出力端子と、自身の不良を検出し修復する手段を有する駆動回路であって、
入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、n個の第1の出力回路と、
入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、p個以上(pは1以上n以下の自然数)の第2の出力回路と、
上記出力端子に接続されず、入力データを映像信号に変換する第3の出力回路と、
上記第1の出力回路からp個の出力回路を選択し、上記出力端子との接続を切り離すとともに、上記第2の出力回路からp個の出力回路を上記出力端子に接続する切替手段と、
選択された第1の出力回路からの映像信号と、上記第3の出力回路からの映像信号とを比較する比較手段と、
当該比較手段の比較結果に基づき、上記選択された第1の出力回路が不良か否かを判定する判定手段とを備え、
上記映像信号が階調電圧であり、上記第1〜第3の出力回路は、上記入力データを上記階調電圧に変換するデジタルアナログコンバータを備え、
上記比較手段は、上記選択された第1の出力回路に備えられるデジタルアナログコンバータからの階調電圧と、上記第3の出力回路に備えられるデジタルアナログコンバータからの階調電圧とを比較し、
上記第1の出力回路は、上記デジタルアナログコンバータの出力バッファーとしてオペアンプを備え、
上記オペアンプは、当該オペアンプを備える第1の出力回路が上記切替手段によって選択されて上記出力端子と接続されていないときに、コンパレータとして動作し、
上記比較手段は、上記コンパレータとして動作するオペアンプであることを特徴とする駆動回路。 - 上記切替手段は、
q番目からq+p−1番目(q+p−1はn以下の自然数)の上記第1の出力回路が選択された場合、r番目(rはq未満の自然数)の上記出力端子にr番目の上記第1の出力回路を接続すると共に、s番目(sはq以上n−p以下の自然数)の上記出力端子に、s+p番目の上記第1の出力回路を接続し、t番目(tはn−pより大きくn以下の自然数)の上記出力端子に、上記第2の出力回路を接続することを特徴とする請求項1に記載の駆動回路。 - 上記切替手段は、上記選択された第1の出力回路が接続を切り離した出力端子と上記第2の出力回路とを接続することを特徴とする請求項1に記載の駆動回路。
- 上記入力データが供給されるデータバスを介して、上記第1〜第3の出力回路に上記入力データを入力する制御手段を備え、
上記制御手段は、上記選択された第1の出力回路に入力される入力データと、上記第3の出力回路に入力される入力データとが異なる値の入力データとなるように制御することを特徴とする請求項1〜3のいずれか1項に記載の駆動回路。 - 上記データバスは、第1〜第3のデータバスから構成され、
上記制御手段は、
上記第1のデータバスを介して、上記選択された第1の出力回路を除く第1の出力回路と上記第2の出力回路とに上記入力データを入力し、
上記第2のデータバスを介して、上記選択された第1の出力回路に上記入力データを入力し、
上記第3のデータバスを介して、上記第3の出力回路に上記入力データを入力することを特徴とする請求項4に記載の駆動回路。 - 上記制御手段は、1つのデータバスを介して上記第1〜第3の出力回路に上記入力データを入力することを特徴とする請求項4に記載の駆動回路。
- 上記第3の出力回路は、上記コンパレータとして動作するオペアンプに接続されることを特徴とする請求項1〜6のいずれか1項に記載の駆動回路。
- 上記オペアンプは、当該オペアンプを備える第1の出力回路が上記出力端子と接続されているときに、ボルテージフォロワとして動作することを特徴とする請求項7に記載の駆動回路。
- 上記判定手段は、上記選択された第1の出力回路および上記第3の出力回路にそれぞれ入力される入力データに対応する、上記比較手段からの比較結果を期待値として記憶しており、
上記比較結果と上記期待値とが異なる場合に、上記選択された第1の出力回路を不良であると判定することを特徴とする請求項1〜8のいずれか1項に記載の駆動回路。 - 表示装置に映像信号を出力するn個(nは2以上の自然数)の出力端子と、自身の不良を検出し修復する手段を有する駆動回路であって、
入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、n個の第1の出力回路と、
入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、u個以上(uは2以上n以下の偶数)の第2の出力回路と、
上記第1の出力回路からu個の出力回路を選択し、上記出力端子との接続を切り離すとともに、上記第2の出力回路からu個の出力回路を上記出力端子に接続する切替手段と、
選択された第1の出力回路のうち任意の2つを第1の選択出力回路および第2の選択出力回路として、上記第1の選択出力回路からの映像信号と、上記第2の選択出力回路の映像信号とを比較する比較手段と、
当該比較手段の比較結果に基づき、上記選択された第1の出力回路が不良か否かを判定する判定手段とを備え、
上記映像信号が階調電圧であり、上記第1の出力回路は、上記入力データを上記階調電圧に変換するデジタルアナログコンバータを備え、
上記比較手段は、上記第1の選択出力回路に備えられるデジタルアナログコンバータからの階調電圧と、上記第2の選択出力回路に備えられるデジタルアナログコンバータからの階調電圧とを比較し、
上記第1の出力回路は、上記デジタルアナログコンバータの出力バッファーとしてオペアンプを備え、
上記オペアンプは、当該オペアンプを備える第1の出力回路が上記切替手段によって選択されて上記出力端子と接続されていないときに、コンパレータとして動作し、
上記比較手段は、上記コンパレータとして動作するオペアンプであることを特徴とする駆動回路。 - 上記切替手段は、
v番目からv+u−1番目(v+u−1はn以下の自然数)の上記出力回路が選択された場合、w番目(wはv未満の自然数)の上記出力端子にw番目の上記第1の出力回路を接続すると共に、x番目(xはv以上n−u以下の自然数)の上記出力端子に、x+u番目の上記第1の出力回路を接続し、y番目(yはn−uより大きくn以下の自然数)の上記出力端子に、上記第2の出力回路を接続することを特徴とする請求項10に記載の駆動回路。 - 上記切替手段は、上記選択された第1の出力回路が接続を切り離した出力端子と上記第2の出力回路とを接続することを特徴とする請求項10に記載の駆動回路。
- 上記第1〜第3の出力回路に上記入力データを入力する制御手段を備え、
上記制御手段は、上記第1の選択出力回路に入力される入力データと、上記第2の選択出力回路に入力される入力データとが異なる値の入力データとなるように制御することを特徴とする請求項10〜12のいずれか1項に記載の駆動回路。 - 上記オペアンプは、当該オペアンプを備える第1の出力回路が上記出力端子と接続されているときに、ボルテージフォロワとして動作することを特徴とする請求項10〜13のいずれか1項に記載の駆動回路。
- 上記判定手段は、上記第1の選択出力回路と上記第2の選択出力回路とに入力される入力データに対応する、上記比較手段からの比較結果を期待値として記憶しており、
上記比較結果と上記期待値とが異なる場合に、上記選択された第1の出力回路を不良であると判定することを特徴とする請求項10〜14のいずれか1項に記載の駆動回路。 - 上記第1の出力回路は、
上記入力データを時分割で取り込んで保持するサンプリング回路と、
上記サンプリング回路に保持された入力データを時分割で取り込んで上記デジタルアナログコンバータに出力するホールド回路とを備え、
上記制御手段は、
通常駆動時に、上記サンプリング回路に上記入力データを入力し、
自己検出時に、上記選択された第1の出力回路のデジタルアナログコンバータに上記入力データを入力することを特徴とする請求項13に記載の駆動回路。 - 請求項1〜16のいずれか1項に記載の駆動回路を備えていることを特徴とする表示装置。
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