JP5154386B2 - 駆動回路および表示装置 - Google Patents

Description

本発明は、自己検出・自己修復を行う機能を有する駆動回路を備える表示装置に関するものである。

液晶表示装置等では、半導体集積回路（ＬＳＩ）で構成された駆動回路を表示パネルに複数実装し、駆動回路が表示パネルに階調電圧を出力することで、表示を行っている。

このような表示装置において、駆動回路に不具合が生じた場合、表示不良として、ユーザに直接認識される。このような不具合が生じた場合、表示装置のメーカーは迅速に不具合箇所の修理を行う必要があり、できればユーザが表示装置を使用している場所にて短時間で修理を終えることが望ましい。表示信号を処理するようなコントロール基板であれば、表示パネルとコネクタで接続されているため交換は容易である。しかしながら、駆動回路は、コネクタ等を介さずに表示パネルに直接接続されているため、ユーザが表示装置を使用している場所での交換は困難である。

さらに、駆動回路を表示パネルと一体化した製品においては、製品完成後に駆動回路を交換または修理することは困難である。

このため、特許文献１では、表示パネルに駆動回路を一体化した製品の駆動回路に冗長性を持たせ、製品完成後においても駆動回路を修復可能とする技術が開示されている。また、特許文献１では、駆動回路内に予備の出力回路を設け、駆動回路内の１つの出力回路の出力と予備の出力回路の出力とを比較し、それらの出力が互いに等しいかを判断することにより、出力回路が正常である事を確認する自己検出を行うと共に、この自己検出中、検出対象の出力回路の代わりに予備の出力回路で、表示パネルの駆動を行う技術も開示されている。
特表２００４−５１１０２２号公報（２００４年４月８日公開）

特許文献１においては、検出対象の出力回路を表示パネルから切り離し、表示パネルの駆動を予備の出力回路によって行うと共に、予備の出力回路の出力と、検出対象の出力回路の出力とを比較して、検出対象の出力回路の良否を判定している。しかしながら、検出対象の出力回路と、予備の出力回路には表示を行うための階調データが同時に入力されるため、比較のためのデータは限られてしまう。

特許文献１に記載の技術では、アナログクランプ電圧を選択して出力する場合は、表示データから一部のデータを比較して、予備の出力回路の出力と、検出対象の出力回路の出力との差を検出する事は可能であると考えられる。一方、デジタルデータによる多階調化を行った駆動回路においては、デジタルデータに対応する階調電圧を出力するＤＡ変換回路（ＤＡＣ回路）が必要になり、２５６階調表示の駆動回路では２５６の階調データを選択するＤＡ変換回路が必要である。ＤＡＣ回路の不具合を検出するためには、２５６の階調電圧が出力される全ての入力データについて比較する必要がある為、検出対象の出力回路と予備の出力回路とが表示パネルの駆動を行わない状態にして、表示データに関係のないデータを、検出対象の出力回路と予備の出力回路とに与えて、不具合の検出を行う必要がある。

しかしながら、出力回路の不具合の検出を行うために、検出対象の出力回路と予備の出力回路とが表示パネルの駆動を行わない状態にすると、検出対象の出力回路が駆動を行うべき表示パネルのデータラインは駆動されないため、表示不良が発生してしまう。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、表示不良を発生させることなく表示パネルの駆動を行いながら、出力回路の不具合を検出可能な駆動回路を実現することにある。

本発明に係る駆動回路は、上記課題を解決するために、表示装置に映像信号を出力するｎ個（ｎは２以上の自然数）の出力端子と、自身の不良を検出し修復する手段を有する駆動回路であって、入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｎ個の第１の出力回路と、入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｐ個以上（ｐは１以上ｎ以下の自然数）の第２の出力回路と、上記出力端子に接続されず、入力データを映像信号に変換する第３の出力回路と、上記第１の出力回路からｐ個の出力回路を選択し、上記出力端子との接続を切り離すとともに、上記第２の出力回路からｐ個の出力回路を上記出力端子に接続する切替手段と、選択された第１の出力回路からの映像信号と、上記第３の出力回路からの映像信号とを比較する比較手段と、当該比較手段の比較結果に基づき、上記選択された第１の出力回路が不良か否かを判定する判定手段とを備え、上記映像信号が階調電圧であり、上記第１〜第３の出力回路は、上記入力データを上記階調電圧に変換するデジタルアナログコンバータを備え、上記比較手段は、上記選択された第１の出力回路に備えられるデジタルアナログコンバータからの階調電圧と、上記第３の出力回路に備えられるデジタルアナログコンバータからの階調電圧とを比較し、上記第１の出力回路は、上記デジタルアナログコンバータの出力バッファーとしてオペアンプを備え、上記オペアンプは、当該オペアンプを備える第１の出力回路が上記切替手段によって選択されて上記出力端子と接続されていないときに、コンパレータとして動作し、上記比較手段は、上記コンパレータとして動作するオペアンプであることを特徴としている。

上記の構成によれば、第１の出力回路は、出力端子に切り離し可能に接続されており、切替手段により、通常動作時には、全ての第１の出力回路がデータラインに接続され、第２の出力回路はデータラインに接続されていない。一方、自己検出時には、切替手段により、選択された第１の出力回路と出力端子との接続が切り離され、第２の出力回路が出力端子と接続される。このとき、比較手段は、出力端子から切り離された状態の選択された第１の出力回路からの映像信号と第３の出力回路からの映像信号とを比較して、判定手段が、その比較結果に基づき、選択された第１の出力回路が不良か否かを判定する。

すなわち、自己検出時には、選択された第１の出力回路を除く第１の出力回路と第２の出力回路とが出力端子に接続され、これらの出力回路が表示パネルを駆動する。このように、検出対象となる選択された第１の出力回路の代わりに、第２の出力回路が表示パネルの駆動を行うので、表示不良を発生させることなく表示パネルの駆動を行いながら、出力回路の不具合を検出可能な駆動回路を実現できるという効果を奏する。

さらに、上記の構成によれば、第１の出力回路が備えるオペアンプを比較手段として利用できるので、比較手段を第１の出力回路と別途設ける必要がない。したがって、駆動回路の面積を小さくすることができる。

本発明に係る駆動回路では、上記切替手段は、ｑ番目からｑ＋ｐ−１番目（ｑ＋ｐ−１はｎ以下の自然数）の上記第１の出力回路が選択された場合、ｒ番目（ｒはｑ未満の自然数）の上記出力端子にｒ番目の上記第１の出力回路を接続すると共に、ｓ番目（ｓはｑ以上ｎ−ｐ以下の自然数）の上記出力端子に、ｓ＋ｐ番目の上記第１の出力回路を接続し、ｔ番目（ｔはｎ−ｐより大きくｎ以下の自然数）の上記出力端子に、上記第２の出力回路を接続することが好ましい。

上記の構成によれば、例えば、第１の出力回路が１つ選択された場合（ｐ＝１）、自己検出時に、選択された第１の出力回路の次列の出力回路から最後列の出力回路までの各出力回路は、選択された第１の出力回路から最後列の出力回路の前列の出力回路までの各出力回路が通常駆動時に接続される各出力端子に、映像信号を出力する。また、自己検出時に第２の出力回路は、最後列の出力回路が通常駆動時に接続される出力端子に、映像信号を出力する。すなわち、選択された第１の出力回路が通常駆動時に接続される出力端子から最後列の前列の出力端子には、通常駆動時に接続される出力回路の隣の出力回路が接続され、最後列の出力端子には、第２の出力回路が接続される。これにより、自己検出時においても、選択された第１の出力回路を除く第１の出力回路と第２の出力回路とで、表示不良を生じさせることなく表示パネルの駆動を行うことができる。

本発明に係る駆動回路では、上記切替手段は、上記選択された第１の出力回路が接続を切り離した出力端子と上記第２の出力回路とを接続することが好ましい。

上記の構成によれば、自己検出時に第２の出力回路は、選択された第１の出力回路が通常駆動時に接続される出力端子に、映像信号を出力する。したがって、自己検出時においても、選択された第１の出力回路を除く第１の出力回路と第２の出力回路とで、表示不良を生じさせることなく表示パネルの駆動を行うことができる。

本発明に係る駆動回路では、上記入力データが供給されるデータバスを介して、上記第１〜第３の出力回路に上記入力データを入力する制御手段を備え、上記制御手段は、上記選択された第１の出力回路に入力される入力データと、上記第３の出力回路に入力される入力データとが異なる値の入力データとなるように制御することが好ましい。

本発明に係る駆動回路では、上記データバスは、第１〜第３のデータバスから構成され、上記制御手段は、上記第１のデータバスを介して、上記選択された第１の出力回路を除く第１の出力回路と上記第２の出力回路とに上記入力データを入力し、上記第２のデータバスを介して、上記選択された第１の出力回路に上記入力データを入力し、上記第３のデータバスを介して、上記第３の出力回路に上記入力データを入力することが好ましい。

上記の構成によれば、第２のデータバスと第３のデータバスとを介して、自己検出のための入力データを供給することができる。したがって、１つのデータバスを介して入力データを供給する場合に比べ、自己検出のための時間を短縮することができる。

本発明に係る駆動回路では、上記制御手段は、１つのデータバスを介して上記第１〜第３の出力回路に上記入力データを入力することが好ましい。

上記の構成によれば、データバスを複数設ける場合に比べ、駆動回路の面積を小さくすることができる。

本発明に係る駆動回路では、上記第３の出力回路は、上記コンパレータとして動作するオペアンプに接続されることが好ましい。

上記の構成によれば、オペアンプによって、選択された第１の出力回路からの階調電圧と第３の出力回路からの階調電圧とを比較することができる。

本発明に係る駆動回路では、上記オペアンプは、当該オペアンプを備える第１の出力回路が上記出力端子と接続されているときに、ボルテージフォロワとして動作することが好ましい。

本発明に係る駆動回路では、上記判定手段は、上記選択された第１の出力回路および上記第３の出力回路にそれぞれ入力される入力データに対応する、上記比較手段からの比較結果を期待値として記憶しており、上記比較結果と上記期待値とが異なる場合に、上記選択された第１の出力回路を不良であると判定することが好ましい。

例えば、選択された第１の出力回路に階調ｍの入力信号を入力し、第３の出力回路に階調ｍ＋１の入力信号を入力する。なお、階調ｍの階調電圧は、階調ｍ＋１の階調電圧よりも低い電圧である。ここで、選択された第１の出力回路が正常であれば、比較手段は、第３の出力回路から入力した階調電圧の方が高いことを示す信号を出力する。一方、選択された第１の出力回路に欠陥があり、階調ｍの信号を入力しても、選択された第１の出力回路は高い階調電圧しか出力できない場合、比較手段は、選択された第１の出力回路より入力した階調電圧の方が高いことを示す信号を出力する。

このように、比較手段は、選択された第１の出力回路および第３の出力回路より出力される階調電圧を比較し、選択された第１の出力回路に欠陥がある場合とない場合とにおいて、異なる値の信号を出力する。また、判定手段は、比較手段より出力された信号より、選択された第１の出力回路が不良か否かを判定する。具体的には、上述したような、選択された第１の出力回路に階調ｍの入力信号を入力し、第３の出力回路に階調ｍ＋１の入力信号を入力した場合に、選択された第１の出力回路からの階調電圧が高いことを示す信号を、比較手段より入力したときは、選択された第１の出力回路は不良であると判定する。一方、第３の出力回路からの階調電圧が高いことを示す信号を、比較手段より入力した場合は、判定手段は、選択された第１の出力回路は不良でないと判定する。

これにより、容易に出力回路の欠陥を検出でき、出力回路に欠陥があった場合に自己修復できる。

本発明に係る駆動回路は、表示装置に映像信号を出力するｎ個（ｎは２以上の自然数）の出力端子と、自身の不良を検出し修復する手段を有する駆動回路であって、入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｎ個の第１の出力回路と、入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｕ個以上（ｕは２以上ｎ以下の偶数）の第２の出力回路と、上記第１の出力回路からｕ個の出力回路を選択し、上記出力端子との接続を切り離すとともに、上記第２の出力回路からｕ個の出力回路を上記出力端子に接続する切替手段と、選択された第１の出力回路のうち任意の２つを第１の選択出力回路および第２の選択出力回路として、上記第１の選択出力回路からの映像信号と、上記第２の選択出力回路の映像信号とを比較する比較手段と、当該比較手段の比較結果に基づき、上記選択された第１の出力回路が不良か否かを判定する判定手段とを備え、上記映像信号が階調電圧であり、上記第１の出力回路は、上記入力データを上記階調電圧に変換するデジタルアナログコンバータを備え、上記比較手段は、上記第１の選択出力回路に備えられるデジタルアナログコンバータからの階調電圧と、上記第２の選択出力回路に備えられるデジタルアナログコンバータからの階調電圧とを比較し、上記第１の出力回路は、上記デジタルアナログコンバータの出力バッファーとしてオペアンプを備え、上記オペアンプは、当該オペアンプを備える第１の出力回路が上記切替手段によって選択されて上記出力端子と接続されていないときに、コンパレータとして動作し、上記比較手段は、上記コンパレータとして動作するオペアンプであることを特徴としている。

上記の構成によれば、第１の出力回路は、出力端子に切り離し可能に接続されており、切替手段により、通常動作時には、全ての第１の出力回路が出力端子に接続され、第２の出力回路は出力端子に接続されていない。一方、自己検出時には、切替手段により、選択されたｕ個の第１の出力回路と出力端子との接続が切り離され、ｕ個の第２の出力回路が出力端子と接続される。このとき、比較手段は、出力端子から切り離された状態の選択された第１の出力回路のうち第１の選択出力回路と第２の選択出力回路とからの２つの映像信号を比較して、判定手段が、その比較結果に基づき、選択された第１の出力回路が不良か否かを判定する。

すなわち、自己検出時には、選択された第１の出力回路を除く第１の出力回路と第２の出力回路とが出力端子に接続され、これらの出力回路が表示パネルを駆動する。このように、検出対象となる選択された第１の出力回路の代わりに、第２の出力回路が表示パネルの駆動を行うので、表示不良を発生させることなく表示パネルの駆動を行いながら、出力回路の不具合を検出可能な駆動回路を実現できるという効果を奏する。

さらに、上記の構成によれば、第１の出力回路が備えるオペアンプを比較手段として利用できるので、比較手段を第１の出力回路と別途設ける必要がない。したがって、駆動回路の面積を小さくすることができる。

本発明に係る駆動回路では、上記切替手段は、ｖ番目からｖ＋ｕ−１番目（ｖ＋ｕ−１はｎ以下の自然数）の上記出力回路が選択された場合、ｗ番目（ｗはｖ未満の自然数）の上記出力端子にｗ番目の上記第１の出力回路を接続すると共に、ｘ番目（ｘはｖ以上ｎ−ｕ以下の自然数）の上記出力端子に、ｘ＋ｕ番目の上記第１の出力回路を接続し、ｙ番目（ｙはｎ−ｕより大きくｎ以下の自然数）の上記出力端子に、上記第２の出力回路を接続することが好ましい。

上記の構成によれば、例えば、第１の出力回路が２つ選択された場合（ｕ＝２）、自己検出時に、選択された第１の出力回路のうちの後列側の次列の出力回路から最後列の出力回路までの各出力回路は、選択された第１の出力回路から最後列の出力回路の前々列の出力回路までの各出力回路が通常駆動時に接続される各出力端子に、映像信号を出力する。また、自己検出時に２つの第２の出力回路は、最後列の出力回路とその前列の出力回路とが通常駆動時に接続される出力端子に、映像信号を出力する。すなわち、選択された第１の出力回路が通常駆動時に接続される出力端子から最後列の前々列までの出力端子には、通常駆動時に接続される出力回路の２つ隣の出力回路が接続され、最後列とその前列の出力端子には、第２の出力回路が接続される。これにより、自己検出時においても、選択された第１の出力回路を除く第１の出力回路と第２の出力回路とで、表示不良を生じさせることなく表示パネルの駆動を行うことができる。

本発明に係る駆動回路では、上記切替手段は、上記選択された第１の出力回路が接続を切り離した出力端子と上記第２の出力回路とを接続することが好ましい。

上記の構成によれば、自己検出時に第２の出力回路は、選択された第１の出力回路が通常駆動時に接続される出力端子に、映像信号を出力する。したがって、自己検出時においても、選択された第１の出力回路を除く第１の出力回路と第２の出力回路とで、表示不良を生じさせることなく表示パネルの駆動を行うことができる。

本発明に係る駆動回路では、上記第１〜第３の出力回路に上記入力データを入力する制御手段を備え、上記制御手段は、上記第１の選択出力回路に入力される入力データと、上記第２の選択出力回路に入力される入力データとが異なる値の入力データとなるように制御することが好ましい。

本発明に係る駆動回路では、上記オペアンプは、当該オペアンプを備える第１の出力回路が上記出力端子と接続されているときに、ボルテージフォロワとして動作することが好ましい。

本発明に係る駆動回路では、上記判定手段は、上記第１の選択出力回路と上記第２の選択出力回路とに入力される入力データに対応する、上記比較手段からの比較結果を期待値として記憶しており、上記比較結果と上記期待値とが異なる場合に、上記選択された第１の出力回路を不良であると判定することが好ましい。

例えば、第１の選択出力回路に階調ｍの入力信号を入力し、第２の選択出力回路に階調ｍ＋１の入力信号を入力する。なお、階調ｍの階調電圧は、階調ｍ＋１の階調電圧よりも低い電圧である。ここで、第１の選択出力回路が正常であれば、比較手段は、第２の選択出力回路から入力した階調電圧の方が高いことを示す信号を出力する。一方、選択された第１の出力回路のいずれかに欠陥があり、階調ｍの信号を入力しても、選択された第１の出力回路は高い階調電圧しか出力できない場合、比較手段は、選択された第１の出力回路より入力した階調電圧の方が高いことを示す信号を出力する。

このように、比較手段は、第１の選択出力回路および第２の選択出力回路より出力される階調電圧を比較し、選択された第１の出力回路いずれかに欠陥がある場合とない場合とにおいて、異なる値の信号を出力する。また、判定手段は、比較手段より出力された信号より、選択された第１の出力回路のいずれかが不良か否かを判定する。具体的には、上述したような、第１の選択出力回路に階調ｍの入力信号を入力し、第２の選択出力回路に階調ｍ＋１の入力信号を入力した場合に、第１の選択出力回路からの階調電圧が高いことを示す信号を、比較手段より入力したときは、選択された第１の出力回路のいずれかが不良であると判定する。一方、第２の選択出力回路からの階調電圧が高いことを示す信号を、比較手段より入力した場合は、判定手段は、選択された第１の出力回路は不良でないと判定する。

これにより、容易に出力回路の欠陥を検出でき、出力回路に欠陥があった場合に自己修復できる。

本発明に係る駆動回路では、上記第１の出力回路は、上記入力データを時分割で取り込んで保持するサンプリング回路と、上記サンプリング回路に保持された入力データを時分割で取り込んで上記デジタルアナログコンバータに出力するホールド回路とを備え、上記制御手段は、通常駆動時に、上記サンプリング回路に上記入力データを入力し、自己検出時に、上記選択された第１の出力回路のデジタルアナログコンバータに上記入力データを入力してもよい。

本発明に係る表示装置は、上記駆動回路を備えていることを特徴としている。

上記の構成によれば、表示不良を発生させることなく表示を行いながら、駆動回路の出力回路の不具合を検出可能な表示装置を実現できる。

本発明に係る駆動装置は、以上のように、表示装置に映像信号を出力するｎ個（ｎは２以上の自然数）の出力端子と、自身の不良を検出し修復する手段を有する駆動回路であって、入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｎ個の第１の出力回路と、入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｐ個以上（ｐは１以上ｎ以下の自然数）の第２の出力回路と、上記出力端子に接続されず、入力データを映像信号に変換する第３の出力回路と、上記第１の出力回路からｐ個の出力回路を選択し、上記出力端子との接続を切り離すとともに、上記第２の出力回路からｐ個の出力回路を上記出力端子に接続する切替手段と、選択された第１の出力回路からの映像信号と、上記第３の出力回路からの映像信号とを比較する比較手段と、当該比較手段の比較結果に基づき、上記選択された第１の出力回路が不良か否かを判定する判定手段とを備え、上記映像信号が階調電圧であり、上記第１〜第３の出力回路は、上記入力データを上記階調電圧に変換するデジタルアナログコンバータを備え、上記比較手段は、上記選択された第１の出力回路に備えられるデジタルアナログコンバータからの階調電圧と、上記第３の出力回路に備えられるデジタルアナログコンバータからの階調電圧とを比較し、上記第１の出力回路は、上記デジタルアナログコンバータの出力バッファーとしてオペアンプを備え、上記オペアンプは、当該オペアンプを備える第１の出力回路が上記切替手段によって選択されて上記出力端子と接続されていないときに、コンパレータとして動作し、上記比較手段は、上記コンパレータとして動作するオペアンプであることを特徴としている。

本発明に係る駆動回路は、以上のように、表示装置に映像信号を出力するｎ個（ｎは２以上の自然数）の出力端子と、自身の不良を検出し修復する手段を有する駆動回路であって、入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｎ個の第１の出力回路と、入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｕ個以上（ｕは２以上ｎ以下の偶数）の第２の出力回路と、上記第１の出力回路からｕ個の出力回路を選択し、上記出力端子との接続を切り離すとともに、上記第２の出力回路からｕ個の出力回路を上記出力端子に接続する切替手段と、選択された第１の出力回路のうち任意の２つを第１の選択出力回路および第２の選択出力回路として、上記第１の選択出力回路からの映像信号と、上記第２の選択出力回路の映像信号とを比較する比較手段と、当該比較手段の比較結果に基づき、上記選択された第１の出力回路が不良か否かを判定する判定手段とを備え、上記映像信号が階調電圧であり、上記第１の出力回路は、上記入力データを上記階調電圧に変換するデジタルアナログコンバータを備え、上記比較手段は、上記第１の選択出力回路に備えられるデジタルアナログコンバータからの階調電圧と、上記第２の選択出力回路に備えられるデジタルアナログコンバータからの階調電圧とを比較し、上記第１の出力回路は、上記デジタルアナログコンバータの出力バッファーとしてオペアンプを備え、上記オペアンプは、当該オペアンプを備える第１の出力回路が上記切替手段によって選択されて上記出力端子と接続されていないときに、コンパレータとして動作し、上記比較手段は、上記コンパレータとして動作するオペアンプであることを特徴としている。

したがって、表示不良を発生させることなく表示パネルの駆動を行いながら、出力回路の不具合を検出できるという効果を奏する。

以下、本発明に係る実施の形態を図面に基づいて説明する。

〔実施形態１〕
本発明の第１の実施形態について、図１〜図１３を参照して以下に説明する。

（液晶テレビジョン４００）
表示用駆動回路を使用した表示装置の代表的なものとしては液晶テレビに代表される薄型テレビを挙げることが出来る。液晶テレビ（液晶表示装置）は、表示パネルに半導体集積回路（ＬＳＩ）で作成した駆動回路を複数実装し、表示を行っている。このような表示装置において、表示駆動用回路に不具合が生じた場合、直接表示不良として、ユーザに認識される。このような不具合が生じた場合、迅速に不具合箇所の修理を行う必要があり、できればユーザが使用している場所にて短時間で修理を終えることが望ましい。表示信号を処理するようなコントロール基板であれば、表示パネルとコネクタで接続されているため交換は容易であるが、表示駆動用回路はコネクタ等で接続されておらず、表示パネルに直接接続されているため、ユーザが製品を使用している場所での交換は困難である。

このため、本出願人は、表示駆動用回路自身の不具合に対する自己診断自己修復機能（自己検出および自己修復機能）を有する駆動回路を提案している（例えば、特願２００７−３０２２８９、特願２００８−０４８６３９、特願２００８−０４８６４０、特願２００８−０５４１３０、特願２００８−１３０８４８、特願２００８−２４６７２４、特願２００８−２４６７２５、特願２００８−２４６７２６、および特願２００８−２４６７２７：いずれも本願出願前の確認時点で未公開）。

図１は、本発明に係る液晶テレビジョン４００の構成を示すブロックを示す。同図に示すとおり、液晶テレビジョン４００は、ＴＦＴ−ＬＣＤモジュール（表示装置）９０、スイッチボタン４０１、ＤＶＤ装置４０２、ＨＤＤ装置４０３、およびＤＶＤ・ＨＤＤ制御装置４０４を含んで構成される。さらに、表示装置９０は、ソースドライバ（駆動回路）１０、ＴＦＴ−ＬＣＤパネル（表示パネル）８０、ゲートドライバ９９、およびコントローラ１００とを備えている。そして、ソースドライバ１０が、上述の自己検出および自己修復機能を有する表示用駆動用回路である。

（表示装置９０の構成）
図２を参照して、本実施形態に係る表示装置９０の概略構成を説明する。図２は、図１に示す表示装置９０の概略構成を示すブロック図である。

同図に示すように、表示装置９０は、表示パネル８０と、外部より入力される階調データに基づき表示パネル８０を駆動する表示駆動用回路（以下、駆動回路とする）２０とを備えている。また、駆動回路２０は、切替回路６０（切替手段）、切替回路６１（制御手段）、出力回路ブロック３０（第１の出力回路）、予備出力回路ブロック４０（第２の出力回路）、参照出力回路ブロック４１（第３の出力回路）、および比較判定回路５０（比較手段、判定手段、自己検出・自己修復手段）を備えている。また、表示パネル８０は、駆動回路２０からの階調電圧が印加される画素７０を備えている。後述するように、出力回路ブロック３０は、階調データが供給されるデータバスに並列に接続されるｎ（ｎは偶数）列の出力回路を備えている。

（表示装置９０の基本動作）
次に、表示装置９０における基本動作を説明する。表示装置９０は、外部より入力された階調データを、駆動回路２０が階調電圧（出力信号）に変換し、表示パネル８０が、この階調電圧に基づいて映像を表示する通常動作を行うと共に、駆動回路２０が、出力回路ブロック３０が不良か否かを検出し、出力回路ブロック３０に不良の出力回路があった場合に、駆動回路２０が自身を自己修復する自己検出修復動作とを行う。

以下に、駆動回路２０が行う自己検出修復動作の概略について説明する。まず、自己検出修復動作を行う場合、切替回路６１は、出力回路ブロック３０から１つの出力回路を選択し、当該出力回路にテスト用階調データを入力するとともに、参照出力回路ブロック４１に参照用階調データを入力する。テスト用階調データと参照用階調データとは、互いに異なったデータである。

この時、上記選択した出力回路は表示パネル８０を駆動しないように、画素７０との接続が切断される。代わりに切替回路６０、６１を使用して、出力回路ブロック３０の残りの出力回路と予備出力回路ブロック４０とが画素７０に接続されるように、接続状態を変更する。これにより、自己検出修復動作を行う間も、表示パネル８０の駆動を継続して行うことができる。

上記選択した出力回路は、入力されたテスト用階調データをテスト用出力信号に変換し、比較判定回路５０に出力する。また、参照出力回路ブロック４１は、入力された参照用階調データを参照出力信号に変換し、比較判定回路５０に出力する。比較判定回路５０は、テスト用出力信号と参照出力信号との大小を比較し、当該大小関係が、上記異なったデータに対して予め設定したものであるかを確認し、選択した出力回路が不良か否かを判定する。

切替回路６１による出力回路の選択を順次切り替えて同様の判定を行い、出力回路ブロック３０内の全ての出力回路について不良か否かを判定する。

さらに、比較判定回路５０は、出力回路ブロック３０が不良か否かを示す判定結果を、切替回路６１および切替回路６０に出力する。切替回路６１は、比較判定回路５０からの判定結果に基づいて、外部からの階調データの出力先を切り替える。一方、切替回路６０は、出力回路ブロック３０および予備出力回路ブロック４０の各々より階調電圧が入力され、比較判定回路からの判定結果に基づいて、入力された階調電圧の中から、表示パネル８０に出力する階調電圧を選択する。

より具体的に説明すると、切替回路６１は、出力回路ブロック３０の選択した出力回路が不良であることを示す判定結果が入力されると、不良と判定された出力回路の使用を中止する。このとき、選択した出力回路に通常動作時に入力されていた階調データは、次列の出力回路に入力され、当該次列の出力回路に通常動作時に入力されていた階調データは、さらに次列の出力回路に入力されている。同様に、階調データは通常動作時に入力されていた出力回路の次列の出力回路に入力され、最後列の出力回路に通常動作時に入力されていた階調データは、予備出力回路ブロック４０に入力されている。

切替回路６１が、この接続状態を維持することにより、駆動回路２０は、出力回路ブロック３０のいずれかの出力回路が不良になったとしても、不良と判定された出力回路の代わりに予備出力回路ブロックを用いて、正常な階調電圧を表示パネル８０に出力することが可能となる。

以上のように、本実施形態の駆動回路２０は、比較判定回路５０、切替回路６０および切替回路６１を備えることによって、自身の不具合を検出し、さらに、自身の不具合を自己修復することが可能となる。言い換えれば、駆動回路２０は、自身の不具合を検出し、さらに、自身の不具合を自己修復する自己検出・自己修復回路（自己検出・自己修復手段）を備えている。

（駆動回路２０の構成）
図３を参照して、本実施形態の駆動回路２０の構成について説明する。図３は、駆動回路２０の概略構成を示すブロック図である。

同図に示すように、駆動回路２０は、階調データ入力端子（図示しない）より、データバスを介して、ｎ個の液晶駆動用信号出力端子ＯＵＴ１〜ＯＵＴｎ（以下、本実施形態において総称する場合は、出力端子ＯＵＴとする）のそれぞれに対応する階調データを入力するｎ個のサンプリング回路６−１〜６−ｎ（以下、本実施形態において総称する場合は、サンプリング回路６とする）と、ｎ個のホールド回路７−１〜７−ｎ（以下、本実施形態において総称する場合は、ホールド回路７とする）と、階調データを階調電圧信号に変換するｎ個のＤＡＣ回路８−１〜８−ｎ、予備のＤＡＣ回路８−Ｂ（以下、本実施形態において総称する場合は、ＤＡＣ回路８とする）、および参照用階調データを参照出力信号に変換する参照用ＤＡＣ回路８−Ａと、ＤＡＣ回路８からの階調電圧信号に対するバッファー回路の役割を有するｎ個のオペアンプ１−１〜１−ｎおよび予備のオペアンプ１−Ｂ（以下、本実施形態において総称する場合は、オペアンプ１とする）と、ｎ個の判定回路３−１〜３−ｎ（以下、本実施形態において総称する場合は、判定回路３とする）と、ｎ個の判定フラグ４−１〜４−ｎ（以下、本実施形態において総称する場合は、判定フラグ４とする）と、ｎ個のプルアップ・プルダウン回路５−１〜５−ｎ（以下、本実施形態において総称する場合は、プルアップ・プルダウン回路５とする）とを備えている。

さらに、同図に示すように、駆動回路２０は、テスト信号ｔｅｓｔ（ｔｅｓｔ１〜ｔｅｓｔｎ）によってＯＮ，ＯＦＦが切り替わる複数のスイッチ２ａと、テスト信号ｔｅｓｔを反転した反転テスト信号ｔｅｓｔＢ（ｔｅｓｔＢ１〜ｔｅｓｔＢｎ）によってＯＮ、ＯＦＦが切り替わる複数のスイッチ２ｂと、ゲート信号Ｔ１〜Ｔ（ｎ−１）によって接続先を変更する（ｎ−１）個のスイッチＳＷＡ１〜ＳＷＡ（ｎ−１）（以下、本実施形態において総称する場合は、スイッチＳＷＡとする）と、ゲート信号Ｔ１〜Ｔｎによって接続先を変更するｎ個のスイッチＳＷＢ１〜ＳＷＢｎ（以下、本実施形態において総称する場合は、スイッチＳＷＢとする）とを備えている。

スイッチ２ａ、２ｂはどちらも、「Ｈ」レベルの信号を入力した場合にＯＮとなり、「Ｌ」レベルの信号を入力した場合にＯＦＦとなる。

また、スイッチＳＷＡ・ＳＷＢは、それぞれ端子０、端子１、および端子２を備えており、端子０と端子１とを接続する状態、および端子０と端子２とを接続する状態の２つの接続状態をもつスイッチ回路である。具体的には、スイッチＳＷＡｉ（ｉ＝１〜ｎ−１）の端子０、１および２は、それぞれＤＡＣ回路８−（ｉ＋１）、ホールド回路７−（ｉ＋１）、およびホールド回路７−ｉに接続される。また、スイッチＳＷＢｉ（ｉ＝１〜ｎ−１）の端子０、１および２は、それぞれ出力端子ＯＵＴｉ、オペアンプ１−ｉの出力端子、およびオペアンプ１−（ｉ＋１）の出力端子に接続され、スイッチＳＷＢｎの端子０、１および２は、それぞれ出力端子ＯＵＴｎ、オペアンプ１−ｎの出力端子、および予備のオペアンプ１−Ｂの出力端子に接続される。

スイッチＳＷＡ・ＳＷＢの接続状態は、ゲート信号の値に基づいて切り替わる。具体的には、ゲート信号が「Ｈ」のとき端子０と端子２とが接続（導通）され、ゲート信号が「Ｌ」のとき端子０と端子１とが接続（導通）される。ゲート信号Ｔ１〜Ｔｎは、下記の数１に示す論理式で表される。

すなわち、ゲート信号Ｔｋ（ｋ＝１〜ｎ）は、テスト信号ｔｅｓｔ１〜ｔｅｓｔｋの論理和となる。

なお、図３において、ＤＡＣ回路８およびオペアンプ１が、図２に示した出力回路ブロック３０に相当し、参照用ＤＡＣ回路８−Ａが図２に示した参照出力回路ブロック４１に相当し、予備のＤＡＣ回路８−Ｂが、図２に示した予備出力回路ブロック４０に相当する。また、オペアンプ１、判定回路３、および判定フラグ４が、図２に示した比較判定回路５０に相当し、オペアンプ１は、出力回路ブロック３０のバッファーと、比較判定回路５０のコンパレータとを兼用している。また、スイッチＳＷＡ、およびＤＡＣ回路８−１〜８−ｎの入力端子に接続されるスイッチ２ａ、２ｂが、図２に示した切替回路６１に相当する。また、スイッチＳＷＢが、図２に示した切替回路６０に相当する。なお、図２に示す駆動回路２０は、出力端子ＯＵＴ１〜ＯＵＴｎを介して、図２に示す表示パネル８０と接続しており、図３においては、表示パネル８０の図示を省略している。

オペアンプ１は、通常動作時には、出力を負極性入力にフィードバックさせボルテージフォロワのバッファとして機能している。一方、動作確認時には、オペアンプ１がコンパレータとして機能するように接続が変更され、自身に直列に接続されるＤＡＣ回路８からの出力を、自身の正極性入力端子に入力し、さらに、参照用ＤＡＣ回路８−Ａからの出力を、自身の負極性入力端子に入力する。具値的には、同図に示すように、オペアンプ１−１は、ＤＡＣ回路８−１からの出力を、自身の正極性入力端子に入力し、参照用ＤＡＣ回路８−Ａからの出力を、テスト信号ｔｅｓｔ１により制御されるスイッチ２ａを介して自身の負極性入力端子に入力する。同様に、オペアンプ１−２は、ＤＡＣ回路８−２からの出力を、自身の正極性入力端子に入力し、参照用ＤＡＣ回路８−Ａからの出力を、テスト信号ｔｅｓｔ２により制御されるスイッチ２ａを介して自身の負極性入力端子に入力する。すなわち、オペアンプ１−ｋ（ｋ＝１〜ｎ）は、ＤＡＣ回路８−ｋからの出力を、自身の正極性入力端子に入力し、参照用ＤＡＣ回路８−Ａからの出力を、テスト信号ｔｅｓｔｋにより制御されるスイッチ２ａを介して自身の負極性入力端子に入力する。

（駆動回路２０の通常動作）
図４は、テスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢを生成するためのテスト信号生成回路５１を示す回路図である。テスト信号生成回路５１は、ｎ個のＤ型フリップフロップＤＦＦ１〜ＤＦＦｎ、１個のＮＯＲゲートＮＯＲ１、１個のＡＮＤゲートＡＮＤ１、およびｎ個のインバータＩＮＶ１〜ＩＮＶｎを備えており、Ｄ型フリップフロップＤＦＦ１〜ＤＦＦｎは、シフトレジスタ３０１を構成している。

各フリップフロップＤＦＦ１〜ＤＦＦｎのリセット端子Ｒには、リセット信号ＲＥＳＥＴが入力される。駆動回路２０の通常動作時では、リセット信号ＲＥＳＥＴは「Ｈ」レベルで保持され、シフトレジスタ３０１はリセット状態となる。また、各フリップフロップＤＦＦ１〜ＤＦＦｎのクロック端子ＣＫには、ＡＮＤゲートＡＮＤ１からのクロックＴＣＫが入力される。また、１列目のフリップフロップＤＦＦ１のデータ入力端子Ｄには、信号ＴＥＳＴＳＰが入力される。各フリップフロップＤＦＦｋ（ｋ＝１〜ｎ）の出力端子Ｑからの出力信号が、テスト信号ｔｅｓｔｋとなり、当該出力信号がインバータＩＮＶｋによって反転された信号が、反転テスト信号ｔｅｓｔＢｋとなる。これにより、シフトレジスタ３０１がリセットされると、テスト信号ｔｅｓｔ１〜ｔｅｓｔｎは「Ｌ」レベルになり、反転テスト信号ｔｅｓｔＢ１〜ｔｅｓｔＢｎは「Ｈ」レベルになる。このとき、数１により、ゲート信号Ｔ１〜Ｔ（ｎ−１）は、すべて「Ｌ」レベルになる。

また、ＡＮＤゲートＡＮＤ１の２つの入力端子には、信号ＴＥＳＴＣＫとＮＯＲゲートＯＲ１からの信号Ｆｌａｇ＿ＨＢが入力される。ＮＯＲゲートＮＯＲ１は、ｎ個の入力端子を有しており、各入力端子には、図３に示す判定フラグ４−１〜４−ｎから出力される信号Ｆｌａｇ１〜Ｆｌａｇｎ（以下、本実施形態において総称する場合は、信号Ｆｌａｇとする）が入力される。後述するように、信号Ｆｌａｇは、オペアンプ１の動作異常が検出されたときのみ「Ｈ」レベルとなるので、通常動作時は、信号Ｆｌａｇ＿ＨＢは「Ｈ」レベルである。

図３において、データバスに供給される階調データをサンプリングするために、図示しないポインター用シフトレジスタからサンプリング回路６-１〜６−ｎのゲートに入力されるサンプリング信号ＳＴＲ１〜ＳＴＲｎ（以下、本実施形態において総称する場合は、サンプリング信号ＳＴＲとする）が順次「Ｈ」レベルになる。サンプリング回路６は、ゲートが「Ｈ」レベルの期間に階調データを取り込むラッチ回路で構成されており、サンプリング信号ＳＴＲが「Ｈ」レベルの期間サンプリング回路はデータバスの階調データを取り込み、サンプリング信号ＳＴＲが「Ｌ」レベルの場合は、「Ｈ」レベル期間に取り込んだ階調データを保持する。

サンプリング回路６−１〜６−ｎによるデータ取り込み終了後、ホールド回路７に接続される信号ＬＳ線に「Ｈ」レベルの信号ＬＳが供給される。信号ＬＳは、ホールド回路７−１〜７−ｎのゲートに供給され、ゲートが「Ｈ」レベルの期間、ホールド回路７−１〜７−ｎは、自身に接続されたサンプリング回路６−１〜６−ｎが保持している階調データを取り込む。また、ホールド回路７−１〜７−ｎは、信号ＬＳが「Ｌ」レベルになった後は、取り込んだ階調データを保持する。

駆動回路２０では、階調データを取り込でいる間も表示を行う必要がある。このため、上記のようにホールド回路７は、取り込んだ階調データを保持し、保持したデータによって表示用駆動信号を出力する。また、ホールド回路７は、表示用駆動信号を出力している間に、データバスからデータの取り込みを行うようにしている。

上記のように、スイッチＳＷＡ１〜ＳＷＡ（ｎ−１）に入力されるゲート信号Ｔ１〜Ｔ（ｎ−１）は、すべて「Ｌ」レベルであるため、スイッチＳＷＡでは、端子０と端子１とが接続される。よって、ホールド回路７−１〜７−ｎの階調データは、それぞれＤＡＣ回路８−１〜８−ｎに出力される。これにより、ＤＡＣ回路８−１〜８−ｎは、ホールド回路７−１〜７−ｎに保持された階調データを階調電圧信号に変換し、階調電圧としてオペアンプ１−１〜１−ｎの正極性入力端子に出力する。

ここで、オペアンプ１−１〜１−ｎの出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子へ負帰還される。これにより、オペアンプ１−１〜１−ｎは、ボルテージフォロワとして動作する。よって、オペアンプ１−１〜１−ｎは、ＤＡＣ回路８−１〜８−ｎからの階調電圧をバッファし、対応する各出力端子ＯＵＴ１〜ＯＵＴｎに出力する。

（動作確認テスト概要）
図５は、駆動回路２０における動作確認テスト時のリセット信号ＲＥＳＥＴ、信号ＴＥＳＴＳＰ、信号ＴＥＳＴＣＫおよびテスト信号ｔｅｓｔ１〜ｔｅｓｔｎの波形を示す図である。動作確認テストは、信号ＴＥＳＴＳＰを「Ｈ」レベルとすることにより開始される。信号ＴＥＳＴＣＫの立ち上がりにより、信号ＴＥＳＴＳＰが「Ｈ」レベルであることが、フリップフロップＤＦＦ１に認識される。これにより、シフトレジスタ３０１の各フリップフロップＤＦＦ１〜ＤＦＦｎは、信号ＴＥＳＴＣＫの立ち上がりに同期したパルス信号を、テスト信号ｔｅｓｔ１〜ｔｅｓｔｎおよび反転テスト信号ｔｅｓｔＢ１〜ｔｅｓｔＢｎとして順次出力する。

このとき、図３において、テスト信号ｔｅｓｔ１が「Ｈ」レベルのとき（すなわち、反転テスト信号ｔｅｓｔＢ１が「Ｌ」レベルのとき）、数１から、ゲート信号Ｔ１〜Ｔｎは全て「Ｈ」レベルとなり、スイッチＳＷＡ１〜ＳＷＡｎおよびスイッチＳＷＢ１〜ＳＷＢｎでは、端子０と端子２とが接続状態となる。これにより、ホールド回路７−１はＤＡＣ回路８−２と接続され、ホールド回路７−２はＤＡＣ回路８−３と接続され、順次接続が先送りされて、最後にホールド回路７−ｎは予備のＤＡＣ回路８−Ｂと接続される。また、出力端子ＯＵＴ１はオペアンプ１−２と接続され、出力端子ＯＵＴ２はオペアンプ１−３と接続され、順次接続が繰り下げられ、最後に出力端子ＯＵＴｎは予備のオペアンプ１−Ｂと接続される。

上記のように、スイッチＳＷＡ・ＳＷＢの接続状態が変更されたことにより、ＤＡＣ回路８−１とホールド回路７−１との接続、およびオペアンプ１−１と出力端子ＯＵＴ１との接続が、それぞれ切り離され、ＤＡＣ回路８−１およびオペアンプ１−１は、表示パネルの駆動と無関係となる。ここで、テスト信号ｔｅｓｔ１が「Ｈ」であるため、オペアンプ１−１の入力端子および出力端子に接続されているスイッチ２ａおよびスイッチ２ｂは、それぞれ「ＯＮ」「ＯＦＦ」となる。よって、オペアンプ１−１の負極性入力端子と出力端子との接続が切り離され、オペアンプ１−１の負極性入力端子には参照用ＤＡＣ回路８−Ａが接続される。この接続によりオペアンプ１−１は、ＤＡＣ回路８−１の電圧とＤＡＣ回路８−Ａの電圧とを比較するコンパレータとして動作し、オペアンプ１−１の出力は判定回路３−１に出力される。また、オペアンプ１−１の正極性入力端子には、ＤＡＣ回路８−１の他に、プルアップ・プルダウン回路５−１が接続される。

一方、ＤＡＣ回路８−１への入力はホールド回路７−１から、テスト用データバスＴＤＡＴＡ２へと切り替えられる。また、ＤＡＣ回路８−Ａの入力には、テスト用データバスＴＤＡＴＡ２とは異なるテスト用データバスＴＤＡＴＡ１が接続されている。

これにより、テスト用データバスＴＤＡＴＡ１およびＴＤＡＴＡ２から、ＤＡＣ回路８−ＡおよびＤＡＣ回路８−１に、それぞれ参照用階調データおよびテスト用階調データが入力される。これに対し、ＤＡＣ回路８−ＡおよびＤＡＣ回路８−１は、それぞれ参照出力信号およびテスト用出力信号を出力する。よって、オペアンプ１−１の負極性入力端子にはＤＡＣ回路８−Ａの参照出力信号が入力され、オペアンプ１−１の正極性入力端子にＤＡＣ回路８−１からのテスト用出力信号が入力される。ここで、参照用階調データとテスト用階調データとは、互いに異なった階調データであるので、ＤＡＣ回路８−Ａからの参照出力信号とＤＡＣ回路８−１からのテスト用出力信号とは、異なる電圧となる。

オペアンプ１−１はコンパレータとして機能するので、正極性入力端子への入力電圧が負極性入力端子への入力電圧より大きければ、すなわち、ＤＡＣ回路８−１からのテスト用出力信号がＤＡＣ回路８−Ａからの参照用階調データより大きければ、オペアンプ１−１の出力は「Ｈ」となる。一方、正極性入力端子への入力電圧が負極性入力端子への入力電圧値より小さければ、すなわち、ＤＡＣ回路８−１からのテスト用出力信号がＤＡＣ回路８−Ａからの参照用階調データより小さければ、オペアンプ１−１の出力は「Ｌ」となる。

ＤＡＣ回路８−ＡおよびＤＡＣ回路８−１に入力される階調データによりオペアンプの出力電圧が「Ｈ」であるか「Ｌ」であるかは、予め期待値として設定できる。判定回路３−１には、この期待値が記憶されており、期待値とオペアンプ１−１の出力とが一致するか否かを判定回路３−１によって判定し、オペアンプ１−１の出力が期待値と異なれば、判定フラグ４−１に「Ｈ」レベルの信号が入力され、判定フラグ４−１から出力される信号Ｆｌａｇ１は「Ｈ」レベルとなる。

上記のように、テスト信号ｔｅｓｔ１が「Ｈ」の期間、スイッチＳＷＡおよびＳＷＢの接続切替により、ホールド回路７−ｉ（ｉ＝１〜ｎ−１）は、ＤＡＣ回路８−（ｉ＋１）と接続され、最後列のホールド回路７−ｎは、予備のＤＡＣ回路８−Ｂと接続され、オペアンプ１−ｊ（ｊ＝２〜ｎ）は、出力端子ＯＵＴ（ｊ−１）と接続され、予備のオペアンプ１−Ｂは、最後列の出力端子ＯＵＴｎと接続される。すなわち、オペアンプ１−２〜１−ｎおよび予備のオペアンプ１−Ｂは、通常動作のバッファーとして機能する。このため、通常動作用のデータバスから入力された階調データを階調電圧に変換して出力端子ＯＵＴから出力し表示パネル８０の駆動を行いながら、ＤＡＣ回路８−１の機能動作の確認を行う事が可能となる。

次に、テスト信号ｔｅｓｔ２が「Ｈ」レベルとなり、反転テスト信号ｔｅｓｔＢ２が「Ｌ」レベルとなったとき、数１から、ゲート信号Ｔ１は「Ｌ」レベルとなり、ゲート信号Ｔ２〜Ｔｎは「Ｈ」レベルとなる。ゲート信号Ｔ１が「Ｌ」レベルであるため、通常動作時と同様に、ホールド回路７−１はＤＡＣ回路８−１と接続され、オペアンプ１−１は出力端子ＯＵＴ１と接続される。

一方、ゲート信号Ｔ２〜Ｔｎが「Ｈ」レベルであるため、ホールド回路７−２はＤＡＣ回路８−３と接続され、ホールド回路７−３はＤＡＣ回路８−４と接続され、順次接続が先送りされ、最後列のホールド回路７−ｎは予備のＤＡＣ回路８−Ｂと接続される。また、出力端子ＯＵＴ２はオペアンプ１−３と接続され、出力端子ＯＵＴ３はオペアンプ１−４と接続され、順次接続が繰り下げられ、最後列の出力端子ＯＵＴｎは予備のオペアンプ１−Ｂと接続される。

上記のように、スイッチＳＷＡ・ＳＷＢの接続状態が変更されたことにより、ＤＡＣ回路８−２とホールド回路７との接続、およびオペアンプ１−２と出力端子ＯＵＴ１との接続が、それぞれ切り離され、ＤＡＣ回路８−２およびオペアンプ１−２は、表示動作と無関係となる。ここで、テスト信号ｔｅｓｔ２が「Ｈ」レベルであるため、オペアンプ１−２の入力端子および出力端子に接続されているスイッチ２ａおよびスイッチ２ｂは、それぞれ「ＯＮ」「ＯＦＦ」となる。よって、オペアンプ１−２の負極性入力端子と出力端子との接続が切り離され、オペアンプ１−２の負極性入力端子には参照用ＤＡＣ回路８−Ａが接続される。この接続の切り替えにより、オペアンプ１−２は、ＤＡＣ回路８−２の電圧とＤＡＣ回路８−Ａの電圧とを比較するコンパレータとして動作し、オペアンプ１−２の出力は判定回路３−２に出力される。また、オペアンプ１−２の正極性入力端子は、ＤＡＣ回路８−２の他に、プルアップ・プルダウン回路５−２が接続される。

一方、ＤＡＣ回路８−２への入力はホールド回路７−２から、テスト用データバスＴＤＡＴＡ２へと切り替えられる。これにより、テスト用データバスＴＤＡＴＡ１およびＴＤＡＴＡ２から、ＤＡＣ回路８−ＡおよびＤＡＣ回路８−２に、互いに異なる階調データである参照用階調データおよびテスト用階調データがそれぞれ入力される。オペアンプ１−２の正極性入力端子にＤＡＣ回路８−２からのテスト用階調データが入力され、オペアンプ１−２の負極性入力端子にはＤＡＣ回路８−Ａからの参照用階調データが入力され、オペアンプ１−２はコンパレータとして機能する。

ここで、ＤＡＣ回路８−Ａからの参照出力信号とＤＡＣ回路８−２からのテスト用出力信号とは、互いに異なる電圧であるので、ＤＡＣ回路８−２からのテスト用出力信号がＤＡＣ回路８−Ａからの参照用階調データより大きければ、オペアンプ１−２の出力は「Ｈ」となり、ＤＡＣ回路８−２からのテスト用出力信号がＤＡＣ回路８−Ａからの参照用階調データより小さければ、オペアンプ１−２の出力は「Ｌ」となる。ＤＡＣ回路８−ＡおよびＤＡＣ回路８−２に入力される階調データによりオペアンプの出力電圧が「Ｈ」であるか「Ｌ」であるかは、予め期待値として設定できる。したがって、この期待値とオペアンプ１−２の出力とが一致するか否かを判定回路３−２によって判定し、オペアンプ１−２の出力が期待値と異なれば、判定フラグ４−２から出力される信号Ｆｌａｇ２は「Ｈ」レベルとなる。

上記のように、表示パネルの駆動を行うと同時に、ＤＡＣ回路８−２の動作確認を行うことができる。

同様に、テスト信号ｔｅｓｔ３〜ｔｅｓｔｎが「Ｈ」レベルの期間に、それぞれ接続の変更が行われ、ＤＡＣ回路８−３からＤＡＣ回路８−ｎの動作確認が行われる。ここで、判定フラグ４から出力される信号Ｆｌａｇが全て「Ｌ」レベルであった場合は、上記のように最後列のＤＡＣ回路８−ｎまで動作確認が行われる。一方、動作確認の途中でいずれかの信号Ｆｌａｇが「Ｈ」レベルになった場合、すなわち、いずれかの出力回路が不良と判定された場合は、以下のような動作を行う。例として、図３に示すオペアンプ１−２が不良と判定され、信号Ｆｌａｇ２が「Ｈ」レベルとなった場合を説明する。

図６は、リセット信号ＲＥＳＥＴ、信号ＴＥＳＴＳＰ、信号ＴＥＳＴＣＫ、テスト信号ｔｅｓｔ１〜ｔｅｓｔｎおよび信号Ｆｌａｇ２の波形を示す図である。テスト信号ｔｅｓｔ２が「Ｈ」レベルとなったとき、反転テスト信号ｔｅｓｔＢ２は「Ｌ」レベルとなるので、ＤＡＣ回路８−２以外のＤＡＣ回路８（すなわち、ＤＡＣ回路８−１、８−３〜８−ｎおよび予備のＤＡＣ回路８−Ｂ）およびオペアンプ１−２以外のオペアンプ１（すなわち、オペアンプ１−１、１−３〜１−ｎおよび予備のオペアンプ１−Ｂ）によって、通常の表示駆動が行われる。

信号Ｆｌａｇ２が「Ｈ」レベルとなったとき、図４に示すＮＯＲゲートＮＯＲ１の出力信号ＦｌａｇＨＢが「Ｌ」レベルになる。このため、図６に示すように、シフトレジスタ３０１を動作させるクロックＴＣＫは「Ｌ」となり、そのまま保持される。よって、テスト信号ｔｅｓｔ２は「Ｈ」レベル、反転テスト信号ｔｅｓｔＢ２は「Ｌ」の状態のまま保持される。これにより、信号Ｆｌａｇ２が「Ｈ」レベルとなった時点の接続状態のまま、表示パネルの駆動が継続される。すなわち、ＤＡＣ回路８−２以外のＤＡＣ回路８およびオペアンプ１−２以外のオペアンプ１によって通常の表示駆動が行われる。したがって、動作不良とされたオペアンプ１−２は使用されなくなり、その他のオペアンプ１によって表示パネルの駆動が行われる事になる。

なお、図４に示すテスト信号生成回路５１では、電源供給の停止等でシフトレジスタ３０１の値が変わると、信号Ｆｌａｇが「Ｈ」レベルとなった時点の接続状態が保持できなくなるため、再度動作確認を行い信号Ｆｌａｇの設定を行う必要がある。そこで、以下では、一旦動作不良のオペアンプを検出すると、シフトレジスタ３０１の値が変わっても検出時点の接続状態を保持して、信号Ｆｌａｇの再設定を不要とする構成を、図７に基づいて説明する。

図７は、テスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢを生成するためのテスト信号生成回路５２を示す回路図である。テスト信号生成回路５２は、図４に示すテスト信号生成回路５１において、ｎ個のＯＲゲートＯＲ１〜ＯＲｎをさらに設けた構成である。ＯＲゲートＯＲ１〜ＯＲｎの入力端子の一方は、それぞれフリップフロップＤＦＦ１〜ＤＦＦｎの出力端子Ｑに接続されている。また、ＯＲゲートＯＲ１〜ＯＲｎの入力端子の他方には、信号Ｆｌａｇ１〜Ｆｌａｇｎがそれぞれ入力され、ＯＲゲートＯＲ１〜ＯＲｎの出力が、テスト信号ｔｅｓｔ１〜ｔｅｓｔｎとなる。

図３に示す判定フラグ４は、不揮発性記憶装置で構成されている。動作不良のオペアンプが検出されて「Ｈ」レベルの信号Ｆｌａｇが対応する判定フラグ４に格納されると、電源供給の停止しても、当該信号Ｆｌａｇの値は変化しない。テスト信号生成回路５２では、ＯＲゲートＯＲ１〜ＯＲｎを介してテスト信号ｔｅｓｔ１〜ｔｅｓｔｎを出力しているので、シフトレジスタ３０１がリセットされても、「Ｈ」レベルの信号Ｆｌａｇが入力されるＯＲゲートからは、「Ｈ」レベルのテスト信号ｔｅｓｔが出力される。したがって、信号Ｆｌａｇの再設定をする必要がない。

（実施形態１の動作確認テスト１）
次に、第１の実施形態に係る、動作確認テストの１つ目の手順を、図８を参照して以下に説明する。図８は、第１の実施形態に係る動作確認テストの１つ目の手順を示すフローチャート図である。

同図に示すステップＳ１（以下、Ｓ１と略称する）において、テスト信号ｔｅｓｔ１を「Ｈ」レベルに、反転テスト信号ｔｅｓｔＢ１を「Ｌ」レベルにする（Ｓ１）。これにより、オペアンプ１−１はコンパレータとして動作する（Ｓ２）。

次に、図示しない制御回路が、判定回路３−１の期待値を「Ｌ」レベルに設定し、自身が備えるカウンタｍを０に初期化する（Ｓ３）。

続いて、制御回路は、オペアンプ１−１の正極性入力につながるＤＡＣ回路８−１に、階調ｍのテスト用階調データを入力するとともに、オペアンプ１−１の負極性入力端子につながる参照用ＤＡＣ回路８−Ａに階調ｍ＋１のテスト用階調データを入力する（Ｓ４）。

ここで、カウンタｍの値が０の場合、オペアンプ１−１の正極性入力端子には、ＤＡＣ回路８−１から階調０のテスト用出力信号が入力される。また、オペアンプ１−１の負極性入力端子には、参照用ＤＡＣ回路８−Ａから階調１の参照出力信号が入力される。オペアンプ１−１の２つの入力端子に接続するＤＡＣ回路８−１が正常であれば、階調ｍの電圧値は階調ｍ＋１の電圧値より低いので、オペアンプ１−１の出力は「Ｌ」レベルになる。

次に、判定回路３−１は、オペアンプ１−１からの出力信号のレベルが、自身が記憶する期待値に合致するかを判定する（Ｓ５）。ここで、オペアンプ１−１からの出力が、期待値と異なる場合、判定回路３−１は、判定フラグ４−１に「Ｈ」レベルの信号を入力し、判定フラグ４−１は「Ｈ」レベルの信号Ｆｌａｇを出力する（Ｓ６）。

以上のＳ４〜Ｓ６までの処理を、カウンタｍの値を１つづつ増やし、カウンタｍの値がｔ−１となるまで繰り返し行う（Ｓ７、Ｓ８）。なお、「ｔ」は、駆動回路２０が出力できる階調数である。

（実施形態１の動作確認テスト２）
次に、第１の実施形態に係る、動作確認テストの２つ目の手順を、図９を参照して以下に説明する。図９は、第１の実施形態に係る、動作確認テストの２つ目の手順を示すフローチャート図である。この動作確認テスト２は、動作確認テスト１における、正極性入力端子および負極性入力端子にそれぞれ入力されるテスト用出力信号および参照出力信号の電圧関係を逆にした構成である。

まず、図示しない制御回路が、判定回路３−１の期待値を「Ｈ」レベルに設定し、自身が備えるカウンタｍを０に初期化する（Ｓ１１）。

続いて、制御回路は、オペアンプの正極性入力につながるＤＡＣ回路８−１に、階調ｍ＋１のテスト用階調データを入力するとともに、オペアンプの負極性入力端子につながる参照用ＤＡＣ回路８−Ａに階調ｍのテスト用階調データを入力する（Ｓ１２）。オペアンプ１の２つの入力端子に接続するＤＡＣ回路８−１が正常であれば、階調ｍ＋１の電圧値は階調ｍの電圧値より高いので、オペアンプ１の出力は「Ｈ」レベルになる。

次に、判定回路３−１は、オペアンプ１からの出力信号のレベルが、自身が記憶する期待値に合致するかを判定する（Ｓ１３）。ここで、オペアンプ１−１からの出力が、期待値と異なる場合、判定回路３−１は、判定フラグ４−１に「Ｈ」レベルの信号を入力し、判定フラグ４−１は「Ｈ」レベルの信号Ｆｌａｇを出力する（Ｓ１４）。

以上のＳ１２〜Ｓ１４までの処理を、カウンタｍの値を１つづつ増やし、カウンタｍの値がｔ−１となるまで繰り返し行う（Ｓ１５、Ｓ１６）。

（実施形態１の動作確認テスト３）
次に、第１の実施形態に係る、動作確認テストの３つ目の手順を、図１０を参照して以下に説明する。

ＤＡＣ回路８−１において、出力がオープンとなる不具合がある場合、実行済の確認テストによってオペアンプ１−１に入力された階調電圧をオペアンプ１が保持し続け、動作確認テスト１および２において、不具合を検出できない場合がある。動作確認テスト１は、正極性入力端子の電圧が、負極性入力端子の電圧より低いことを検出する構成である。しかしながら、正極性入力端子に接続されるＤＡＣ回路から一部の階調が出力されない場合でも、先に出力された電圧が寄生容量等により保持されるため、正極性入力端子の電圧は、負極性入力端子の電圧より低くなる。このためＤＡＣ回路のオープン不良を発見するためには、一旦ＤＡＣ回路の出力を「Ｈ」レベルにし、その後ＤＡＣ回路の出力から階調データに従った電圧を出力させる。

図１０は、第１の実施形態に係る、動作確認テストの３つ目の手順を示すフローチャート図である。

まず、動作確認テスト１〜２と同様に、図示しない制御回路は、自身が備えるカウンタｍの値を０に初期化する（Ｓ２１）。また、駆動回路２０は、ＤＡＣ回路８−１の正極性入力端子に、プルアップ・プルダウン回路５−１を接続している。制御回路は、判定回路３−１の期待値を「Ｌ」レベルに設定する。

ここで、オペアンプ１−１の正極性入力端子の電位をプルアップするように、制御回路は、プルアップ・プルダウン回路５−１を制御する（Ｓ２２）。

次にプルアップ・プルダウン回路５−１を非接続とし、制御回路は、オペアンプ１−１の正極性入力につながるＤＡＣ回路８−１に、階調ｍのテスト用階調データを入力するとともに、オペアンプ１−１の負極性入力端子につながる参照用ＤＡＣ回路８−Ａに階調ｍ＋１のテスト用階調データを入力する（Ｓ２３）。

正極性入力端子に接続されるＤＡＣ回路８−１が正常であれば、階調ｍの電圧を出力するが、オープン不良の場合、プルアップ・プルダウン回路５−１により与えられた電圧が保持されたままとなる。プルアップされた電圧は階調ｍ＋１より高い電圧であるので、オペアンプ１−１の出力は「Ｈ」レベルとなる。また、オペアンプ１−１の２つの入力端子に接続するＤＡＣ回路８−１が正常であれば、階調ｍの電圧値は階調ｍ＋１の電圧値より低いので、オペアンプ１−１の出力は「Ｌ」になる。

次に、判定回路３−１は、オペアンプ１−１からの出力信号のレベルが、自身が記憶する期待値に合致するかを判定する（Ｓ２４）。ここで、オペアンプ１−１からの出力が、期待値と異なる場合、判定回路３−１は、判定フラグ４−１に「Ｈ」レベルの信号を入力し、判定フラグ４−１は「Ｈ」レベルの信号Ｆｌａｇを出力する（Ｓ２５）。以上のＳ２２〜Ｓ２５までの処理を、カウンタｍの値を１つづつ増やし、カウンタｍの値がｔ−１となるまで繰り返し行う（Ｓ２６、Ｓ２７）。

（実施形態１の動作確認テスト４）
次に、第１の実施形態に係る、動作確認テストの４つ目の手順を、図１１を参照して以下に説明する。図１１は、第１の実施形態に係る、動作確認テストの４つ目の手順を示すフローチャート図である。

ここでは、上記の動作確認テスト３と同様の不具合を検出することを目的としている。まず、動作確認テスト３と同様に、図示しない制御回路は、自身が備えるカウンタｍの値を０に初期化する（Ｓ３１）。また、駆動回路２０は、ＤＡＣ回路８−１の正極性入力端子に、プルアップ・プルダウン回路５−１を接続している。制御回路は、判定回路３−１の期待値を「Ｈ」レベルに設定する。

ここで、オペアンプ１−１の正極性入力端子の電位をプルダウンするように、制御回路は、プルアップ・プルダウン回路５−１を制御する（Ｓ３３）。

次にプルアップ・プルダウン回路５−１を非接続とし、制御回路は、オペアンプ１−１の正極性入力につながるＤＡＣ回路８−１に、階調ｍ＋１のテスト用階調データを入力するとともに、オペアンプ１−１の負極性入力端子につながるＤＡＣ回路に階調ｍのテスト用階調データを入力する（Ｓ３３）。

正極性入力端子に接続されるＤＡＣ回路８−１が正常であれば、階調ｍ＋１の電圧を出力するが、オープン不良の場合、プルアップ・プルダウン回路５−１により与えられた電圧が保持されたままとなる。プルアップされた電圧は階調ｍより低い電圧であるので、オペアンプ１−１の出力は「Ｌ」レベルとなる。また、オペアンプ１−１の２つの入力端子に接続するＤＡＣ回路８が正常であれば、階調ｍ＋１の電圧値は階調ｍの電圧値より高いので、オペアンプ１の出力は「Ｈ」レベルになる。

次に、判定回路３−１は、オペアンプ１−１からの出力信号のレベルが、自身が記憶する期待値に合致するかを判定する（Ｓ３４）。ここで、オペアンプ１−１からの出力が、期待値と異なる場合、判定回路３−１は、判定フラグ４−１に「Ｈ」レベルの信号を入力し、判定フラグ４−１は「Ｈ」レベルの信号Ｆｌａｇを出力する（Ｓ３５）。以上のＳ３２〜Ｓ３５までの処理を、カウンタｍの値を１つづつ増やし、カウンタｍの値がｔ−１となるまで繰り返し行う（Ｓ３６、Ｓ３７）。

（実施形態１の動作確認テスト５）
次に、第１の実施形態に係る、動作確認テストの５つ目の手順を、図１２を参照して以下に説明する。図１２は、第１の実施形態に係る、動作確認テストの５つ目の手順を示すフローチャート図である。

ＤＡＣ回路においては、自身における隣接する２つ階調がショートするという不具合が発生する場合がある。このように、隣接する２つ階調がショートした場合、ＤＡＣ回路は、ショートした２つの階調の中間電圧を出力することになる。この不具合の場合、ＤＡＣ回路が出力する階調電圧は、正常な場合と比べて、１階調以上の電圧のずれとならないので、動作確認テスト１〜４において、この不具合を検出することはできない。そこで、動作確認テスト５は、このようなＤＡＣ回路における、隣接する２つの階調がショートした不具合を検出することを目的とする。

まず、図示しない制御回路は、自身が備えるカウンタｍの値を０に初期化する（Ｓ４１）。次に、オペアンプ１−１の正極性入力および負極性入力につながるＤＡＣ回路８−１および参照用ＤＡＣ回路８−Ａにそれぞれ入力されるテスト用階調データおよび参照用階調データの階調をｍとする。すなわち、ＤＡＣ回路８−１および参照用ＤＡＣ回路８−Ａに、同じ階調ｍの階調電圧を出力する（Ｓ１４２）。

次に、図示しないスイッチを介して、制御回路は、オペアンプ１−１の正極性入力端子と負極性入力端子とをショートさせる。このオペアンプ１−１の正極性入力端子と負極性入力端子とをショートさせたことにより、オペアンプ１−１の正極性入力端子および負極性入力端子には、同じ電圧が入力されることになるため、オペアンプ１−１がもつオフセットにより、オペアンプ１−１の出力は「Ｈ」レベルもしくは「Ｌ」レベルになる。次に、オペアンプ１−１の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプ１−１の出力のレベルを、判定回路３−１は、期待値として記憶する（Ｓ４３）。

次に、図示しないスイッチをＯＦＦにして、オペアンプ１−１の正極性入力端子と負極性入力端子とのショートを解除する。続いて、オペアンプ１−１の正極性入力端子、負極性入力端子には、階調ｍの階調電圧が入力される。ここで、判定回路３−１は、自身が記憶した期待値と、オペアンプ１−１からの出力とを比較する（Ｓ４４）。

さらに、判定回路３−１は、オペアンプ１−１からの出力が、自身が記憶する期待値と異なる場合は、判定フラグ４−１は「Ｈ」レベルの信号Ｆｌａｇを出力する（Ｓ４５）。さらに、判定フラグ４−１は、判定回路３−１より入力された「Ｈ」フラグを、自身の内部に記憶する。

次に、制御回路は、図示しないスイッチを用いて、オペアンプ１−１の正極性入力端子に入力される信号と、負極性入力端子に入力される信号とを入れ替える（Ｓ４６）。この後、Ｓ４４の処理と同じ処理を行う（Ｓ４７）。また、Ｓ４５と同様に、判定回路３−１は、オペアンプ１−１からの出力が、自身が記憶する期待値と異なる場合には、判定フラグ４−１は「Ｈ」レベルの信号Ｆｌａｇを出力させる（Ｓ４８）。

以上のＳ１４２〜Ｓ１４８の処理を、カウンタｍの値がｔとなるまで、カウンタｍの値を１つづつ増加させて繰り返し行う（Ｓ４９、Ｓ５０）。

（実施形態１の自己修復）
次に、判定フラグ４が「Ｈ」レベルの信号Ｆｌａｇを記憶している場合、言い換えれば、上記動作確認テスト１〜５において、ＤＡＣ回路８に不具合があると判定回路３が判定した場合の自己修復について、図１３を参照して以下に説明する。図１３は、第１の実施形態に係る、自己修復手順を示すフローチャート図である。

上記動作確認テスト１〜５により、１列目の出力回路の動作確認テストが終了する。この動作確認テスト１〜５において、判定フラグ４−１から「Ｈ」レベルの信号Ｆｌａｇ１が出力された場合、すなわち、Ｓ６、Ｓ１４、Ｓ２５、Ｓ３５、Ｓ４５、Ｓ４８のいずれかのステップに移行した場合（Ｓ５１において「ＹＥＳ」）、動作確認を終了して、判定フラグ４−１から「Ｈ」レベルの信号Ｆｌａｇ１が出力された時点の接続状態が保持される（Ｓ５５）。これにより、不具合があると判定されたＤＡＣ回路８−１と表示パネルとの接続が切り離されたまま、ＤＡＣ回路８−１以外のＤＡＣ回路８、およびオペアンプ１−１以外のオペアンプ１によって、通常の表示パネルの駆動が行われる。

一方、動作確認テスト１〜５において、判定フラグ４−からＨ」レベルの信号Ｆｌａｇ１が出力されなかった場合（Ｓ５１において「ＮＯ」）、次列の出力回路（ＤＡＣ回路８−２およびオペアンプ１−２）の動作確認テストを上記動作確認テスト１〜５と同様に行う（Ｓ５３）。この場合も、判定フラグ４−２から「Ｈ」レベルの信号Ｆｌａｇ２が出力された場合（Ｓ５４において「ＹＥＳ」）、動作確認を終了して、判定フラグ４−２から「Ｈ」レベルの信号Ｆｌａｇ２が出力された時点の接続状態が保持される（Ｓ５５）。

Ｓ５３およびＳ５４を最終段の出力回路（ＤＡＣ回路８−ｎおよびオペアンプ１−ｎ）まで行い、一度も判定フラグ４から「Ｈ」レベルの信号Ｆｌａｇが出力されることなく、全ての出力回路の動作確認が終了すると（Ｓ５５において「ＹＥＳ」）、全てのテスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢが、それぞれ「Ｌ」レベルおよび「Ｈ」レベルとなり、通常動作に移行する。

〔実施形態２〕
本発明の第２の実施形態について、図１４および図１５を参照して以下に説明する。本実施形態では、第１の実施形態に係る表示装置９０の変形例である表示装置１９０について説明する。

（表示装置１９０の構成）
図１４を参照して、本実施形態に係る表示装置１９０の概略構成を説明する。図１４は、表示装置１９０の概略構成を示すブロック図である。表示装置１９０は、表示パネル８０と駆動回路１２０とを備えている。駆動回路１２０は、図２に示す駆動回路２０において、切替回路６０および６１を、それぞれ切替回路１６０および１６１に置き換えた構成である。

図２に示す駆動回路２０では、動作確認テスト時に、外部からの階調データを、通常動作時に入力する出力回路の次列の出力回路に入力し、最後列の出力回路に入力する階調データを、予備出力回路ブロック４０に入力するように、切替回路６０、６１が接続状態を切り替えることにより、動作確認対象となる出力回路を表示パネルから切り離していた。一方、図１４に示す切替回路１６０、１６１は、動作確認対象の出力回路に通常動作時に入力される入力データを予備の出力回路へ入力し、動作確認対象の出力回路に通常動作時に接続される出力端子を予備の出力回路に接続することにより、動作確認対象の出力回路を表示パネルの駆動から切り離す構成である。

（駆動回路１２０の構成）
図１５を参照して、本実施形態に係る駆動回路１２０の構成について説明する。図３は、駆動回路１２０の概略構成を示すブロック図である。

同図に示すように、駆動回路２０は、階調データ入力端子（図示しない）より、データバスを介して、ｎ個の液晶駆動用信号出力端子ＯＵＴ１〜ＯＵＴｎ（以下、本実施形態において総称する場合は、出力端子ＯＵＴとする）のそれぞれに対応する階調データを入力するｎ個のサンプリング回路６−１〜６−ｎ（以下、本実施形態において総称する場合は、サンプリング回路６とする）と、ｎ個のホールド回路７−１〜７−ｎ（以下、本実施形態において総称する場合は、ホールド回路７とする）と、階調データを階調電圧信号に変換するｎ個のＤＡＣ回路８−１〜８−ｎ、予備のＤＡＣ回路８−Ｂ（以下、本実施形態において総称する場合は、ＤＡＣ回路８とする）、および参照用階調データを参照出力信号に変換する参照用ＤＡＣ回路８−Ａと、ＤＡＣ回路８からの階調電圧信号に対するバッファー回路の役割を有するｎ個のオペアンプ１−１〜１−ｎおよび予備のオペアンプ１−Ｂ（以下、本実施形態において総称する場合は、オペアンプ１とする）と、ｎ個の判定回路３−１〜３−ｎ（以下、本実施形態において総称する場合は、判定回路３とする）と、ｎ個の判定フラグ４−１〜４−ｎ（以下、本実施形態において総称する場合は、判定フラグ４とする）と、ｎ個のプルアップ・プルダウン回路５−１〜５−ｎ（以下、本実施形態において総称する場合は、プルアップ・プルダウン回路５とする）とを備えている。

さらに、同図に示すように、駆動回路２０は、テスト信号ｔｅｓｔ（ｔｅｓｔ１〜ｔｅｓｔｎ）によってＯＮ，ＯＦＦが切り替わる複数のスイッチ２ａと、テスト信号ｔｅｓｔを反転した反転テスト信号ｔｅｓｔＢ（ｔｅｓｔＢ１〜ｔｅｓｔＢｎ）によってＯＮ，ＯＦＦが切り替わる複数のスイッチ２ｂとを備えている。なお、スイッチ２ａ、２ｂはどちらも、「Ｈ」レベルの信号を入力した場合にＯＮとなり、「Ｌ」レベルの信号を入力した場合にＯＦＦとなる。

なお、図１５において、ＤＡＣ回路８およびオペアンプ１が、図１４に示した出力回路ブロック３０に相当し、参照用ＤＡＣ回路８−Ａが図１４に示した参照出力回路ブロック４１に相当し、予備のＤＡＣ回路８−Ｂが、図１４に示した予備出力回路ブロック４０に相当する。また、オペアンプ１、判定回路３、および判定フラグ４が、図１４に示した比較判定回路５０に相当し、オペアンプ１は、出力回路ブロック３０のバッファーと、比較判定回路５０のコンパレータとを兼用している。また、ホールド回路７と予備のＤＡＣ回路８−Ｂとの間に設けられるスイッチ２ａ、ホールド回路７−１〜７−ｎとＤＡＣ回路８−１〜８−ｎとの間に設けられるスイッチ２ｂ、およびＤＡＣ回路８−１〜８−ｎとテスト用データバスとの間に設けられるスイッチ２ａが、図１４に示した切替回路１６１に相当する。また、スイッチＳＷＢが、図１４に示した切替回路１６０に相当する。なお、図１４に示す駆動回路１２０は、出力端子ＯＵＴ１〜ＯＵＴｎを介して、図１４に示す表示パネル８０と接続しており、図１５においては、表示パネル８０の図示を省略している。

テスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢは、図４に示すテスト信号生成回路５１によって生成される。すなわち、本実施形態におけるテスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢの波形は、上記の第１の実施形態におけるテスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢの波形と同一である。なお、本実施形態におけるテスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢを、図７に示すテスト信号生成回路５２によって生成してもよい。

（駆動回路１２０の通常動作）
通常動作時は、図４に示すテスト信号生成回路５１では、シフトレジスタがリセットされているため、テスト信号ｔｅｓｔ１〜ｔｅｓｔｎは、すべて「Ｌ」レベルである。

図１５において、データバスに供給される階調データをサンプリングするために、図示しないポインター用シフトレジスタからサンプリング回路６-１〜６−ｎのゲートに入力されるサンプリング信号ＳＴＲ１〜ＳＴＲｎ（以下、本実施形態において総称する場合は、サンプリング信号ＳＴＲとする）が順次「Ｈ」レベルになる。サンプリング回路６は、ゲートが「Ｈ」レベルの期間にデータを取り込むラッチ回路で構成されており、サンプリング信号が「Ｈ」レベルの期間サンプリング回路６はデータバスのデータを取り込み、ゲート信号が「Ｌ」レベルの場合は、「Ｈ」レベル期間に取り込んだデータを保持する。

サンプリング回路６−１〜６−ｎによるデータ取り込み終了後、ホールド回路７に接続される信号ＬＳ線に「Ｈ」レベルの信号ＬＳが供給される。信号ＬＳは、ホールド回路７のゲートに供給され、ゲートが「Ｈ」レベルの期間、ホールド回路７は、自身に接続されたサンプリング回路６が保持しているデータを取り込む。また、ホールド回路７は、信号ＬＳが「Ｌ」レベルになった後は、取り込んだデータを保持する。

このとき、テスト信号ｔｅｓｔ１〜ｔｅｓｔｎは、すべて「Ｌ」レベルであるので、反転テスト信号ｔｅｓｔＢ１〜ｔｅｓｔＢｎは、すべて「Ｈ」レベルである。これにより、ホールド回路７−１〜７−ｎからの階調データは、それぞれＤＡＣ回路８−１〜８−ｎに入力される。続いて、ＤＡＣ回路８−１〜８−ｎは、ホールド回路７−１〜７−ｎに保持された入力階調データを階調電圧信号に変換し、階調電圧としてオペアンプ１−１〜１−ｎの正極性入力端子に出力する。

ここで、オペアンプ１−１〜１−ｎの出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子への負帰還される。これにより、オペアンプ１−１〜１−ｎは、ボルテージフォロワとして動作する。このように、オペアンプ１−１〜１−ｎは、ＤＡＣ回路８−１〜８−ｎからの階調電圧をバッファし、対応する各出力端子ＯＵＴ１〜ＯＵＴｎに出力する。

（動作確認テスト概要）
動作確認テストが開始されると、テスト信号ｔｅｓｔ１が「Ｈ」レベルとなり、反転テスト信号ｔｅｓｔＢ１が「Ｌ」レベルとなる。このとき、ホールド回路７−１の出力と予備のＤＡＣ回路８−Ｂとの間に設けられているスイッチ２ａがＯＮすることより、ホールド回路７−１が予備のＤＡＣ回路８−Ｂと接続される。その他のホールド回路７−２〜７−ｎとＤＡＣ回路８−２〜８−ｎとの接続は、通常動作時と同じである。

また、出力端子ＯＵＴ１と予備のオペアンプ１−Ｂとの間に設けられているスイッチ２ａがＯＮすることにより、出力端子ＯＵＴ１が予備のオペアンプ１−Ｂと接続される。その他の出力端子ＯＵＴ２〜ｎとオペアンプ１−２〜１−ｎとの接続は、通常動作時と同じである。

上記のように、反転テスト信号ｔｅｓｔＢ１が「Ｌ」レベルとなるので、ＤＡＣ回路８−１とホールド回路７−１との間、およびオペアンプ１−１と出力端子ＯＵＴ１との間に設けられているスイッチ２ｂがＯＦＦとなる。これにより、ＤＡＣ回路８−１とホールド回路７−１との接続、およびオペアンプ１−１と出力端子ＯＵＴ１との接続が、それぞれ切り離され、ＤＡＣ回路８−１およびオペアンプ１−１は、表示パネルの駆動と無関係となる。

以下、オペアンプ１−１およびＤＡＣ回路８−１の動作確認テストの具体的内容は、第１の実施形態における動作確認テスト１〜５と同様である。すなわち、テスト信号ｔｅｓｔ１が「Ｈ」であるため、オペアンプ１−１の入力端子および出力端子に接続されているスイッチ２ａおよびスイッチ２ｂは、それぞれ「ＯＮ」「ＯＦＦ」となる。よって、オペアンプ１−１の負極性入力端子と出力端子との接続が切り離され、オペアンプ１−１の負極性入力端子には参照用ＤＡＣ回路８−Ａが接続される。この接続によりオペアンプ１−１は、ＤＡＣ回路８−１の電圧とＤＡＣ回路８−Ａの電圧とを比較するコンパレータとして動作し、オペアンプ１−１の出力は判定回路３−１に出力される。また、オペアンプ１−２〜１−ｎおよび予備のオペアンプ１−Ｂは、通常動作のバッファーとして機能するため、動作確認テストを行いながら、表示パネルの駆動を行うことが可能である。

ＤＡＣ回路８−１およびオペアンプ１−１の動作確認が終了すると、テスト信号ｔｅｓｔ２が「Ｈ」レベルとなり、反転テスト信号ｔｅｓｔＢ２が「Ｌ」レベルとなる。このとき、ホールド回路７−２の出力と予備のＤＡＣ回路８−Ｂとの間に設けられているスイッチ２ａがＯＮすることより、ホールド回路７−２が予備のＤＡＣ回路８−Ｂと接続される。その他のホールド回路７−１、７−３〜７−ｎとＤＡＣ回路８−１、８−３〜８−ｎとの接続は、通常動作時と同じである。

また、出力端子ＯＵＴ２と予備のオペアンプ１−Ｂとの間に設けられているスイッチ２ａがＯＮすることにより、出力端子ＯＵＴ２が予備のオペアンプ１−Ｂと接続される。その他の出力端子ＯＵＴ１、３〜ｎとオペアンプ１−１、１−３〜１−ｎとの接続は、通常動作時と同じである。

上記のように、テスト信号ｔｅｓｔ２が「Ｈ」レベルの期間、反転テスト信号ｔｅｓｔＢ２が「Ｌ」レベルとなるので、ＤＡＣ回路８−２とホールド回路７−２との間、およびオペアンプ１−２と出力端子ＯＵＴ２との間に設けられているスイッチ２ｂがＯＦＦとなる。これにより、ＤＡＣ回路８−２とホールド回路７−２との接続、およびオペアンプ１−２と出力端子ＯＵＴ２との接続が、それぞれ切り離され、ＤＡＣ回路８−２およびオペアンプ１−２は、表示パネルの駆動と無関係となる。

以下、オペアンプ１−２およびＤＡＣ回路８−２の動作確認テストの具体的内容は、第１の実施形態における動作確認テスト１〜５と同様である。また、オペアンプ１−１、１−３〜１−ｎおよび予備のオペアンプ１−Ｂは、通常動作のバッファーとして機能するため、動作確認テストを行いながら、表示パネルの駆動を行うことが可能である。

同様に、テスト信号ｔｅｓｔ３〜ｔｅｓｔｎが「Ｈ」レベルの期間に、それぞれ接続の変更が行われ、ＤＡＣ回路８−３からＤＡＣ回路８−ｎの動作確認が行われる。ここで、判定フラグ４から出力される信号Ｆｌａｇが全て「Ｌ」レベルであった場合、および、動作確認の途中でいずれかの信号Ｆｌａｇが「Ｈ」レベルになった場合の具体的な処理内容は、第１の実施形態におけるものと同様である。

〔実施形態３〕
本発明の第３の実施形態について、図１６〜図１９を参照して以下に説明する。本実施形態では、第１の実施形態に係る表示装置９０の他の変形例である表示装置２９０について説明する。

（表示装置２９０の構成）
まず、図１６を参照して、本実施形態に係る表示装置２９０の概略構成を説明する。図１６は、表示装置２９０の概略構成を示すブロック図である。表示装置２９０は、表示パネル８０と駆動回路２２０とを備えている。駆動回路２２０は、図２に示す駆動回路２０において、参照出力回路ブロック４１を設けず、切替回路６０および６１を、それぞれ切替回路２６０および２６１に置き換えた構成である。

図２に示す駆動回路２０では、動作確認テスト時に、出力回路ブロック３０の選択された出力回路からの出力信号と、参照出力回路ブロック４１からの参照出力信号とを比較していた。一方、図１６に示す駆動回路２２０では、出力回路ブロック３０の選択された２つの出力回路からのテスト用出力信号を比較することにより、出力回路の不良を検出する構成である。

（駆動回路２２０の構成）
図１７を参照して、本実施形態の駆動回路２２０の構成について説明する。図３に示す駆動回路２０では、動作確認テスト時に、ホールド回路７とＤＡＣ回路８との間の接続を切り替える構成であったが、図１７に示す駆動回路２２０では、サンプリング回路６とホールド回路７との間の接続を切り替える構成である。

図１７に示すように、駆動回路２２０は、階調データ入力端子（図示しない）より、データバスを介して、ｎ個の液晶駆動用信号出力端子ＯＵＴ１〜ＯＵＴｎ（以下、本実施形態において総称する場合は、出力端子ＯＵＴとする）のそれぞれに対応する階調データを入力するｎ個のサンプリング回路６−１〜６−ｎ（以下、本実施形態において総称する場合は、サンプリング回路６とする）と、ｎ個のホールド回路７−１〜７−ｎ、及び２個の予備のホールド回路７−Ｃ、７−Ｄ（以下、本実施形態において総称する場合は、ホールド回路７とする）と、階調データを階調電圧信号に変換するｎ個のＤＡＣ回路８−１〜８−ｎ、および２個の予備のＤＡＣ回路８−Ｃ、８−Ｄ（以下、本実施形態において総称する場合は、ＤＡＣ回路８とする）と、ＤＡＣ回路８からの階調電圧信号に対するバッファ回路の役割を有するｎ個のオペアンプ１−１〜１−ｎおよび予備のオペアンプ１−Ｃ、１−Ｄ（以下、本実施形態において総称する場合は、オペアンプ１とする）と、ｎ個の判定回路３−１〜３−ｎおよび２個の予備の判定回路３−Ｃ、３−Ｄ（以下、本実施形態において総称する場合は、判定回路３とする）と、ｎ個の判定フラグ４−１〜４−ｎおよび２個の予備の判定フラグ４−Ｃ、４−Ｄ（以下、本実施形態において総称する場合は、判定フラグ４とする）と、ｎ個のプルアップ・プルダウン回路５−１〜５−ｎおよび２個の予備のプルアップ・プルダウン回路５―Ｃ、５−Ｄ（以下、本実施形態において総称する場合は、プルアップ・プルダウン回路５とする）とを備えている。

さらに、同図に示すように、駆動回路２２０は、テスト信号ｔｅｓｔ（ｔｅｓｔ０〜ｔｅｓｔ（ｎ／２））によってＯＮ，ＯＦＦが切り替わる複数のスイッチ２ａと、テスト信号ｔｅｓｔを反転した反転テスト信号ｔｅｓｔＢ（ｔｅｓｔＢ０〜ｔｅｓｔＢ（ｎ／２））によってＯＮ、ＯＦＦが切り替わる複数のスイッチ２ｂと、ゲート信号Ｔ１〜Ｔ（ｎ／２−１）によって接続先を変更するｎ個のスイッチＳＷＡ１〜ＳＷＡｎ（以下、本実施形態において総称する場合は、スイッチＳＷＡとする）と、ゲート信号Ｔ１〜Ｔ（ｎ／２）によって接続先を変更するｎ個のスイッチＳＷＢ１〜ＳＷＢｎ（以下、本実施形態において総称する場合は、スイッチＳＷＢとする）とを備えている。スイッチ２ａ、２ｂはどちらも、「Ｈ」レベルの信号を入力した場合にＯＮとなり、「Ｌ」レベルの信号を入力した場合にＯＦＦとなる。

また、スイッチＳＷＡ・ＳＷＢは、それぞれ端子０、端子１、および端子２を備えており、端子０と端子１とを接続する状態、および端子０と端子２とを接続する状態の２つの接続状態をもつスイッチ回路である。具体的には、スイッチＳＷＡｈ（ｈ＝１〜ｎ−２）の端子０は、スイッチ２ｂを介してホールド回路７−（ｈ＋２）に接続され、スイッチＳＷＡｈ（ｈ＝１〜ｎ−２）の端子１および２は、それぞれサンプリング回路６−（ｈ＋２）、およびサンプリング回路６−ｉに接続される。また、スイッチＳＷＡ（ｎ−１）の端子０は、スイッチ２ｂを介して予備のホールド回路７−Ｃに接続され、スイッチＳＷＡ（ｎ−１）の端子１および２は、それぞれデータバス、およびサンプリング回路６−（ｎ−１）に接続される。また、スイッチＳＷＡｎの端子０は、スイッチ２ｂを介して予備のホールド回路７−Ｄに接続され、スイッチＳＷＡｎの端子１および２は、それぞれデータバス、およびサンプリング回路６−ｎに接続される。

一方、スイッチＳＷＢｈ（ｈ＝１〜ｎ−２）の端子０、１および２は、それぞれ出力端子ＯＵＴｈ、オペアンプ１−ｈの出力端子、およびオペアンプ１−（ｈ＋２）の出力端子に接続される。また、スイッチＳＷＢ（ｎ−１）の端子０、１および２は、それぞれ出力端子ＯＵＴ（ｎ−１）、オペアンプ１−（ｎ−１）の出力端子、および予備のオペアンプ１−Ｃの出力端子に接続される。また、スイッチＳＷＢｎの端子０、１および２は、それぞれ出力端子ＯＵＴｎ、オペアンプ１−ｎの出力端子、および予備のオペアンプ１−Ｄの出力端子に接続される。

スイッチＳＷＡ・ＳＷＢの接続状態は、ゲート信号の値に基づいて切り替わる。具体的には、ゲート信号が「Ｈ」のとき端子０と端子２とが接続（導通）され、ゲート信号が「Ｌ」のとき端子０と端子１とが接続（導通）される。ゲート信号Ｔ１〜Ｔｎは、下記の数２に示す論理式で表される。

なお、図１７において、ＤＡＣ回路８およびオペアンプ１が、図１６に示した出力回路ブロック３０に相当し、予備のＤＡＣ回路８−Ｃ、８−Ｄが、図１６に示した予備出力回路ブロック４０に相当する。また、オペアンプ１、判定回路３、および判定フラグ４が、図１４に示した比較判定回路５０に相当し、オペアンプ１は、出力回路ブロック３０のバッファーと、比較判定回路５０のコンパレータとを兼用している。また、ホールド回路７と予備のＤＡＣ回路８−Ｄとの間に設けられるスイッチ２ａ、ホールド回路７に接続されているスイッチ２ａ、２ｂ、およびスイッチＳＷＡが、図１６に示した切替回路２６１に相当する。また、スイッチＳＷＢが、図１６に示した切替回路２６０に相当する。なお、図１６に示す駆動回路２２０は、出力端子ＯＵＴ１〜ＯＵＴｎを介して、図１６に示す表示パネル８０と接続しており、図１７においては、表示パネル８０の図示を省略している。

オペアンプ１は、通常動作時には、出力を負極性入力にフィードバックさせボルテージフォロワのバッファとして機能している。一方、動作確認時には、オペアンプ１がコンパレータとして機能するように接続が変更され、自身に直列に接続されるＤＡＣ回路８からの出力を、自身の正極性入力端子に入力するとともに、当該ＤＡＣ回路８に隣接するＤＡＣ回路８からの出力を、自身の負極性入力端子に入力する。

具体的には、図１７に示すように、オペアンプ１−１は、ＤＡＣ回路８−１からの出力を自身の正極性入力端子に入力するとともに、テスト信号ｔｅｓｔ１により制御されるスイッチ２ａを介して、ＤＡＣ回路８−２からの出力を自身の負極性入力端子に入力する。同様に、オペアンプ１−２は、ＤＡＣ回路８−２からの出力を自身の正極性入力端子に入力するとともに、テスト信号ｔｅｓｔ１により制御されるスイッチ２ａを介して、ＤＡＣ回路８−１からの出力を自身の負極性入力端子に入力する。

（駆動回路２２０の通常動作）
図１８は、テスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢを生成するためのテスト信号生成回路５３を示す図である。テスト信号生成回路５３は、図４に示すテスト信号生成回路５１において、シフトレジスタ３０１およびＮＯＲゲートＮＯＲ１を、それぞれシフトレジスタ３０２およびＮＯＲゲートＮＯＲ２に置き換えた構成である。

シフトレジスタ３０２は、（ｎ／２）＋１個のＤ型フリップフロップＤＦＦ０〜ＤＦＦ（ｎ／２）で構成されている。また、ＮＯＲゲートＮＯＲ２は、（ｎ／２）個の入力端子を有しており、各入力端子には、図１７に示す判定フラグ４−１〜４−ｎから出力される信号Ｆｌａｇ１〜Ｆｌａｇ（ｎ／２）（以下、本実施形態において総称する場合は、信号Ｆｌａｇとする）が入力される。後述するように、信号Ｆｌａｇは、オペアンプ１の動作異常が検出されたときのみ「Ｈ」レベルとなるので、通常動作時は、信号Ｆｌａｇ＿ＨＢは「Ｈ」レベルである。

駆動回路２０の通常動作時では、リセット信号ＲＥＳＥＴは「Ｈ」レベルで保持され、シフトレジスタ３０２はリセット状態となる。これにより、テスト信号ｔｅｓｔ１〜ｔｅｓｔ（ｎ／２）は「Ｌ」レベルになり、反転テスト信号ｔｅｓｔＢ１〜ｔｅｓｔＢ（ｎ／２）は「Ｈ」レベルになる。このとき、数２より、ゲート信号Ｔ１〜Ｔ（ｎ／２）は、すべて「Ｌ」レベルになる。

図１７において、データバスに供給される階調データをサンプリングするために、図示しないポインター用シフトレジスタからサンプリング回路６-１〜６−ｎのゲートに入力されるサンプリング信号ＳＴＲ１〜ＳＴＲｎ（以下、本実施形態において総称する場合は、サンプリング信号ＳＴＲとする）が順次「Ｈ」レベルになる。サンプリング回路６は、ゲートが「Ｈ」レベルの期間にデータを取り込むラッチ回路で構成されており、サンプリング信号ＳＴＲが「Ｈ」レベルの期間サンプリング回路はデータバスの階調データを取り込み、サンプリング信号ＳＴＲが「Ｌ」レベルの場合は、「Ｈ」レベル期間に取り込んだ階調データを保持する。

上記のように、ゲート信号Ｔ１〜Ｔ（ｎ／２）は、すべて「Ｌ」レベルであるため、スイッチＳＷＡでは、端子０と端子１とが接続される。したがって、サンプリング回路６−１〜６−ｎは、それぞれホールド回路７−１〜７−ｎに接続される。

サンプリング回路６−１〜６−ｎによるデータ取り込み終了後、ホールド回路７−１〜７−ｎにスイッチ２ｂを介して接続される信号ＬＳ線に「Ｈ」レベルの信号ＬＳが供給される。このとき、反転テスト信号ｔｅｓｔＢは、すべて「Ｈ」レベルであるので、信号ＬＳは、ホールド回路７−１〜７−ｎのゲートに供給され、ゲートが「Ｈ」レベルの期間、ホールド回路７−１〜７−ｎは、自身に接続されたサンプリング回路６−１〜６−ｎが保持している階調データを取り込む。また、ホールド回路７−１〜７−ｎは、信号ＬＳが「Ｌ」レベルになった後は、取り込んだ階調データを保持する。

駆動回路２２０では、階調データを取り込でいる間も表示を行う必要がある。このため、上記のようにホールド回路７は、取り込んだ階調データを保持し、保持したデータによって表示用駆動信号を出力する。また、ホールド回路７は、表示用駆動信号を出力している間に、データバスからデータの取り込みを行うようにしている。

これにより、ＤＡＣ回路８−１〜８−ｎは、それぞれホールド回路７−１〜７−ｎに保持された階調データを階調電圧信号に変換し、階調電圧としてオペアンプ１−１〜１−ｎの正極性入力端子に出力する。ここでオペアンプ１−１〜１−ｎの出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ１−１〜１−ｎは、ボルテージフォロワとして動作する。よって、オペアンプ１−１〜１−ｎは、ＤＡＣ回路８−１〜８−ｎからの階調電圧をバッファし、対応する各出力端子ＯＵＴ１〜ＯＵＴｎに出力する。

（動作確認テスト概要）
図１９は、駆動回路２２０における動作確認テスト時のリセット信号ＲＥＳＥＴ、信号ＴＥＳＴＳＰ、信号ＴＥＳＴＣＫおよびテスト信号ｔｅｓｔ１〜ｔｅｓｔ（ｎ／２）の波形を示す図である。動作確認テストは、信号ＴＥＳＴＳＰを「Ｈ」レベルとすることにより開始される。信号ＴＥＳＴＣＫの立ち上がりにより、信号ＴＥＳＴＳＰが「Ｈ」レベルであることが、フリップフロップＤＦＦ０に認識される。これにより、シフトレジスタ３０２の各フリップフロップＤＦＦ０〜ＤＦＦ（ｎ／２）は、信号ＴＥＳＴＣＫの立ち上がりに同期したパルス信号を、テスト信号ｔｅｓｔ０〜ｔｅｓｔ（ｎ／２）および反転テスト信号ｔｅｓｔＢ０〜ｔｅｓｔＢ（ｎ／２）として順次出力する。

このとき、図１７において、テスト信号ｔｅｓｔ０が「Ｈ」レベルのとき（すなわち、反転テスト信号ｔｅｓｔＢ０が「Ｌ」レベルのとき）、数２から、ゲート信号Ｔ１〜Ｔｎは全て「Ｌ」レベルとなり、スイッチＳＷＡ１〜ＳＷＡｎおよびスイッチＳＷＢ１〜ＳＷＢｎでは、端子０と端子１とが接続状態となる。すなわち、テスト信号ｔｅｓｔ０が「Ｈ」レベルの期間は、予備出力回路の動作確認テスト期間である。

このとき、予備のホールド回路７−Ａ、７−Ｂの入力端子は、テスト用データバスに接続される。これにより、予備のホールド回路７−Ｃのゲートには、動作確認テスト用のサンプリング信号である信号ＴＳＴＲ１が入力され、予備のホールド回路７−Ｄのゲートには、動作確認テスト用のサンプリング信号である信号ＴＳＴＲ２が入力される。これらの信号ＴＳＴＲ１、ＴＳＴＲ２は、図１６に示すテスト用階調データに相当する。

ここで、テスト用データバスに階調データをセットし、信号ＴＳＴＲ１を「Ｈ」レベルにすることにより予備のホールド回路７−Ａに階調データを保持させる。続いて、テスト用データバスに異なる階調データをセットし、信号ＴＳＴＲ２を「Ｈ」レベルにすることにより、予備のホールド回路７−Ｂに異なる階調データを保持させることができる。予備のホールド回路７−Ａおよび７−Ｂに互いに異なる階調データが保持されたことにより、予備のＤＡＣ回路８−Ｃからのテスト用出力信号と予備のＤＡＣ回路８−Ｂからのテスト用出力信号とは、異なる電圧となる。

これにより、予備のオペアンプ１−Ｃの正極性入力端子には、予備のＤＡＣ回路８−Ｃからのテスト用出力信号が入力され、予備のオペアンプ１−Ｃの負極性入力端子には、予備のＤＡＣ回路８−Ｄからのテスト用出力信号が入力される。予備のオペアンプ１−Ｃはコンパレータの動作を行い、正極性入力端子への入力が負極性入力端子への入力電圧値より大きければ、出力を「Ｈ」に、逆であれば出力を「Ｌ」にする。予備のＤＡＣ回路８−ＣおよびＤＡＣ回路８−Ｂに入力する階調データにより、予備のオペアンプ１−Ｃの出力電圧が「Ｈ」レベルであるか「Ｌ」レベルであるかは、予め期待値として設定できる。

したがって、この期待値と予備のオペアンプ１−Ｃの出力とを、予備の判定回路３−Ｃによって判定し、期待値と異なれば予備の判定フラグ４−Ｃへ「Ｈ」レベルの信号を入力する。予備のオペアンプ１−Ｄおよび予備の判定回路３−Ｄにおいても、予備のオペアンプ１−Ｄからの出力と期待値との比較が行われ、予備の判定回路３−Ｄは、予備の判定フラグ４−Ｄに判定結果を入力する。ここで、予備の判定回路３−Ｃからの判定結果と予備の判定回路３−Ｄからの判定結果の論理和が、信号Ｆｌａｇ０となるので、予備のオペアンプ１−Ｄおよび予備の判定回路３−Ｄのいずれかでの判定結果が「Ｈ」レベルとなれば、信号Ｆｌａｇ０は「Ｈ」レベルとなる。

以上のように、予備の出力回路の動作確認が行われる。動作確認の具体的内容については、ＤＡＣ回路に階調データを与えるか、ホールド回路に階調データを与えるかの違いはあるが、第１の実施形態における動作確認テストと略同様である。

続いて、テスト信号ｔｅｓｔ１を「Ｈ」レベルとし、反転テスト信号ｔｅｓｔＢ１を「Ｌ」レベルとしたとき、数２より、ゲート信号Ｔ１〜Ｔ（ｎ／２）がすべて「Ｈ」レベルとなる。これにより、サンプリング回路６−１がホールド回路７−３と接続され、サンプリング回路６−２がホールド回路７−４と接続され、他のサンプリング回路６とホールド回路７との接続も順次先送りされる。すなわち、サンプリング回路６−ｈ（ｈ＝１〜ｎ−２）がホールド回路７−（ｈ＋２）と接続され、サンプリング回路６−（ｎ−１）が予備のホールド回路７−Ｃに接続され、最後列のサンプリング回路６−ｎが予備のホールド回路７−Ｄに接続される。

また、出力端子ＯＵＴ１はオペアンプ１−３と接続され、出力端子ＯＵＴ２はオペアンプ１−４と接続され、他の出力端子ＯＵＴとオペアンプ１との接続も順次先送りされる。すなわち、出力端子ＯＵＴｈ（ｈ＝１〜ｎ−２）がオペアンプ１−（ｈ＋２）と接続され、出力端子ＯＵＴ（ｎ−１）が予備のオペアンプ１−Ａと接続され、最後列の出力端子ＯＵＴｎが予備のオペアンプ１−Ｂと接続される。

上記のように、スイッチＳＷＡ・ＳＷＢの接続状態が変更されたことにより、サンプリング回路６−１とホールド回路７−１との接続、およびサンプリング回路６−２とホールド回路７−２との接続が切り離され、オペアンプ１−１と出力端子ＯＵＴ１との接続およびオペアンプ１−２と出力端子ＯＵＴ２との接続が切り離される。これにより、ホールド回路７−１、ＤＡＣ回路８−１、出力端子ＯＵＴ１、ホールド回路７−２、ＤＡＣ回路８−２、および出力端子ＯＵＴ２は、表示パネルの駆動と無関係となる。

テスト信号ｔｅｓｔ１が「Ｈ」レベルであるため、オペアンプ１−１、１−２の入力端子および出力端子に接続されているスイッチ２ａおよびスイッチ２ｂは、それぞれ「ＯＮ」「ＯＦＦ」となる。オペアンプ１−１の負極性入力端子と出力端子との接続が切り離され、オペアンプ１−１の負極性入力端子には、ＤＡＣ回路８−２が接続される。この接続によりオペアンプ１−１は、ＤＡＣ回路８−１からのテスト用出力信号とＤＡＣ回路８−２からのテスト用出力信号とを比較するコンパレータとして動作し、オペアンプ１−１の出力は判定回路３−１に接続される。

同様に、オペアンプ１−２の負極性入力端子には、ＤＡＣ回路８−１が接続される。これにより、オペアンプ１−２は、ＤＡＣ回路８−２からのテスト用出力信号とＤＡＣ回路８−１からのテスト用出力信号とを比較するコンパレータとして動作し、オペアンプ１−２の出力は判定回路３−２に接続される。また、オペアンプ１−１、１−２の正極性入力端子には、それぞれＤＡＣ回路８−１、８−２の他に、プルアップ・プルダウン回路５−１、５−２が接続される。

ホールド回路７−１、７−２への入力は、サンプリング回路６−１、６−２からテスト用データバスに切り替えられる。これにより、ホールド回路７−１のゲートには信号ＴＳＴＲ１が入力され、ホールド回路７−２のゲートには信号ＴＳＴＲ２が入力される。

ここで、テスト用データバスに階調データをセットし、信号ＴＳＴＲ１を「Ｈ」レベルにすることによりホールド回路７−１に階調データを保持させる。続いて、テスト用データバスに異なる階調データをセットし、信号ＴＳＴＲ２を「Ｈ」レベルにすることにより、ホールド回路７−２に異なる階調データを保持させることができる。ホールド回路７−１および７−２に異なる階調データが保持されたことにより、ＤＡＣ回路８−１およびＤＡＣ回路８−２の階調電圧信号は差を持った電圧となる。ＤＡＣ回路８−１からのテスト用出力信号とＤＡＣ回路８−２からのテスト用出力信号とは、異なる電圧となる。

これにより、オペアンプ１−１の正極性入力端子には、ＤＡＣ回路８−１からのテスト用出力信号が入力され、オペアンプ１−１の負極性入力端子には、ＤＡＣ回路８−２からのテスト用出力信号が入力される。オペアンプ１−１はコンパレータの動作を行い、正極性入力端子への入力が負極性入力端子への入力電圧値より大きければ、出力を「Ｈ」に、逆であれば出力を「Ｌ」にする。ＤＡＣ回路８−１およびＤＡＣ回路８−２に入力する階調データにより、オペアンプ１−１の出力電圧が「Ｈ」レベルであるか「Ｌ」レベルであるかは、予め期待値として設定できる。

したがって、この期待値とオペアンプ１−１の出力とを、判定回路３−１によって判定し、期待値と異なれば判定フラグ４−１へ「Ｈ」レベルの信号を入力する。オペアンプ１−２および判定回路３−２においても、オペアンプ１−２からの出力と期待値との比較が行われ、判定回路３−２は、判定フラグ４−２に判定結果を入力する。ここで、判定回路３−１からの判定結果と判定回路３−２からの判定結果の論理和が、信号Ｆｌａｇ１となるので、オペアンプ１−２および判定回路３−２のいずれかでの判定結果が「Ｈ」レベルとなれば、信号Ｆｌａｇ１は「Ｈ」レベルとなる。

以上のように、１列目および２段目の出力回路の動作確認が行われる。テスト信号ｔｅｓｔ１「Ｈ」レベルの期間は、スイッチＳＷＡ・ＳＷＢの接続状態の切り替えにより、サンプリング回路６−１〜６−ｎと、ホールド回路７−３〜７−ｎ・予備のホールド回路７−Ｃ、７−Ｄと、ＤＡＣ回路８−３〜８−ｎ・予備のＤＡＣ回路８−Ｃ、８−Ｄと、オペアンプ１−３〜１−ｎ・予備のオペアンプ１−Ｃ、１−Ｄと、出力端子ＯＵＴ１〜ＯＵＴｎとが、それぞれ接続される。このとき、オペアンプ１−３〜１−ｎおよび予備のオペアンプ１−Ｃ、１−Ｄは、ＤＡＣ回路８−３〜８−ｎおよび予備のＤＡＣ回路８−Ｃ、８−Ｄからの階調電圧をそれぞれ増幅するバッファーとして機能する。このため、表示パネル８０の駆動を行いながら、ホールド回路７−１、７−２、ＤＡＣ回路８−１、８−２およびオペアンプ１−１、１−２の動作確認を行う事が可能となる。

なお、本実施形態では、接続状態の切り替えのタイミングが重要となる。（駆動回路２２０の通常動作）で説明したように、駆動回路２２０は表示パネル８０を常時駆動しており、データサンプリング中もホールド回路７に保持されたデータにより、表示用駆動信号を出力している。駆動回路２２０では、ホールド回路７とＤＡＣ回路８との接続が切り替えられることはなく、ホールド回路７のデータは信号ＬＳでのみ変更可能である。テスト信号ｔｅｓｔにより接続状態の切り替えを行ったときに、ＤＡＣ回路８と出力端子ＯＵＴとの接続の切り替えは行われるが、ホールド回路７の階調データは切り替わらないため、表示不良が発生する。この表示不良を防ぐためには、テスト信号ｔｅｓｔにより接続状態の切り替えを行う際には、信号ＬＳを入力して、ホールド回路７にサンプリング回路６のデータを再入力する必要がある。

具体的な手段としては、図１８に示すＡＮＤゲートＡＮＤ１に入力される信号ＴＥＳＴＣＫを、信号ＬＳと同期した信号にすることが考えられる。これにより、シフトレジスタ３０２は信号ＬＳが「Ｈ」レベルになる毎に、テスト信号ｔｅｓｔ０〜ｔｅｓｔ（ｎ／２）が順次「Ｈ」レベルとなるため、テスト信号ｔｅｓｔによる接続状態の切り替えは、信号ＬＳと同期して行われる。

なお、論理的に同時に変化する信号でも、実際の回路では、負荷容量の違いにより、完全に同時に変化することは無い。しかしながら、信号ＬＳの「Ｈ」レベル期間にホールド回路７は階調データを取り込むので、信号ＬＳが「Ｈ」レベルの期間に、テスト信号ｔｅｓｔによる接続状態の切り替えとホールド回路７の階調データの取り込みとが完了するように回路設計を行えばよい。

次に、テスト信号ｔｅｓｔ２が「Ｈ」レベルとなり、反転テスト信号ｔｅｓｔＢ２が「Ｌ」レベルとなったとき、数２から、ゲート信号Ｔ１は「Ｌ」レベルとなり、ゲート信号Ｔ２〜Ｔ（ｎ／２）は「Ｈ」レベルとなる。ゲート信号Ｔ１が「Ｌ」レベルであるため、サンプリング回路６−１とホールド回路７−１との接続、およびサンプリング回路６−２とホールド回路７−２との接続は、通常動作時と同じである。

一方、ゲート信号Ｔ２〜Ｔ（ｎ／２）が「Ｈ」レベルであるため、サンプリング回路６−３がホールド回路７−５と接続され、サンプリング回路６−４がホールド回路７−６と接続され、他のサンプリング回路６とホールド回路７との接続も順次先送りされる。すなわち、サンプリング回路６−ｆ（ｆ＝３〜ｎ−２）がホールド回路７−（ｆ＋２）と接続され、サンプリング回路６−（ｎ−１）が予備のホールド回路７−Ｃに接続され、最後列のサンプリング回路６−ｎが予備のホールド回路７−Ｄに接続される。

また、出力端子ＯＵＴ１とオペアンプ１−１との接続、および出力端子ＯＵＴ２とオペアンプ１−２との接続は、通常動作時と同じである。一方、出力端子ＯＵＴ３はオペアンプ１−５と接続され、出力端子ＯＵＴ４はオペアンプ１−６と接続され、他の出力端子ＯＵＴとオペアンプ１との接続も順次先送りされる。すなわち、出力端子ＯＵＴｆ（ｆ＝３〜ｎ−２）がオペアンプ１−（ｆ＋２）と接続され、出力端子ＯＵＴ（ｎ−１）が予備のオペアンプ１−Ａと接続され、最後列の出力端子ＯＵＴｎが予備のオペアンプ１−Ｂと接続される。

上記のように、スイッチＳＷＡ・ＳＷＢの接続状態が変更されたことにより、サンプリング回路６−３とホールド回路７−３との接続、およびサンプリング回路６−４とホールド回路７−４との接続が切り離され、オペアンプ１−３と出力端子ＯＵＴ３との接続およびオペアンプ１−４と出力端子ＯＵＴ４との接続が切り離される。これにより、ホールド回路７−３、ＤＡＣ回路８−３、出力端子ＯＵＴ３、ホールド回路７−４、ＤＡＣ回路８−４、および出力端子ＯＵＴ４は、表示パネル８０の駆動と無関係となる。

テスト信号ｔｅｓｔ２が「Ｈ」レベルであるため、オペアンプ１−３、１−４の入力端子および出力端子に接続されているスイッチ２ａおよびスイッチ２ｂは、それぞれ「ＯＮ」「ＯＦＦ」となる。オペアンプ１−３の負極性入力端子と出力端子との接続が切り離され、オペアンプ１−３の負極性入力端子には、ＤＡＣ回路８−４が接続される。この接続によりオペアンプ１−３は、ＤＡＣ回路８−３からのテスト用出力信号とＤＡＣ回路８−４からのテスト用出力信号とを比較するコンパレータとして動作し、オペアンプ１−３の出力は判定回路３−３に接続される。

同様に、オペアンプ１−４の負極性入力端子には、ＤＡＣ回路８−３が接続される。これにより、オペアンプ１−４は、ＤＡＣ回路８−４からのテスト用出力信号とＤＡＣ回路８−３からのテスト用出力信号とを比較するコンパレータとして動作し、オペアンプ１−４の出力は判定回路３−４に接続される。また、オペアンプ１−３、１−４の正極性入力端子には、それぞれＤＡＣ回路８−３、８−４の他に、プルアップ・プルダウン回路５−３、５−４が接続される。

ホールド回路７−３、７−４への入力は、サンプリング回路６−３、６−４からテスト用データバスに切り替えられる。これにより、ホールド回路７−３のゲートには信号ＴＳＴＲ１が入力され、ホールド回路７−４のゲートには信号ＴＳＴＲ２が入力される。

ここで、テスト用データバスに階調データをセットし、信号ＴＳＴＲ１を「Ｈ」レベルにすることによりホールド回路７−３に階調データを保持させる。続いて、テスト用データバスに異なる階調データをセットし、信号ＴＳＴＲ２を「Ｈ」レベルにすることにより、ホールド回路７−４に異なる階調データを保持させることができる。ホールド回路７−３および７−４に異なる階調データが保持されたことにより、ＤＡＣ回路８−３およびＤＡＣ回路８−４の階調電圧信号は差を持った電圧となる。ＤＡＣ回路８−３からのテスト用出力信号とＤＡＣ回路８−４からのテスト用出力信号とは、異なる電圧となる。

これにより、オペアンプ１−３の正極性入力端子には、ＤＡＣ回路８−３からのテスト用出力信号が入力され、オペアンプ１−３の負極性入力端子には、ＤＡＣ回路８−４からのテスト用出力信号が入力される。オペアンプ１−３はコンパレータの動作を行い、正極性入力端子への入力が負極性入力端子への入力電圧値より大きければ、出力を「Ｈ」に、逆であれば出力を「Ｌ」にする。ＤＡＣ回路８−３およびＤＡＣ回路８−４に入力する階調データにより、オペアンプ１−３の出力電圧が「Ｈ」レベルであるか「Ｌ」レベルであるかは、予め期待値として設定できる。

したがって、この期待値とオペアンプ１−３の出力とを、判定回路３−３によって判定し、期待値と異なれば判定フラグ４−３へ「Ｈ」レベルの信号を入力する。オペアンプ１−４および判定回路３−４においても、オペアンプ１−４からの出力と期待値との比較が行われ、判定回路３−４は、判定フラグ４−４に判定結果を入力する。ここで、判定回路３−３からの判定結果と判定回路３−４からの判定結果の論理和が、信号Ｆｌａｇ２となるので、オペアンプ１−４および判定回路３−４のいずれかでの判定結果が「Ｈ」レベルとなれば、信号Ｆｌａｇ２は「Ｈ」レベルとなる。このとき、図１８に示すテスト信号生成回路５３における信号波形は以下のようになる。

図２０は、リセット信号ＲＥＳＥＴ、信号ＴＥＳＴＳＰ、信号ＴＥＳＴＣＫ、テスト信号ｔｅｓｔ１〜ｔｅｓｔｎおよび信号Ｆｌａｇ２の波形を示す図である。テスト信号ｔｅｓｔ２が「Ｈ」レベルとなった後、信号Ｆｌａｇ２が「Ｈ」レベルとなったとき、図１８に示すＮＯＲゲートＮＯＲ１の出力信号ＦｌａｇＨＢが「Ｌ」レベルになる。このため、図２０に示すように、シフトレジスタ３０２を動作させるクロックＴＣＫは「Ｌ」となり、そのまま保持される。よって、テスト信号ｔｅｓｔ２は「Ｈ」レベル、反転テスト信号ｔｅｓｔＢ２は「Ｌ」の状態のまま保持される。これにより、信号Ｆｌａｇ２が「Ｈ」レベルとなった時点の接続状態のまま、表示パネルの駆動が継続される。すなわち、ホールド回路７−３、７−４以外のホールド回路７、ＤＡＣ回路８−３、８−４以外のＤＡＣ回路８およびオペアンプ１−３、１−４以外のオペアンプ１によって通常の表示駆動が行われる。したがって、動作不良とされた３段目および４段目の出力回路は使用されなくなり、その他の出力回路によって表示パネルの駆動が行われる事になる。

すなわち、テスト信号ｔｅｓｔ２「Ｈ」レベルの期間は、スイッチＳＷＡ・ＳＷＢの接続状態の切り替えにより、サンプリング回路６−１〜６−ｎと、ホールド回路７−１、７−２、７−５〜７−ｎ・予備のホールド回路７−Ｃ、７−Ｄと、ＤＡＣ回路８−１、８−２、８−５〜８−ｎ・予備のＤＡＣ回路８−Ｃ、８−Ｄと、オペアンプ１−１、１−２、１−５〜１−ｎ・予備のオペアンプ１−Ｃ、１−Ｄと、出力端子ＯＵＴ１〜ＯＵＴｎとが、それぞれ接続される。このとき、オペアンプ１−１、１−２、１−５〜１−ｎおよび予備のオペアンプ１−Ｃ、１−Ｄは、ＤＡＣ回路８−３〜８−ｎおよび予備のＤＡＣ回路８−Ｃ、８−Ｄからの階調電圧をそれぞれ増幅するバッファーとして機能する。このため、通常動作用のデータバスから入力された階調データを階調電圧に変換して出力端子ＯＵＴから出力し表示パネル８０の駆動を行いながら、ホールド回路７−３、７−４およびＤＡＣ回路８−３、８−４の動作確認を行う事が可能となる。

以上のように、３段目および４段目の出力回路の動作確認および自己修復が行われる。テスト信号ｔｅｓｔ３〜ｔｅｓｔ（ｎ／２）のそれぞれが「Ｈ」レベルの期間においても、同様に接続状態の切り替えが行われ、全ての出力回路の動作確認が終了する。判定フラグ４から出力される信号Ｆｌａｇが全て「Ｌ」レベルであった場合や、動作確認の途中でいずれかの信号Ｆｌａｇが「Ｈ」レベルになった場合については、回路構成は多少異なるが、処理内容は第１の実施形態における動作確認テストと略同様である。

〔実施形態４〕
本発明の第４の実施形態について、図２１および図２２を参照して以下に説明する。本実施形態では、第１の実施形態に係る表示装置９０のさらに他の変形例である表示装置３９０について説明する。

（表示装置３９０の構成）
まず、図２１を参照して、本実施形態の表示装置３９０の概略構成を説明する。図２１は、表示装置３９０の概略構成を示すブロック図である。表示装置３９０は、表示パネル８０と駆動回路３２０とを備えている。駆動回路３２０は、図１６に示す駆動回路２２０において、切替回路２６０および２６１を、それぞれ切替回路３６０および３６１に置き換えた構成である。

第３の実施形態に係る駆動回路２２０では、動作確認対象となる出力回路に通常動作時に入力される階調データを当該出力回路の隣の出力回路に入力し、当該隣の出力回路に通常動作時に入力される階調データをさらに隣の出力回路に入力して、階調データの出力回路への入力を順次繰り越し、最後列の出力回路に通常動作時に入力される階調データを予備の出力回路に入力する構成であった。一方、本実施形態に係る駆動回路３２０では、動作確認対象となる出力回路に通常動作時に入力される階調データを、動作確認時に予備の出力回路に入力することにより、動作確認対象となる出力回路を表示パネルの駆動から切り離す構成である。

（駆動回路３２０の構成）
図２２を参照して、本実施形態の駆動回路３２０の構成について説明する。図２２は、駆動回路３２０の概略構成を示すブロック図である。

同図に示すように、駆動回路３２０は、階調データ入力端子（図示しない）より、データバスを介して、ｎ個の液晶駆動用信号出力端子ＯＵＴ１〜ＯＵＴｎ（以下、本実施形態において総称する場合は、出力端子ＯＵＴとする）のそれぞれに対応する階調データを入力するｎ個のサンプリング回路６−１〜６−ｎ（以下、本実施形態において総称する場合は、サンプリング回路６とする）と、ｎ個のホールド回路７−１〜７−ｎ、及び２個の予備のホールド回路７−Ｃ、７−Ｄ（以下、本実施形態において総称する場合は、ホールド回路７とする）と、階調データを階調電圧信号に変換するｎ個のＤＡＣ回路８−１〜８−ｎ、および２個の予備のＤＡＣ回路８−Ｃ、８−Ｄ（以下、本実施形態において総称する場合は、ＤＡＣ回路８とする）と、ＤＡＣ回路８からの階調電圧信号に対するバッファ回路の役割を有するｎ個のオペアンプ１−１〜１−ｎおよび予備のオペアンプ１−Ｃ、１−Ｄ（以下、本実施形態において総称する場合は、オペアンプ１とする）と、ｎ個の判定回路３−１〜３−ｎおよび２個の予備の判定回路３−Ｃ、３−Ｄ（以下、本実施形態において総称する場合は、判定回路３とする）と、ｎ個の判定フラグ４−１〜４−ｎおよび２個の予備の判定フラグ４−Ｃ、４−Ｄ（以下、本実施形態において総称する場合は、判定フラグ４とする）と、ｎ個のプルアップ・プルダウン回路５−１〜５−ｎおよび２個の予備のプルアップ・プルダウン回路５―Ｃ、５−Ｄ（以下、本実施形態において総称する場合は、プルアップ・プルダウン回路５とする）とを備えている。

さらに同図に示すように、駆動回路３２０は、テスト信号ｔｅｓｔ（ｔｅｓｔ０〜ｔｅｓｔ（ｎ／２））によってＯＮ，ＯＦＦが切り替わる複数のスイッチ２ａと、テスト信号ｔｅｓｔを反転した反転テスト信号ｔｅｓｔＢ（ｔｅｓｔＢ０〜ｔｅｓｔＢ（ｎ／２））によってＯＮ、ＯＦＦが切り替わる複数のスイッチ２ｂとを備えている。スイッチ２ａ、２ｂはどちらも、「Ｈ」レベルの信号を入力した場合にＯＮとなり、「Ｌ」レベルの信号を入力した場合にＯＦＦとなる。なお、本実施形態においても、テスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢは、第３の実施形態と同様、図１８に示すテスト信号生成回路５３から出力される。

（駆動回路３２０の通常動作）
通常動作時は、第３の実施形態における通常動作と同様、テスト信号ｔｅｓｔ０〜ｔｅｓｔ（ｎ／２）は、すべて「Ｌ」レベルであり、反転テスト信号ｔｅｓｔＢ０〜ｔｅｓｔＢ（ｎ／２）はすべて「Ｈ」レベルである。したがって、サンプリング回路６−１〜６−ｎは、それぞれホールド回路７−１〜７−ｎに接続され、予備のホールド回路７−Ｃ、７−Ｄは、どのサンプリング回路６とも接続されない。

図２２において、データバスに供給される階調データをサンプリングするために、図示しないポインター用シフトレジスタからサンプリング回路６-１〜６−ｎのゲートに入力されるサンプリング信号ＳＴＲ１〜ＳＴＲｎ（以下、本実施形態において総称する場合は、サンプリング信号ＳＴＲとする）が順次「Ｈ」レベルになる。サンプリング回路６は、ゲートが「Ｈ」レベルの期間にデータを取り込むラッチ回路で構成されており、サンプリング信号が「Ｈ」レベルの期間サンプリング回路６はデータバスのデータを取り込み、ゲート信号が「Ｌ」レベルの場合は、「Ｈ」レベル期間に取り込んだデータを保持する。

サンプリング回路６−１〜６−ｎによるデータ取り込み終了後、ホールド回路７−１〜７−ｎにスイッチ２ｂを介して接続される信号ＬＳ線に「Ｈ」レベルの信号ＬＳが供給される。このとき、反転テスト信号ｔｅｓｔＢは、すべて「Ｈ」レベルであるので、信号ＬＳは、ホールド回路７−１〜７−ｎのゲートに供給され、ゲートが「Ｈ」レベルの期間、ホールド回路７−１〜７−ｎは、自身に接続されたサンプリング回路６−１〜６−ｎが保持している階調データを取り込む。また、ホールド回路７−１〜７−ｎは、信号ＬＳが「Ｌ」レベルになった後は、取り込んだ階調データを保持する。

これにより、ＤＡＣ回路８−１〜８−ｎは、それぞれホールド回路７−１〜７−ｎに保持された階調データを階調電圧信号に変換し、階調電圧としてオペアンプ１−１〜１−ｎの正極性入力端子に出力する。ここでオペアンプ１−１〜１−ｎの出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ１−１〜１−ｎは、ボルテージフォロワとして動作する。よって、オペアンプ１−１〜１−ｎは、ＤＡＣ回路８−１〜８−ｎからの階調電圧をバッファし、対応する各出力端子ＯＵＴ１〜ＯＵＴｎに出力する。

（動作確認テスト概要）
動作確認テストは、図１８に示すテスト信号生成回路５３において、信号ＴＥＳＴＳＰを「Ｈ」レベルとすることにより開始される。これにより、図１９に示すように、テスト信号ｔｅｓｔ０〜ｔｅｓｔ（ｎ／２）が順次「Ｈ」レベルとなる。

テスト信号ｔｅｓｔ０が「Ｈ」レベルとなったとき、反転テスト信号ｔｅｓｔＢ０が「Ｌ」レベルとなる。したがって、予備の出力回路では、予備のホールド回路７−Ｃ、７−Ｄの入力端子が、ともにテスト用データバスと接続される。一方、他の出力回路では、ホールド回路７−１〜７−ｎは、それぞれサンプリング回路６−１〜６−ｎと接続される。したがって、表示パネル８０を駆動する出力回路は、通常動作時と同一である。すなわち、第３の実施形態と同様、テスト信号ｔｅｓｔ０が「Ｈ」レベルの期間は、予備の出力回路の動作確認テスト期間であり、予備の出力回路の動作確認の具体的内容は、第３の実施形態におけるものと同様である。

続いて、テスト信号ｔｅｓｔ１を「Ｈ」レベルとし、反転テスト信号ｔｅｓｔＢ１を「Ｌ」レベルとしたとき、サンプリング回路６−１は予備のホールド回路７−Ｃと接続され、サンプリング回路６−２は予備のホールド回路７−Ｄと接続される。一方、出力端子ＯＵＴ１は予備のオペアンプ１−Ｃと接続され、出力回路ＯＵＴ２は予備のオペアンプ１−Ｄと接続される。

ここで、本実施形態では、テスト信号ｔｅｓｔ１が「Ｈ」レベルとなっても、他の出力回路における接続状態は、変更されない。すなわち、テスト信号ｔｅｓｔ１が「Ｈ」レベルの期間においても、サンプリング回路６−３〜６−ｎとホールド回路７−３〜７−ｎとの接続、および出力端子ＯＵＴ３〜ＯＵＴｎとオペアンプ１−３〜１−ｎとの接続状態は、テスト信号ｔｅｓｔ０が「Ｈ」レベルの期間における接続状態と同一である。

上記のようにスイッチ２ａ，２ｂの接続状態が変更されたことにより、サンプリング回路６−１とホールド回路７−１との接続、およびサンプリング回路６−２とホールド回路７−２との接続が切り離され、オペアンプ１−１と出力端子ＯＵＴ１との接続およびオペアンプ１−２と出力端子ＯＵＴ２との接続が切り離される。これにより、ホールド回路７−１、ＤＡＣ回路８−１、出力端子ＯＵＴ１、ホールド回路７−２、ＤＡＣ回路８−２、および出力端子ＯＵＴ２は、表示パネルの駆動と無関係となり、１列目および２段目の出力回路の動作確認が行われる。なお、当該動作確認の具体的内容は、第３の実施形態におけるものと同様である。

このとき、サンプリング回路６−３〜６−ｎと、ホールド回路７−３〜７−ｎ・予備のホールド回路７−Ｃ、７−Ｄと、ＤＡＣ回路８−３〜８−ｎ・予備のＤＡＣ回路８−Ｃ、８−Ｄと、オペアンプ１−３〜１−ｎ・予備のオペアンプ１−Ｃ、１−Ｄと、出力端子ＯＵＴ１〜ＯＵＴｎとが、それぞれ接続される。また、このとき、オペアンプ１−３〜１−ｎおよび予備のオペアンプ１−Ｃ、１−Ｄは、ＤＡＣ回路８−３〜８−ｎおよび予備のＤＡＣ回路８−Ｃ、８−Ｄからの階調電圧をそれぞれ増幅するバッファーとして機能する。このため、表示パネル８０の駆動を行いながら、ホールド回路７−１、７−２、ＤＡＣ回路８−１、８−２およびオペアンプ１−１、１−２の動作確認を行う事が可能となる。

なお、図２２に示す駆動回路３２０においても、図１７に示す駆動回路２２０と同様、階調データ入力の切替はサンプリング回路６とホールド回路７との間で行っている。このため、第３の実施形態で説明したように、テスト信号ｔｅｓｔと信号ＬＳは、互いに同期した信号である必要がある。

次に、テスト信号ｔｅｓｔ２を「Ｈ」レベルとし、反転テスト信号ｔｅｓｔＢ２を「Ｌ」レベルとしたとき、サンプリング回路６−３は予備のホールド回路７−Ｃに接続され、サンプリング回路６−４は予備のホールド回路７−Ｄと接続される。また、出力端子ＯＵＴ３は予備のオペアンプ１−Ｃと接続され、出力端子ＯＵＴ４は予備のオペアンプ１−Ｄと接続される。

このように、スイッチ２ａ、２ｂの接続状態が変更されたことにより、ホールド回路７−３、７−４とサンプリング回路６−３、６−４との接続が切り離され、出力端子ＯＵＴ３、ＯＵＴ４とオペアンプ１−３、１−４との接続が切り離される。したがって、ホールド回路７−３、７−４、ＤＡＣ回路８−３、８−４およびオペアンプ１−３、１−４は、表示パネル８０の駆動とは無関係になる。

これにより、３段目および４段目の出力回路の動作確認および自己修復が第３の実施形態におけるものと同様に行われる。テスト信号ｔｅｓｔ３〜ｔｅｓｔ（ｎ／２）のそれぞれが「Ｈ」レベルの期間においても、同様に接続状態の切り替えが行われ、全ての出力回路の動作確認が終了する。判定フラグ４から出力される信号Ｆｌａｇが全て「Ｌ」レベルであった場合や、動作確認の途中でいずれかの信号Ｆｌａｇが「Ｈ」レベルになった場合については、回路構成は多少異なるが、処理内容は第１の実施形態における動作確認テストと略同様である。

〔実施形態５〕
本発明の第５の実施形態について、図２３〜図２７を参照して以下に説明する。本実施形態では、第１の実施形態に係る表示装置９０のさらに他の変形例である表示装置４９０について説明する。

（表示装置１９０の構成）
図２３を参照して、本実施形態に係る表示装置４９０の概略構成を説明する。図２３は、表示装置４９０の概略構成を示すブロック図である。表示装置４９０は、表示パネル８０と駆動回路４２０とを備えている。駆動回路４２０は、図２に示す駆動回路２０において、切替回路６１を切替回路４６１に置き換えた構成である。

上記の第１〜第４の実施形態に係る駆動回路２０、１２０、２２０、３２０では、動作確認テスト時のテスト用階調データや参照用階調データは、テスト用の専用バスを介して出力回路ブロックに供給していた。一方、本実施形態に係る駆動回路４２０は、テスト用階調データおよび参照用階調データを、通常動作時に階調データを供給するためのデータバスを介して出力回路ブロックに供給する構成である。

（駆動回路４２０の構成）
図２４を参照して、本実施形態に係る駆動回路４２０の構成について説明する。図２４は、駆動回路４２０の概略構成を示すブロック図である。

同図に示すように、駆動回路４２０は、階調データ入力端子（図示しない）より、データバスを介して、ｎ個の液晶駆動用信号出力端子ＯＵＴ１〜ＯＵＴｎ（以下、本実施形態において総称する場合は、出力端子ＯＵＴとする）のそれぞれに対応する階調データを入力するｎ個のサンプリング回路６−１〜６−ｎ（以下、本実施形態において総称する場合は、サンプリング回路６とする）、参照用サンプリング回路６−Ａおよび予備のサンプリング回路６−Ｂと、ｎ個のホールド回路７−１〜７−ｎ（以下、本実施形態において総称する場合は、ホールド回路７とする）、参照用ホールド回路７−Ａおよび予備のホールド回路７−Ｂと、階調データを階調電圧信号に変換するｎ個のＤＡＣ回路８−１〜８−ｎ（以下、本実施形態において総称する場合は、ＤＡＣ回路８とする）、参照用ＤＡＣ回路８−Ａおよび予備のＤＡＣ回路８−Ｂと、ＤＡＣ回路８からの階調電圧信号に対するバッファー回路の役割を有するｎ個のオペアンプ１−１〜１−ｎおよび予備のオペアンプ１−Ｂ（以下、本実施形態において総称する場合は、オペアンプ１とする）と、ｎ個の判定回路３−１〜３−ｎ（以下、本実施形態において総称する場合は、判定回路３とする）と、ｎ個の判定フラグ４−１〜４−ｎ（以下、本実施形態において総称する場合は、判定フラグ４とする）と、ｎ個のプルアップ・プルダウン回路５−１〜５−ｎ（以下、本実施形態において総称する場合は、プルアップ・プルダウン回路５とする）とを備えている。

さらに、同図に示すように、駆動回路４２０は、テスト信号ｔｅｓｔ（ｔｅｓｔ１〜ｔｅｓｔｎ）もしくはテスト信号ｔｅｓｔＡ（ｔｅｓｔＡ１〜ｔｅｓｔＡｎ）によってＯＮ、ＯＦＦが切り替わる複数のスイッチ２ａと、テスト信号ｔｅｓｔを反転した反転テスト信号ｔｅｓｔＢ（ｔｅｓｔＢ１〜ｔｅｓｔＢｎ）によってＯＮ、ＯＦＦが切り替わる複数のスイッチ２ｂと、ゲート信号ＴＡ１〜ＴＡｎによって接続先を変更するｎ個のスイッチＳＷＡ１〜ＳＷＡｎ（以下、本実施形態において総称する場合は、スイッチＳＷＡとする）と、ゲート信号ＴＢ１〜ＴＢｎによって接続先を変更するｎ個のスイッチＳＷＢ１〜ＳＷＢｎ（以下、本実施形態において総称する場合は、スイッチＳＷＢとする）とを備えている。

スイッチ２ａ、２ｂはどちらも、「Ｈ」レベルの信号を入力した場合にＯＮとなり、「Ｌ」レベルの信号を入力した場合にＯＦＦとなる。

また、スイッチＳＷＡ・ＳＷＢは、それぞれ端子０、端子１、および端子２を備えており、端子０と端子１とを接続する状態、および端子０と端子２とを接続する状態の２つの接続状態をもつスイッチ回路である。具体的には、スイッチＳＷＡｋ（ｋ＝１〜ｎ）の端子０は、それぞれサンプリング信号ＳＴＲ１〜ＳＴＲｎが供給されるデータバスに接続され、スイッチＳＷＡｋの端子１は、サンプリング回路６−ｋに接続される。また、スイッチＳＷＡｉ（ｉ＝１〜ｎ−１）の端子２は、それぞれサンプリング回路６−（ｉ＋１）に接続され、スイッチＳＷＡｎの端子２は、予備のサンプリング回路６−Ｂに接続される。一方、スイッチＳＷＢｋ（ｋ＝１〜ｎ）の端子０および１は、それぞれ出力端子ＯＵＴｋおよびオペアンプ１−ｋの出力端子に接続される。また、スイッチＳＷＢｉ（ｉ＝１〜ｎ−１）の端子２は、オペアンプ１−（ｉ＋１）の出力端子に接続され、スイッチＳＷＢｎの端子２は、予備のオペアンプ１−Ｂの出力端子に接続される。

また、スイッチＳＷＡ１〜ＳＷＡｎの端子１とサンプリング回路６−１〜６−ｎとの間の各接続点には、スイッチ２ａを介して動作確認テスト用のサンプリング信号である信号ＴＳＴＲ２が供給されるデータバスに接続される。

スイッチＳＷＡ・ＳＷＢの接続状態は、ゲート信号の値に基づいて切り替わる。具体的には、ゲート信号が「Ｈ」のとき端子０と端子２とが接続（導通）され、ゲート信号が「Ｌ」のとき端子０と端子１とが接続（導通）される。ゲート信号ＴＡ１〜ＴＡｎは、下記の数３に示す論理式で表され、ゲート信号ＴＢ１〜ＴＢｎは、下記の数４に示す論理式で表される。

（通常動作時における階調データのサンプリング）
図２５は、駆動回路４２０における動作確認テスト時の、サンプリング信号ＳＴＲ１〜ＳＴＲ３、サンプルリング回路６−１〜６−３からの出力、信号ＬＳ、ホールド回路７−１〜７−３からの出力、および出力端子ＯＵＴからの出力の波形を示す図である。サンプリング信号ＳＴＲ１〜ＳＴＲ３は、図示しないポインター用シフトレジスタにより作成されるパルス信号であり、それぞれサンプルリング回路６−１〜６−３のゲートに入力されて、サンプルリング回路６−１〜６−３の動作を制御する。図２５では、サンプリング信号は、サンプリング信号ＳＴＲ３までしか示されていないが、駆動回路４２０では、サンプリング信号ＳＴＲ１〜ＳＴＲｎがそれぞれサンプリング回路６−１〜６−ｎのゲートに入力される。なお、参照用サンプリング回路６−Ａのゲートには、動作確認テスト用のサンプリング信号である信号ＴＳＴＲ１が入力される。

サンプリング信号ＳＴＲ１が「Ｈ」レベルの期間、サンプリング回路６−１がデータバスからの階調データＡをサンプリングしてホールド回路７−１に出力する。サンプリング信号ＳＴＲ１が「Ｌ」レベルになった後は、サンプリング回路６−１は、サンプリング信号ＳＴＲ１が「Ｌ」レベルになる直前の階調データ（図２５では階調データＡ）を保持する。同様に、サンプリング信号ＳＴＲ２はサンプリング回路６−２に保持される階調データを決定し、サンプリング信号ＳＴＲ３はサンプリング回路６−３に保持される階調データを決定する。

サンプリング回路６−１〜６−ｎによるデータバスからのデータ保持が終了すると、信号ＬＳを「Ｈ」レベルにする。信号ＬＳはホールド回路７のゲートに入力され、ホールド回路７の動作を制御する。信号ＬＳが「Ｈ」レベルの間、ホールド回路７は各々に接続されるサンプリング回路６からの階調データを取り込んで保持する。ホールド回路７は、信号ＬＳが「Ｌ」レベルになった後も、取り込んだ階調データを保持するので、出力端子ＯＵＴからは、ホールド回路７が保持する階調データに基づいた階調電圧を出力し続ける事ができる。なお、上記の動作から分かるように、ＬＳが「Ｈ」の期間以外は、データバスには表示用データが供給されるのが通常である。

（動作確認時における階調データのサンプリング）
動作確認テストでは、データバスに、通常表示用の階調データの他、参照用階調データとテスト用階調データとを供給する。通常表示用の階調データ、参照用階調データおよびテスト用階調データを供給するタイミングについて、図２６および図２７に基づいて説明する。

図２６は、信号ＬＳ、信号ＴＣＬＫ１、ＴＣＬＫ２、ゲート信号ＴＡ１〜ＴＡ３、ＴＢ１〜ＴＢ３、テスト信号ｔｅｓｔ１〜ｔｅｓｔ３およびテスト信号ｔｅｓｔＡ１〜ｔｅｓｔＡ３の波形を示す図である。

同図に示す信号ＴＣＬＫ１、ＴＣＬＫ２は、信号ＬＳを所定回数カウントする毎に「Ｈ」レベルとなる信号である。テスト信号ｔｅｓｔ１〜ｔｅｓｔｎは、信号ＴＣＬＫ２の立ち上がり毎に順次「Ｈ」レベルとなる。このようなｔｅｓｔ１〜ｔｅｓｔｎは、図４に示すシフトレジスタ３０１と同様の回路によって生成することができる。

ここで、サンプリング回路６−１、ホールド回路７−１、ＤＡＣ回路８−１およびオペアンプ１−１の不具合検出について、図２７に基づいて説明する。

図２７は、図２６に示す信号ＴＣＬＫ１、ＴＣＬＫ２が交互に「Ｈ」レベルとなる期間前後における、信号ＬＳ、信号ＴＣＬＫ１、ＴＣＬＫ２、ゲート信号ＴＡ１、テスト信号ｔｅｓｔＡ１、ゲート信号ＴＢ１、テスト信号ｔｅｓｔ１、信号ＴＳＴＲ１、ＴＳＴＲ２の波形を示す図である。信号ＬＳが最初に立ち上がるタイミングＴｉｍ１までは、これらの信号はすべて「Ｌ」レベルであり、データバスには通常駆動用の階調データが供給される。

（タイミングＴｉｍ１）
信号ＬＳが最初に立ち上がるタイミングＴｉｍ１では、図２４に示す駆動回路４２０は、以下の（１）〜（４）のように動作する。
（１）信号ＬＳが「Ｈ」レベルとなり、サンプリング回路６に保持された階調データがホールド回路７に転送される。
（２）テスト信号ｔｅｓｔＡ１が「Ｈ」レベルとなり、数３より、ゲート信号ＴＡ１〜ＴＡｎが「Ｌ」レベルから「Ｈ」レベルに切り替わる。これにより、スイッチＳＷＡ１〜ＳＷＡｎでは、端子０と端子２とが接続され、サンプリング信号ＳＴＲｉ（ｉ＝１〜ｎ−１）はサンプリング回路６−（ｉ＋１）に入力され、サンプリング信号ＳＴＲｎは、予備のサンプリング回路６−Ｂに入力される。
（３）データバスには通常駆動用の階調データに代わり、自己検出に使用する参照用階調データが供給される。
（４）参照用サンプリング回路６−Ａのゲートに入力される信号ＴＳＴＲ１を「Ｈ」レベルにすることにより、参照用サンプリング回路６−Ａがデータバスから参照用階調データを取り込む。参照用ホールド回路７−Ａに入力される信号ＬＳは「Ｈ」レベルであるので、同時に参照用階調データは参照用サンプリング回路６−Ａからホールド回路７−Ａに入力され、ホールド回路７−Ａは参照用階調データを保持する。

（タイミングＴｉｍ２）
続いて、信号ＬＳが立ち下がるタイミングＴｉｍ２では、ホールド回路７とＤＡＣ回路８との接続は変更されないので、ホールド回路７−１に保持されている階調データは、ＤＡＣ回路８−１によって階調電圧に変換されて、出力端子ＯＵＴ１から出力される。つまり、出力端子ＯＵＴ１から出力される階調電圧は、タイミングＴｉｍ１より前におけるサンプリング回路６−１と出力端子ＯＵＴ１との接続関係を保持した状態で出力端子ＯＵＴ１から出力される階調電圧と同一である。同様に出力端子ＯＵＴ２〜ＯＵＴｎからの階調電圧は、タイミングＴｉｍ１より前におけるサンプリング回路６−２〜６−ｎと出力端子ＯＵＴ２〜ｎとの接続関係を保持した状態で出力端子ＯＵＴ２〜ｎから出力される階調電圧とそれぞれ同一である。

（タイミングＴｉｍ３）
次に信号ＬＳが立ち上がるタイミングＴｉｍ３において、駆動回路４２０は、以下の（１）〜（６）のように動作する。
（１）信号ＬＳが「Ｈ」レベルとなり、サンプリング回路６に保持された階調データがホールド回路７に転送される。
（２）テスト信号ｔｅｓｔ１が「Ｈ」レベルとなり、数４より、ゲート信号ＴＢ１〜ＴＢｎが「Ｌ」レベルから「Ｈ」レベルに切り替わる。これにより、スイッチＳＷＢ１〜ＳＷＢｎでは、端子０と端子２とが接続され、出力端子ＯＵＴｉ（ｉ＝１〜ｎ−１）はオペアンプ１−（ｉ＋１）に入力され、出力端子ＯＵＴｎは、予備のオペアンプ１−Ｂに入力される。これにより、サンプリング回路６−１、ホールド回路７−１、ＤＡＣ回路８−１およびオペアンプ１−１は、表示パネル８０の駆動とは無関係になる。
（３）データバスには通常駆動用の階調データに代わり、自己検出に使用するテスト用階調データが供給される。
（４）信号ＴＳＴＲ２が「Ｈ」レベルとなり、テスト信号ｔｅｓｔＡ１が「Ｈ」レベルであることから、信号ＴＳＴＲ２がサンプリング回路６−１のゲートに入力される。これにより、サンプリング回路６−１は、データバスからテスト用階調データを取り込む。また、ホールド回路７−１に入力される信号ＬＳは「Ｈ」レベルであるので、同時にテスト用階調データはサンプリング回路６−１からホールド回路７−１に入力され、ホールド回路７−１はテスト用階調データを保持する。
（５）テスト信号ｔｅｓｔ１が「Ｈ」レベルであり、反転テスト信号ｔｅｓｔＢ１が「Ｌ」レベルであるので、オペアンプ１−１はコンパレータとして機能する。ここで、これにより、ＤＡＣ回路８−１からはテスト用出力信号がオペアンプ１−１の正極性入力端子に入力され、参照用ＤＡＣ回路８−Ａからは参照出力信号がオペアンプ１−１の負極性入力端子に入力される。
（６）オペアンプ１−１からの出力は、判定回路３−１に入力され、判定回路３−１では、自身が記憶した期待値と、オペアンプ１−１からの出力とを比較する。当該期待値は、参照用階調データおよびテスト用階調データに基づき設定できる。これにより、１列目の出力回路の不具合を検出する。

タイミングＴｉｍ３から次に信号ＬＳが立ち下がるタイミングＴｉｍ４までの間、サンプリング回路６−１、ホールド回路７−１、ＤＡＣ回路８−１およびオペアンプ１−１は、表示パネル８０の駆動とは無関係であるので、表示パネル８０の駆動を行いながら、１列目の出力回路の機能動作の確認を行う事が可能となる。

（タイミングＴｉｍ４）
データバスにはテスト用階調データに代わり、通常駆動用の階調データが供給される。なお、駆動回路４２０は、タイミングＴｉｍ３における接続状態で、表示パネルへ階調電圧の出力を継続する。

（タイミングＴｉｍ５）
さらに次に信号ＬＳが立ち上がるタイミングＴｉｍ５では、通常駆動用の階調データに代わり、データバスに参照用階調データが供給される。また、参照用サンプリング回路６−Ａのゲートに入力される信号ＴＳＴＲ１が再び「Ｈ」レベルとなり、サンプリング回路６−Ａ、ホールド回路７−Ａに参照用階調データが保持される。

（タイミングＴｉｍ６）
タイミングＴｉｍ５の次に信号ＬＳが立ち下がるタイミングＴｉｍ６では、データバスには参照用階調データに代わり、通常駆動用の階調データが供給される。駆動回路４２０は、タイミングＴｉｍ３における接続状態で、表示パネルへ階調電圧の出力を継続する。

（タイミングＴｉｍ７）
タイミングＴｉｍ６の次に信号ＬＳが立ち上がるタイミングＴｉｍ７では、データバスには通常駆動用の階調データに代わり、テスト用階調データが供給される。同時に、信号ＴＳＴＲ２を「Ｈ」レベルにして、サンプリング回路６−１およびホールド回路７−１にテスト用階調データを保持させる。これにより、タイミングＴｉｍ３と同様に、参照用ホールド回路７−Ａには、参照用階調データが保持され、ホールド回路７−１には、テスト用階調データが保持されている状態となる。オペアンプ１−１はコンパレータとして機能し、タイミングＴｉｍ３と同様に、１列目の出力回路の不具合の検出を行う。

ここで、タイミングＴｉｍ５、Ｔｉｍ７でデータバスに供給される参照用階調データおよびテスト用階調データを、タイミングＴｉｍ１、Ｔｉｍ３でデータバスに供給される参照用階調データおよびテスト用階調データとそれぞれ異ならせることにより、１列目の出力回路の不具合の検出を異なる参照用階調データおよびテスト用階調データによって、複数回行うことができる。参照用階調データおよびテスト用階調データを変更可能な回数は、信号ＴＣＬＫ１、ＴＣＬＫ２の周期に含まれる信号ＬＳの回数によって決定される。したがって、信号ＴＣＬＫ１、ＴＣＬＫ２および信号ＬＳを生成する回路を適宜変更して、上記回数を決定すればよい。

図２６に示すように、信号ＴＣＬＫ１の２回目の立ち上がりでテスト信号ｔｅｓｔＡ２が立ち上がるので、サンプリング信号ＳＴＲを供給するデータバスとサンプリング回路６との接続が変更され、動作確認対象となる出力回路が変更される。このように、動作確認対象となる出力回路を順次変更し、参照用出力回路と比較を行う事により、全ての出力回路の不具合の検出を行うことができる。

なお、図２４に示す駆動回路４２０では、参照用ＤＡＣ回路８−Ａに接続される参照用サンプリング回路６−Ａは、他のサンプリング回路６と共通のデータバスに接続されているが、サンプリング回路６−Ａが接続される専用データバスを、上記共通のデータバスとは別に設けることも可能である。

これに対し、動作確認対象となるサンプリング回路６−１〜６−ｎ、ホールド回路７−１〜７−ｎおよびＤＡＣ回路８−１〜８−ｎについては、データバスを専用に設けた場合、チップでの占有面積が多くなり、共通化したほうが、チップ面積で有利である。

しかしながら、サンプリング回路６−Ａが接続される専用データバスを、共通のデータバスとは別に設けた場合、駆動回路４２０が搭載されるチップの占有面積が大きくなるので、サンプリング回路６−Ａが接続されるデータバスと、サンプリング回路６−１〜６−ｎが接続されるデータバスとを共通化したほうが、チップの占有面積を小さくすることができる。ただし、ＤＡＣ回路８−Ａは、表示パネル８０の駆動には使用されず、また、ＤＡＣ回路８−Ａは、駆動回路４２０に１個だけ設けられるので、サンプリング回路６−Ａが接続されるデータバスを専用に設けても、チップの占有面積はあまり大きくならない。したがって、サンプリング回路６−Ａが接続されるデータバスとサンプリング回路６−１〜６−ｎが接続されるデータバスとを、必ずしも共通化する必要はない。

また、サンプリング回路６−Ａが接続されるデータバスを専用に設けることにより、図２７に示すタイミングＴｉｍ５における参照用階調データの供給が不要となる。よって、タイミングＴｉｍ５で、タイミングＴｉｍ３において供給されたテスト用階調データとは異なるテスト用階調データを供給することにより、出力回路の不具合検出を複数回行うことができるので、動作確認テストの時間短縮が可能となる。

〔実施形態の総括〕
上記の実施形態１および２では、通常の出力回路、予備の出力回路、および参照用出力回路を設け、各出力回路の比較と表示パネルの駆動とを同時に行い、表示パネルを駆動する出力回路の切り替えは、ＤＡＣ回路とホールド回路との接続、およびオペアンプと出力端子との接続を切り替えることで行っている。また、実施形態３および４では、通常の出力回路および予備の出力回路を設け、各出力回路の比較と表示パネルの駆動とを同時に行い、表示パネルを駆動する出力回路の切り替えは、サンプリング回路とホールド回路との接続、およびオペアンプと出力端子との接続を切り替えることで行っている。また、実施形態５では、通常の出力回路、予備の出力回路、および参照用出力回路を設け、各出力回路の比較と表示パネルの駆動とを同時に行い、表示パネルを駆動する出力回路の切り替えは、データバスとサンプリング回路との接続、およびを切り替え、およびオペアンプと出力端子との接続を切り替えることで行っている。

ただし、表示パネルを駆動する出力回路の切り替えは、上記実施形態１〜５に限定されない。例えば、通常の出力回路、予備の出力回路、および参照用出力回路を設け、各出力回路の比較と表示パネルの駆動とを同時に行い、表示パネルを駆動する出力回路の切り替えは、サンプリング回路とホールド回路との接続、およびオペアンプと出力端子の接続を切り替えることで行ってもよい。また、通常の出力回路および予備の出力回路を設け、各出力回路の比較と表示パネルの駆動とを同時に行い、表示パネルを駆動する出力回路の切り替えは、ホールド回路とサンプリング回路と接続、およびオペアンプと出力端子との接続を切り替えることで行ってもよい。このように、表示パネルを駆動する出力回路を切り替える方法は、各出力回路の比較と表示パネルの駆動とを同時に行うことができる範囲で適宜変更できる。

また、実施形態１、２および５では、通常の出力回路から１個を選択して、選択される出力回路と参照用出力回路とを比較する構成であったが、選択される出力回路の数は、２〜ｎ個であってもよい。また、実施形態３および４では、通常の出力回路から２個を選択して、選択される出力回路同士を比較する構成であったが、選択される出力回路の数は、４〜ｎ個の偶数であってもよい。いずれの場合も、予備の出力回路を、選択される出力回路の数と同数以上設け、出力端子への接続を、選択される出力回路から予備の出力回路に切り替えることにより、表示不良を生じさせることなく、動作確認を行うことができる。

なお、実施形態１、２および５において、選択される出力回路の数が２個以上の場合、参照用出力回路は、２個以上であってもよいし、１個だけであってもよい。選択される出力回路の数が２個以上で、参照用出力回路が１個だけの場合、選択された出力回路を１個づつ切り替えて、参照用出力回路と比較してもよいし、参照用出力回路を複数の比較手段に接続して、同時に比較を行ってもよい。

また、上記の各実施形態では、各出力回路が階調電圧を出力する構成であったが、これに限らず、液晶表示装置がＳＴＮ方式の場合は、各出力回路が階調電圧以外の映像信号を出力する構成であってもよい。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、出力回路の欠陥の検出および自己修復の具体的な手段を備え、より容易に出力回路の不具合に対処可能な表示駆動用集積回路を備えた表示装置を提供するものであり、特に、通常の表示パネルの駆動を行いながら、表示不良を生じさせずに自己検出および自己修復を行うことができる液晶表示装置に好適である。また、本発明は、液晶表示装置だけでなく、他の表示装置にも適用可能である。

本発明の実施の一形態に係る、液晶テレビジョンの構成を示すブロックを示す。 本発明の第１の実施形態に係る表示装置の概略構成を示すブロック図である。 本発明の第１の実施形態に係る駆動回路の構成を示す説明図である。 テスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢを生成するためのテスト信号生成回路を示す回路図である。 図３に示す駆動回路における動作確認テスト時の、リセット信号ＲＥＳＥＴ、信号ＴＥＳＴＳＰ、信号ＴＥＳＴＣＫおよびテスト信号ｔｅｓｔ１〜ｔｅｓｔｎの波形を示す図である。 図３に示す駆動回路における動作確認テスト時の、リセット信号ＲＥＳＥＴ、信号ＴＥＳＴＳＰ、信号ＴＥＳＴＣＫ、テスト信号ｔｅｓｔ１〜ｔｅｓｔｎおよび信号Ｆｌａｇ２の波形を示す図である。 テスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢを生成するための他のテスト信号生成回路を示す回路図である。 本発明の第１の実施形態に係る、動作確認テストの１つ目の手順を示すフローチャート図である。 本発明の第１の実施形態に係る、動作確認テストの２つ目の手順を示すフローチャート図である。 本発明の第１の実施形態に係る、動作確認テストの３つ目の手順を示すフローチャート図である。 本発明の第１の実施形態に係る、動作確認テストの４つ目の手順を示すフローチャート図である。 本発明の第１の実施形態に係る、動作確認テストの５つ目の手順を示すフローチャート図である。 本発明の第１の実施形態に係る、自己修復手順を示すフローチャート図である。 本発明の第２の実施形態に係る表示装置の概略構成を示すブロック図である。 本発明の第２の実施形態に係る駆動回路の構成を示す説明図である。 本発明の第３の実施形態に係る表示装置の概略構成を示すブロック図である。 本発明の第３の実施形態に係る駆動回路の構成を示す説明図である。 テスト信号ｔｅｓｔおよび反転テスト信号ｔｅｓｔＢを生成するためのさらに他のテスト信号生成回路を示す回路図である。 図１７に示す駆動回路における動作確認テスト時の、リセット信号ＲＥＳＥＴ、信号ＴＥＳＴＳＰ、信号ＴＥＳＴＣＫおよびテスト信号ｔｅｓｔ１〜ｔｅｓｔ（ｎ／２）の波形を示す図である。 図１７に示す駆動回路における動作確認テスト時の、リセット信号ＲＥＳＥＴ、信号ＴＥＳＴＳＰ、信号ＴＥＳＴＣＫ、テスト信号ｔｅｓｔ１〜ｔｅｓｔｎおよび信号Ｆｌａｇ２の波形を示す図である。 本発明の第４の実施形態に係る表示装置の概略構成を示すブロック図である。 本発明の第４の実施形態に係る駆動回路の構成を示す説明図である。 本発明の第５の実施形態に係る表示装置の概略構成を示すブロック図である。 本発明の第５の実施形態に係る駆動回路の構成を示す説明図である。 図２４に示す駆動回路における動作確認テスト時の、サンプリング信号ＳＴＲ１〜ＳＴＲ３、サンプルリング回路６−１〜６−３からの出力、信号ＬＳ、ホールド回路７−１〜７−３からの出力、および出力端子ＯＵＴからの出力の波形を示す図である。 図２４に示す駆動回路における動作確認テスト時の、信号ＬＳ、信号ＴＣＬＫ１、ＴＣＬＫ２、ゲート信号ＴＡ１〜ＴＡ３、ＴＢ１〜ＴＢ３、テスト信号ｔｅｓｔ１〜ｔｅｓｔ３およびテスト信号ｔｅｓｔＡ１〜ｔｅｓｔＡ３の波形を示す図である。 図２６に示す信号ＴＣＬＫ１、ＴＣＬＫ２が交互に「Ｈ」レベルとなる期間前後における、信号ＬＳ、信号ＴＣＬＫ１、ＴＣＬＫ２、ゲート信号ＴＡ１、テスト信号ｔｅｓｔＡ１、ゲート信号ＴＢ１、テスト信号ｔｅｓｔ１、信号ＴＳＴＲ１、ＴＳＴＲ２の波形を示す図である。

１−１〜１−ｎ、１−Ａ〜１−Ｄ オペアンプ
３−１〜３−ｎ、３−Ｃ、３−Ｄ 判定回路（判定手段）
６−１〜６−ｎ、６−Ａ、６−Ｂ サンプリング回路
７−１〜７−ｎ、７−Ａ〜７−Ｄ ホールド回路
８−１〜８−ｎ、８−Ａ〜８−Ｄ ＤＡＣ回路（デジタルアナログコンバータ）
１０ ソースドライバ（駆動回路）
２０、１２０、２２０、３２０、４２０ 駆動回路
３０ 出力回路ブロック（第１の出力回路）
４０ 予備出力回路ブロック（第２の出力回路）
４１ 参照出力回路ブロック（第３の出力回路）
５０ 比較判定回路（比較手段、判定手段、自己検出・自己修復手段）
６０、１６０、２６０、３６０ 切替回路（切替手段、自己検出・自己修復手段）
６１、１６１、２６１、３６１、４６１ 切替回路（制御手段、自己検出・自己修復手 段）
８０ 表示パネル
９０，１９０、２９０、３９０、４９０ 表示装置
ＳＷＡ１〜ＳＷＡｎ スイッチ（制御回路）
ＳＷＢ１〜ＳＷＢｎ スイッチ（切替回路）
ＴＤＡＴＡ テスト用データバス（データバス）

Claims (17)

1. 表示装置に映像信号を出力するｎ個（ｎは２以上の自然数）の出力端子と、自身の不良を検出し修復する手段を有する駆動回路であって、
   入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｎ個の第１の出力回路と、
   入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｐ個以上（ｐは１以上ｎ以下の自然数）の第２の出力回路と、
   上記出力端子に接続されず、入力データを映像信号に変換する第３の出力回路と、
   上記第１の出力回路からｐ個の出力回路を選択し、上記出力端子との接続を切り離すとともに、上記第２の出力回路からｐ個の出力回路を上記出力端子に接続する切替手段と、
   選択された第１の出力回路からの映像信号と、上記第３の出力回路からの映像信号とを比較する比較手段と、
   当該比較手段の比較結果に基づき、上記選択された第１の出力回路が不良か否かを判定する判定手段とを備え、
   上記映像信号が階調電圧であり、上記第１〜第３の出力回路は、上記入力データを上記階調電圧に変換するデジタルアナログコンバータを備え、
   上記比較手段は、上記選択された第１の出力回路に備えられるデジタルアナログコンバータからの階調電圧と、上記第３の出力回路に備えられるデジタルアナログコンバータからの階調電圧とを比較し、
   上記第１の出力回路は、上記デジタルアナログコンバータの出力バッファーとしてオペアンプを備え、
   上記オペアンプは、当該オペアンプを備える第１の出力回路が上記切替手段によって選択されて上記出力端子と接続されていないときに、コンパレータとして動作し、
   上記比較手段は、上記コンパレータとして動作するオペアンプであることを特徴とする駆動回路。
2. 上記切替手段は、
   ｑ番目からｑ＋ｐ−１番目（ｑ＋ｐ−１はｎ以下の自然数）の上記第１の出力回路が選択された場合、ｒ番目（ｒはｑ未満の自然数）の上記出力端子にｒ番目の上記第１の出力回路を接続すると共に、ｓ番目（ｓはｑ以上ｎ−ｐ以下の自然数）の上記出力端子に、ｓ＋ｐ番目の上記第１の出力回路を接続し、ｔ番目（ｔはｎ−ｐより大きくｎ以下の自然数）の上記出力端子に、上記第２の出力回路を接続することを特徴とする請求項１に記載の駆動回路。
3. 上記切替手段は、上記選択された第１の出力回路が接続を切り離した出力端子と上記第２の出力回路とを接続することを特徴とする請求項１に記載の駆動回路。
4. 上記入力データが供給されるデータバスを介して、上記第１〜第３の出力回路に上記入力データを入力する制御手段を備え、
   上記制御手段は、上記選択された第１の出力回路に入力される入力データと、上記第３の出力回路に入力される入力データとが異なる値の入力データとなるように制御することを特徴とする請求項１〜３のいずれか１項に記載の駆動回路。
5. 上記データバスは、第１〜第３のデータバスから構成され、
   上記制御手段は、
   上記第１のデータバスを介して、上記選択された第１の出力回路を除く第１の出力回路と上記第２の出力回路とに上記入力データを入力し、
   上記第２のデータバスを介して、上記選択された第１の出力回路に上記入力データを入力し、
   上記第３のデータバスを介して、上記第３の出力回路に上記入力データを入力することを特徴とする請求項４に記載の駆動回路。
6. 上記制御手段は、１つのデータバスを介して上記第１〜第３の出力回路に上記入力データを入力することを特徴とする請求項４に記載の駆動回路。
7. 上記第３の出力回路は、上記コンパレータとして動作するオペアンプに接続されることを特徴とする請求項１〜６のいずれか１項に記載の駆動回路。
8. 上記オペアンプは、当該オペアンプを備える第１の出力回路が上記出力端子と接続されているときに、ボルテージフォロワとして動作することを特徴とする請求項７に記載の駆動回路。
9. 上記判定手段は、上記選択された第１の出力回路および上記第３の出力回路にそれぞれ入力される入力データに対応する、上記比較手段からの比較結果を期待値として記憶しており、
   上記比較結果と上記期待値とが異なる場合に、上記選択された第１の出力回路を不良であると判定することを特徴とする請求項１〜８のいずれか１項に記載の駆動回路。
10. 表示装置に映像信号を出力するｎ個（ｎは２以上の自然数）の出力端子と、自身の不良を検出し修復する手段を有する駆動回路であって、
    入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｎ個の第１の出力回路と、
    入力データを映像信号に変換するとともに、上記出力端子に切り離し可能に接続された、ｕ個以上（ｕは２以上ｎ以下の偶数）の第２の出力回路と、
    上記第１の出力回路からｕ個の出力回路を選択し、上記出力端子との接続を切り離すとともに、上記第２の出力回路からｕ個の出力回路を上記出力端子に接続する切替手段と、
    選択された第１の出力回路のうち任意の２つを第１の選択出力回路および第２の選択出力回路として、上記第１の選択出力回路からの映像信号と、上記第２の選択出力回路の映像信号とを比較する比較手段と、
    当該比較手段の比較結果に基づき、上記選択された第１の出力回路が不良か否かを判定する判定手段とを備え、
    上記映像信号が階調電圧であり、上記第１の出力回路は、上記入力データを上記階調電圧に変換するデジタルアナログコンバータを備え、
    上記比較手段は、上記第１の選択出力回路に備えられるデジタルアナログコンバータからの階調電圧と、上記第２の選択出力回路に備えられるデジタルアナログコンバータからの階調電圧とを比較し、
    上記第１の出力回路は、上記デジタルアナログコンバータの出力バッファーとしてオペアンプを備え、
    上記オペアンプは、当該オペアンプを備える第１の出力回路が上記切替手段によって選択されて上記出力端子と接続されていないときに、コンパレータとして動作し、
    上記比較手段は、上記コンパレータとして動作するオペアンプであることを特徴とする駆動回路。
11. 上記切替手段は、
    ｖ番目からｖ＋ｕ−１番目（ｖ＋ｕ−１はｎ以下の自然数）の上記出力回路が選択された場合、ｗ番目（ｗはｖ未満の自然数）の上記出力端子にｗ番目の上記第１の出力回路を接続すると共に、ｘ番目（ｘはｖ以上ｎ−ｕ以下の自然数）の上記出力端子に、ｘ＋ｕ番目の上記第１の出力回路を接続し、ｙ番目（ｙはｎ−ｕより大きくｎ以下の自然数）の上記出力端子に、上記第２の出力回路を接続することを特徴とする請求項１０に記載の駆動回路。
12. 上記切替手段は、上記選択された第１の出力回路が接続を切り離した出力端子と上記第２の出力回路とを接続することを特徴とする請求項１０に記載の駆動回路。
13. 上記第１〜第３の出力回路に上記入力データを入力する制御手段を備え、
    上記制御手段は、上記第１の選択出力回路に入力される入力データと、上記第２の選択出力回路に入力される入力データとが異なる値の入力データとなるように制御することを特徴とする請求項１０〜１２のいずれか１項に記載の駆動回路。
14. 上記オペアンプは、当該オペアンプを備える第１の出力回路が上記出力端子と接続されているときに、ボルテージフォロワとして動作することを特徴とする請求項１０〜１３のいずれか１項に記載の駆動回路。
15. 上記判定手段は、上記第１の選択出力回路と上記第２の選択出力回路とに入力される入力データに対応する、上記比較手段からの比較結果を期待値として記憶しており、
    上記比較結果と上記期待値とが異なる場合に、上記選択された第１の出力回路を不良であると判定することを特徴とする請求項１０〜１４のいずれか１項に記載の駆動回路。
16. 上記第１の出力回路は、
    上記入力データを時分割で取り込んで保持するサンプリング回路と、
    上記サンプリング回路に保持された入力データを時分割で取り込んで上記デジタルアナログコンバータに出力するホールド回路とを備え、
    上記制御手段は、
    通常駆動時に、上記サンプリング回路に上記入力データを入力し、
    自己検出時に、上記選択された第１の出力回路のデジタルアナログコンバータに上記入力データを入力することを特徴とする請求項１３に記載の駆動回路。
17. 請求項１〜１６のいずれか１項に記載の駆動回路を備えていることを特徴とする表示装置。

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