JP7055616B2 - ラッチ回路及び表示ドライバ - Google Patents
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Description
10 表示デバイス
11 表示制御部
12 ゲートドライバ
13 ソースドライバ
131 ラッチ部
132 階調電圧変換部
133 出力部
20 ラッチ回路
21~26 ラッチ
SL1~SL6、SL11~SL13 セレクタ
30 ラッチ回路
31~36 ラッチ
SW1~SW4 スイッチ部
S11、S12、S21、S22、S31、S32、S41、S42 スイッチ
Claims (9)
- 第1の色輝度レベルを表す第1の画素データ片、第2の色輝度レベルを表す第2の画素データ片、及び第3の色輝度レベルを表す第3の画素データ片が順次繰り返される画素データ片の系列を伝送するk本(k:2以上の整数)のデータバスラインと、
前記k本のデータバスラインに対応して設けられ、前記第1の画素データ片を出力するk本の第1の出力ラインと、
前記k本のデータバスラインに対応して設けられ、前記第2の画素データ片を出力するk本の第2の出力ラインと、
前記k本のデータバスラインに対応して設けられ、前記第3の画素データ片を出力するk本の第3の出力ラインと、
前記k本の第3の出力ラインに接続されたk個の出力端と、
前記k本のデータバスライン及び前記k本の第1の出力ラインに対応して設けられたk個の第1のラッチと、
前記k本のデータバスライン及び前記k本の第2の出力ラインに対応して設けられたk個の第2のラッチと、
前記k本のデータバスライン及び前記k本の第3の出力ラインに対応して設けられたk個の第3のラッチと、
を有するラッチ回路であって、
第1のモード及び第2のモードのいずれかの動作モードで動作し、
前記第1のモードにおいて、前記第1~第3のラッチは、前記データバスラインの前記第1~第3の画素データ片をそれぞれラッチして前記第1~第3の出力ラインに出力し、
前記第2のモードにおいて、
前記第1のラッチは、前記第3の出力ラインの画素データ片を所定期間おきにラッチして前記第1の出力ラインに出力し、
前記第2のラッチは、前記第1の出力ラインの画素データ片を前記所定期間おきにラッチして前記第2の出力ラインに出力し、
前記第3のラッチは、前記第2の出力ラインの画素データ片を前記所定期間おきにラッチして前記第3の出力ラインに出力する、
ことを特徴とするラッチ回路。 - 切替信号の供給を受け、前記切替信号に基づいて前記第1~第3のラッチの動作を前記第1の動作モード及び前記第2の動作モードのいずれか一方に切り替える切替部を有し、
前記第1~第3のラッチは、前記第1のモードにおいて順次前記データバスラインの画素データ片をラッチして出力し、
前記切替部は、前記第1のモードにおいて前記第1~第3のラッチが少なくとも1回ずつ前記データバスラインの画素データ片をラッチして出力した後、動作モードを前記第1のモードから前記第2のモードに切り替えることを特徴とする請求項1に記載のラッチ回路。 - 切替信号の供給を受け、前記切替信号に基づいて前記第1~第3のラッチの動作を前記第1のモード及び前記第2のモードのいずれか一方に切り替える切替部を有し、
前記第1~第3のラッチの各々はデータ入力端子を有し、
前記切替部は、
前記k個の第1のラッチに対応して設けられ、前記データバスライン上の画素データ片及び前記第3の出力ライン上の画素データ片のいずれか一方が前記第1のラッチの前記データ入力端子に入力されるように当該データ入力端子の接続先を切り替えるk個の第1のセレクタと、
前記k個の第2のラッチに対応して設けられ、前記データバスライン上の画素データ片及び前記第1の出力ライン上の画素データ片のいずれか一方が前記第2のラッチの前記データ入力端子に入力されるように当該データ入力端子の接続先を切り替えるk個の第2のセレクタと、
前記k個の第3のラッチに対応して設けられ、前記データバスライン上の画素データ片及び前記第2の出力ライン上の画素データ片のいずれか一方が前記第1のラッチの前記データ入力端子に入力されるように当該データ入力端子の接続先を切り替えるk個の第3のセレクタと、
を含むことを特徴とする請求項1又は2に記載のラッチ回路。 - 前記第1のラッチは、前記第1のモードにおいて、第1のクロック信号の立ち上がりで前記データバスラインの画素データ片をラッチし、
前記第2のラッチは、前記第1のモードにおいて、前記第1のクロック信号とは異なるタイミングで立ち上がる第2のクロック信号の立ち上がりで前記データバスラインの画素データ片をラッチし、
前記第3のラッチは、前記第1のモードにおいて、前記第1及び第2のクロック信号とは異なるタイミングで立ち上がる第3のクロック信号の立ち上がりで前記データバスラインの画素データ片をラッチし、
前記第1~第3のラッチの各々は、前記第2のモードにおいて、前記所定期間おきに立ち上がる共通クロック信号の立ち上がりで画素データ片のラッチを行う、
ことを特徴とする請求項1乃至3のいずれか1に記載のラッチ回路。 - 前記第1~第3のラッチの各々はクロック端子を有し、
前記切替部は、
前記k個の第1のラッチに対応して設けられ、前記第1のクロック信号及び前記共通クロック信号のいずれか一方を前記第1のラッチの前記クロック端子に供給する第4のセレクタと、
前記k個の第2のラッチに対応して設けられ、前記第2のクロック信号及び前記共通クロック信号のいずれか一方を前記第2のラッチの前記クロック端子に供給する第5のセレクタと、
前記k個の第3のラッチに対応して設けられ、前記第3のクロック信号及び前記共通クロック信号のいずれか一方を前記第3のラッチの前記クロック端子に供給する第6のセレクタと、
を有することを特徴とする請求項4に記載のラッチ回路。 - 第1の色輝度レベルを表す第1の画素データ片、第2の色輝度レベルを表す第2の画素データ片、及び第3の色輝度レベルを表す第3の画素データ片が順次繰り返される画素データ片の系列を伝送するk本(k:2以上の整数)のデータバスラインと、
前記k本のデータバスラインに対応して設けられ、前記第1の画素データ片を出力するk本の第1の出力ラインと、
前記k本のデータバスラインに対応して設けられ、前記第2の画素データ片を出力するk本の第2の出力ラインと、
前記k本のデータバスラインに対応して設けられ、前記第3の画素データ片を出力するk本の第3の出力ラインと、
前記k本のデータバスライン及び前記k本の第1の出力ラインに対応して設けられ、前記データバスラインの前記第1の画素データ片をラッチして前記第1の出力ラインに出力するk個の第1のラッチと、
前記k本のデータバスライン及び前記k本の第2の出力ラインに対応して設けられ、前記データバスラインの前記第2の画素データ片をラッチして前記第2の出力ラインに出力するk個の第2のラッチと、
前記k本のデータバスライン及び前記k本の第3の出力ラインに対応して設けられ、前記データバスラインの前記第3の画素データ片をラッチして前記第3の出力ラインに出力するk個の第3のラッチと、
前記k本のデータバスラインに対応して設けられ、前記データバスライン、前記第1の出力ライン、前記第2の出力ライン又は前記第3の出力ラインの画素データ片を出力するk個の出力端と、
前記k個の第1のラッチ、前記k個の第2のラッチ、前記k個の第3のラッチ及び前記k個の出力端の各々に対応して設けられた複数のスイッチを含み、切替信号の供給を受け、前記切替信号に基づいて前記複数のスイッチのオン及びオフを切り替え、前記k本のデータバスライン、前記k個の第1のラッチのデータ出力端子、前記k個の第2のラッチのデータ出力端子、及び前記k個の第3のラッチのデータ出力端子と前記出力端との接続を切り替えることにより前記k個の出力端から出力される画素データ片の出力元を前記データバスライン、前記第1の出力ライン、前記第2の出力ライン及び前記第3の出力ラインのいずれかに切り替える切替部と、
を有することを特徴とするラッチ回路。 - 前記切替部は、
前記k本のデータバスラインと前記k個の出力端との間に設けられたk個の第1のスイッチと、
前記k本の第1の出力ラインと前記k個の出力端との間に設けられたk個の第2のスイッチと、
前記k本の第2の出力ラインと前記k個の出力端との間に設けられたk個の第3のスイッチと、
前記k本の第3の出力ラインと前記k個の出力端との間に設けられたk個の第4のスイッチと、
を含み、
前記第1~第4のスイッチのうちのいずれか1つがオンとなり他の3つがオフとなるように制御することを特徴とする請求項6に記載のラッチ回路。 - 赤色の輝度レベルを表す第1の画素データ片、緑色の輝度レベルを表す第2の画素データ片、及び青色の輝度レベルを表す第3の画素データ片を含む画素データ片の系列を含む映像信号に基づいて、画素駆動電圧信号を表示デバイスに供給する表示ドライバであって、
前記画素データ片をラッチする少なくとも1つのラッチ回路を含むラッチ部と、
前記複数のラッチ回路がラッチした前記画素データ片を複数の階調電圧信号に変換する階調電圧変換部と、
前記複数の階調電圧信号に応じた複数の画素駆動電圧信号を出力する出力部と、
を有し、
前記ラッチ回路は、
前記画素データ片の系列を伝送するk本(k:2以上の整数)のデータバスラインと、
前記k本のデータバスラインに対応して設けられ、前記第1の画素データ片を出力するk本の第1の出力ラインと、
前記k本のデータバスラインに対応して設けられ、前記第2の画素データ片を出力するk本の第2の出力ラインと、
前記k本のデータバスラインに対応して設けられ、前記第3の画素データ片を出力するk本の第3の出力ラインと、
前記k本の第3の出力ラインに接続されたk個の出力端と、
前記k本のデータバスライン及び前記k本の第1の出力ラインに対応して設けられたk個の第1のラッチと、
前記k本のデータバスライン及び前記k本の第2の出力ラインに対応して設けられたk個の第2のラッチと、
前記k本のデータバスライン及び前記k本の第3の出力ラインに対応して設けられたk個の第3のラッチと、
を有するラッチ回路であって、
第1のモード及び第2のモードのいずれかの動作モードで動作し、
前記第1のモードにおいて、前記第1~第3のラッチは、前記データバスラインの前記第1~第3の画素データ片をそれぞれラッチして前記第1~第3の出力ラインに出力し、
前記第2のモードにおいて、
前記第1のラッチは、前記第3の出力ラインの画素データ片を所定期間おきにラッチして前記第1の出力ラインに出力し、
前記第2のラッチは、前記第1の出力ラインの画素データ片を前記所定期間おきにラッチして前記第2の出力ラインに出力し、
前記第3のラッチは、前記第2の出力ラインの画素データ片を前記所定期間おきにラッチして前記第3の出力ラインに出力する、
ことを特徴とする表示ドライバ。 - 赤色の輝度レベルを表す第1の画素データ片、緑色の輝度レベルを表す第2の画素データ片、及び青色の輝度レベルを表す第3の画素データ片を含む画素データ片の系列を含む映像信号に基づいて、画素駆動電圧信号を表示デバイスに供給する表示ドライバであって、
前記画素データ片をラッチする少なくとも1つのラッチ回路を含むラッチ部と、
前記複数のラッチ回路がラッチした前記画素データ片を複数の階調電圧信号に変換する階調電圧変換部と、
前記複数の階調電圧信号に応じた複数の画素駆動電圧信号を出力する出力部と、
を有し、
前記ラッチ回路は、
前記画素データ片の系列を伝送するk本(k:2以上の整数)のデータバスラインと、
前記k本のデータバスラインに対応して設けられ、前記第1の画素データ片を出力するk本の第1の出力ラインと、
前記k本のデータバスラインに対応して設けられ、前記第2の画素データ片を出力するk本の第2の出力ラインと、
前記k本のデータバスラインに対応して設けられ、前記第3の画素データ片を出力するk本の第3の出力ラインと、
前記k本のデータバスライン及び前記k本の第1の出力ラインに対応して設けられ、前記データバスラインの前記第1の画素データ片をラッチして前記第1の出力ラインに出力するk個の第1のラッチと、
前記k本のデータバスライン及び前記k本の第2の出力ラインに対応して設けられ、前記データバスラインの前記第2の画素データ片をラッチして前記第2の出力ラインに出力するk個の第2のラッチと、
前記k本のデータバスライン及び前記k本の第3の出力ラインに対応して設けられ、前記データバスラインの前記第3の画素データ片をラッチして前記第3の出力ラインに出力するk個の第3のラッチと、
前記k本のデータバスラインに対応して設けられ、前記データバスライン、前記第1の出力ライン、前記第2の出力ライン又は前記第3の出力ラインの画素データ片を出力するk個の出力端と、
前記k個の第1のラッチ、前記k個の第2のラッチ、前記k個の第3のラッチ及び前記k個の出力端の各々に対応して設けられた複数のスイッチを含み、切替信号の供給を受け、前記切替信号に基づいて前記複数のスイッチのオン及びオフを切り替え、前記k本のデータバスライン、前記k個の第1のラッチのデータ出力端子、前記k個の第2のラッチのデータ出力端子、及び前記k個の第3のラッチのデータ出力端子と前記出力端との接続を切り替えることにより前記k個の出力端から出力される画素データ片の出力元を前記データバスライン、前記第1の出力ライン、前記第2の出力ライン及び前記第3の出力ラインのいずれかに切り替える切替部と、
を有することを特徴とする表示ドライバ。
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JP2017202567A JP7055616B2 (ja) | 2017-10-19 | 2017-10-19 | ラッチ回路及び表示ドライバ |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030090321A (ko) | 2002-05-22 | 2003-11-28 | 엘지전자 주식회사 | 평판 디스플레이 드라이브 칩 및 그의 테스트 방법 |
JP2007183373A (ja) | 2006-01-05 | 2007-07-19 | Nec Electronics Corp | 表示制御装置 |
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JPS6024435B2 (ja) * | 1977-04-30 | 1985-06-12 | シャープ株式会社 | 電子時計 |
KR100870400B1 (ko) * | 2002-07-19 | 2008-11-25 | 매그나칩 반도체 유한회사 | 액정표시소자의 소오스 드라이버회로 및 그의 테스트방법 |
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