JPS6024435B2 - 電子時計 - Google Patents
電子時計Info
- Publication number
- JPS6024435B2 JPS6024435B2 JP52051542A JP5154277A JPS6024435B2 JP S6024435 B2 JPS6024435 B2 JP S6024435B2 JP 52051542 A JP52051542 A JP 52051542A JP 5154277 A JP5154277 A JP 5154277A JP S6024435 B2 JPS6024435 B2 JP S6024435B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- decoder
- circuit
- latch circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
本発明は集積回路の出力端子と表示デバイスの入力端子
を容易にマッチングさせるようにした電子時計に関する
ものである。
を容易にマッチングさせるようにした電子時計に関する
ものである。
電子腕時計のように、厚み、径を制限された機器を構成
する場合には、山１出力端子の配列と液晶やＬＥＤ等の
表示デバイスの入力端子の配列が一致していなければ、
ＬＳＩと表示デバイスを接続する基板の設計が非常に複
雑になる。
する場合には、山１出力端子の配列と液晶やＬＥＤ等の
表示デバイスの入力端子の配列が一致していなければ、
ＬＳＩと表示デバイスを接続する基板の設計が非常に複
雑になる。
従って機器の を、め、出力端子の配列決定した後で
なければ、は１の設計はできなかった。第１図は従来例
を示す要部ブロックダイヤグラムで、この構成によって
も、ＬＳＩ出力端子の配列を若干なり変更することがで
きる。
なければ、は１の設計はできなかった。第１図は従来例
を示す要部ブロックダイヤグラムで、この構成によって
も、ＬＳＩ出力端子の配列を若干なり変更することがで
きる。
カウンンター１〜９は「１秒ハ「１の砂」、「１分」、
「１０分」、「時」、「午前・午後」、「１日」、「１
０日」および「月」をそれぞれ計数するカウンターであ
り、各計数出力はタイミング信号ｔ，〜ｔ９を入力する
時分割回路１０を介して適宜デコーダ１１に入力される
。
「１０分」、「時」、「午前・午後」、「１日」、「１
０日」および「月」をそれぞれ計数するカウンターであ
り、各計数出力はタイミング信号ｔ，〜ｔ９を入力する
時分割回路１０を介して適宜デコーダ１１に入力される
。
パラレルーシリァル変換回路１２はパラレルなデコーダ
ー１の出力をシリアル信号に変換してシフトレジスタ１
３の一端より入力する。そして、シフトレジスタ１３の
内容が出力するべき内容になったとき、シフトレジスタ
１３と並列に接続されたラッチ回路１４に保持させ出力
する。Ｊはラツチ回路１４のク。ック信号である。表示
駆動回路１５はラッチ回路１５の内容に従ってセグメン
ト駆動信号を出力し表示デバイス１６に供給する。ここ
において、デコーダ１ １への入力信号の順序およびパ
ラレルーシリァル変換回路１２の出力信号の順序を変更
することによって、ＬＳＩ出力端子１７の出力内容を変
更することができる。しかしながら、シフトレジスタ１
３の内容、すなわち、ＬＳＩ出力端子１７の出力内容は
、デコーダ１１の出力がパラレルーシリァル変換回路１
２によって変換された出力順に並ぶに過ぎない。
ー１の出力をシリアル信号に変換してシフトレジスタ１
３の一端より入力する。そして、シフトレジスタ１３の
内容が出力するべき内容になったとき、シフトレジスタ
１３と並列に接続されたラッチ回路１４に保持させ出力
する。Ｊはラツチ回路１４のク。ック信号である。表示
駆動回路１５はラッチ回路１５の内容に従ってセグメン
ト駆動信号を出力し表示デバイス１６に供給する。ここ
において、デコーダ１ １への入力信号の順序およびパ
ラレルーシリァル変換回路１２の出力信号の順序を変更
することによって、ＬＳＩ出力端子１７の出力内容を変
更することができる。しかしながら、シフトレジスタ１
３の内容、すなわち、ＬＳＩ出力端子１７の出力内容は
、デコーダ１１の出力がパラレルーシリァル変換回路１
２によって変換された出力順に並ぶに過ぎない。
従って、ＬＳＩ出力端子１７の配置の変更を自在に行な
うことはできない。しかし電子時計を製造する場合、デ
ザイン等種々の仕様の変更があり、しかもコンパクトな
構造上の制約がある為ＢＩ周囲での配線の引き廻しが困
難でありＬＳＩ出力端子１７の配置を設計変更すること
によって仕様の変更に対処するケースがいよいよあった
。そして、そのような場合は１内部設計の大幅な変更を
余儀なくされた。例えば、ＢＩ出力端子の任意の隣り合
う１か所の出力端子のみを入れ換えて配置し度い場合デ
コーダ１１のパターンの変更を行なうことになるが、こ
の変更を行なえば上記以外の各所の出力端子の配置にも
影響が及び、実質的に１か所の出力端子のみを入れ換え
ることは不可能であり、結局大幅な設計変更が必要とな
った。
うことはできない。しかし電子時計を製造する場合、デ
ザイン等種々の仕様の変更があり、しかもコンパクトな
構造上の制約がある為ＢＩ周囲での配線の引き廻しが困
難でありＬＳＩ出力端子１７の配置を設計変更すること
によって仕様の変更に対処するケースがいよいよあった
。そして、そのような場合は１内部設計の大幅な変更を
余儀なくされた。例えば、ＢＩ出力端子の任意の隣り合
う１か所の出力端子のみを入れ換えて配置し度い場合デ
コーダ１１のパターンの変更を行なうことになるが、こ
の変更を行なえば上記以外の各所の出力端子の配置にも
影響が及び、実質的に１か所の出力端子のみを入れ換え
ることは不可能であり、結局大幅な設計変更が必要とな
った。
以上の様にＢＩ出力端子の配置変更は極めて制限がある
為、ＢＩを設計する場合は表示デバイス１６の端子配置
に大きく制約された。
為、ＢＩを設計する場合は表示デバイス１６の端子配置
に大きく制約された。
また、シフトレジスタ１３に一且全内容を収納しなけれ
ばならないので、それらのクロック周波数を高くしなけ
ればならず消費電流を増加するという欠点をも有してい
る。本発明はは１の出力端子の出力内容の配列を容易に
変更できるようにし、出力端子の出力内容の配列はＬＳ
Ｉのレイアウトが完成した後でもよいようにするもので
ある。
ばならないので、それらのクロック周波数を高くしなけ
ればならず消費電流を増加するという欠点をも有してい
る。本発明はは１の出力端子の出力内容の配列を容易に
変更できるようにし、出力端子の出力内容の配列はＬＳ
Ｉのレイアウトが完成した後でもよいようにするもので
ある。
第２図は本発明の一実施例を示すブロックダイヤグラム
である。
である。
水晶発振回路１８、分周回路１９は周知のものであって
、例えば水晶発振回路１８で３２７６雛Ｈｚの基準信号
を発生し、分周回路１９によりＩＨｚまで分周する。
、例えば水晶発振回路１８で３２７６雛Ｈｚの基準信号
を発生し、分周回路１９によりＩＨｚまで分周する。
カウンター列２０Ｇま第１図で説明したようなカウンタ
ー１〜９を含み、各計数出力は時分割回路１０を介して
デコーダ１１に入力される。タイミング信号Ｌ〜のは任
意の分周出力およびスイッチ信号Ｓｗを入力する表示制
御回路２１より供給され、スイッチ信号Ｓｗ‘こより出
力すべきタイミング信号を選択している。こうして、カ
ウンター列２０の各計数出力は適宜時分割されてデコー
ダ１１に入力される。データ用マトリックス２２はデコ
ーダ１１の出力信号線とラツチ回路１４の入力信号線と
を粗合せて構成され、マスタプログラムにより出力信号
線と入力信号線との任意の交点を接続している。クロッ
ク用マトリックス２３は、表示制御回路２１から出力さ
れるディジツト信号Ｄ，〜Ｄｍの信号線とラッチ回路１
４のクロツク入力線で構成され、同機にマスタプログラ
ムにより任意の交点を接続している。テスト信号Ｔｅを
入力するラツチ制御回路２４はラツチ回路１４をシリア
ルに接続して時計モジュールのテストを高速化するため
のものである。表示駆動回路１５および表示デバイス１
６は第１図で説明したものと同様である。第３図に要部
ブロックダイヤグラムを示す。
ー１〜９を含み、各計数出力は時分割回路１０を介して
デコーダ１１に入力される。タイミング信号Ｌ〜のは任
意の分周出力およびスイッチ信号Ｓｗを入力する表示制
御回路２１より供給され、スイッチ信号Ｓｗ‘こより出
力すべきタイミング信号を選択している。こうして、カ
ウンター列２０の各計数出力は適宜時分割されてデコー
ダ１１に入力される。データ用マトリックス２２はデコ
ーダ１１の出力信号線とラツチ回路１４の入力信号線と
を粗合せて構成され、マスタプログラムにより出力信号
線と入力信号線との任意の交点を接続している。クロッ
ク用マトリックス２３は、表示制御回路２１から出力さ
れるディジツト信号Ｄ，〜Ｄｍの信号線とラッチ回路１
４のクロツク入力線で構成され、同機にマスタプログラ
ムにより任意の交点を接続している。テスト信号Ｔｅを
入力するラツチ制御回路２４はラツチ回路１４をシリア
ルに接続して時計モジュールのテストを高速化するため
のものである。表示駆動回路１５および表示デバイス１
６は第１図で説明したものと同様である。第３図に要部
ブロックダイヤグラムを示す。
図に明らかなように、データ用マトリックス２２はマス
クプログラムによりデコーダ出力信号線とラッチ入力信
号線との任意の交点を接続することができる。すなわち
、デコーダ１１の出力のうち任意の出力をラッチ回路１
４の入力とすることができる。また、クロツク用マトリ
ックス２３もマスクプログラムによりディジツト信号線
とクロック入力線との任意の交点を接続することができ
、任意のディジツト信号Ｄ，〜Ｄｍをクロツクに使用で
きる。このように一つのマトリックス２２および２３を
マスクプログラムの段階で変更することによってラツチ
回路１４の内容、すなわち、ＬＳＩ出力端子１７の出力
内容を自由に変更できる。第４図ａ，ｂは説明を簡単に
するため表示文字を４桁とした場合を示すものであって
、パラレルなデコーダ出力信号ａ〜ｇはデータ用マトリ
ックス２２およびデイジツト信号Ｄ，〜Ｄ４を入力する
クロツク用マトリックス２３によって図示されたような
内容でラッチ回路１４に入力される。ラッチ回路１４の
内容は第５図に示すような各セグメントに対応し、例え
ば第４図ａのものであればこれらセグメントの接続電極
をすべて上辺また下辺に導出する場合に適当であり、ま
た、第４図ｂのものであればセグメント／ｂ〜４ｂの接
続電極を上辺に、またセグメント４ｃ〜ｌｃの接続電極
を下辺に導出する場合に適当である。第６図はラッチ回
路１４の詳細を示すブロックダイヤグラムである。
クプログラムによりデコーダ出力信号線とラッチ入力信
号線との任意の交点を接続することができる。すなわち
、デコーダ１１の出力のうち任意の出力をラッチ回路１
４の入力とすることができる。また、クロツク用マトリ
ックス２３もマスクプログラムによりディジツト信号線
とクロック入力線との任意の交点を接続することができ
、任意のディジツト信号Ｄ，〜Ｄｍをクロツクに使用で
きる。このように一つのマトリックス２２および２３を
マスクプログラムの段階で変更することによってラツチ
回路１４の内容、すなわち、ＬＳＩ出力端子１７の出力
内容を自由に変更できる。第４図ａ，ｂは説明を簡単に
するため表示文字を４桁とした場合を示すものであって
、パラレルなデコーダ出力信号ａ〜ｇはデータ用マトリ
ックス２２およびデイジツト信号Ｄ，〜Ｄ４を入力する
クロツク用マトリックス２３によって図示されたような
内容でラッチ回路１４に入力される。ラッチ回路１４の
内容は第５図に示すような各セグメントに対応し、例え
ば第４図ａのものであればこれらセグメントの接続電極
をすべて上辺また下辺に導出する場合に適当であり、ま
た、第４図ｂのものであればセグメント／ｂ〜４ｂの接
続電極を上辺に、またセグメント４ｃ〜ｌｃの接続電極
を下辺に導出する場合に適当である。第６図はラッチ回
路１４の詳細を示すブロックダイヤグラムである。
このようにすると、第２図に示したラッチ制御回路２４
の制御によりラッチ回路１４のデータをシリアルデータ
として出力できることになり、クロックを高速にすれば
ラッチ回路１４の内容すなわち表示内容を高速度シリア
ルデータとして得られ、ＢＩおよび時計モジュールのテ
ストを高速化できる。第６図において、各うッチ回路Ｌ
Ａの入出力線に両方向性スイッチ２５および２６を接続
している。
の制御によりラッチ回路１４のデータをシリアルデータ
として出力できることになり、クロックを高速にすれば
ラッチ回路１４の内容すなわち表示内容を高速度シリア
ルデータとして得られ、ＢＩおよび時計モジュールのテ
ストを高速化できる。第６図において、各うッチ回路Ｌ
Ａの入出力線に両方向性スイッチ２５および２６を接続
している。
Ｔｉｏ（Ｔ＝１）のときはスイッチ２５がオン、２６が
オフで、データ用マトリックス２２からの信号を各ラッ
チ回路ＬＡに保持し出力する。Ｔ＝１（Ｔ＝０）のとき
スイッチ２５がオフ、２６がオンとなり各ラッチ回路Ｌ
Ａはシリアルに接続される。このＴ＝１（Ｔ＝０）の状
態で、第２図に示された表示制御回路２１によりディジ
ット信号Ｄ，〜Ｄｍを同時に出力するようにするとこれ
がクロック用マトリックス２３を介して各ラッチ回路Ｌ
Ａにクロックとして入力され、任意のラッチ回路ＬＡの
出力によりシリアルデータが得られる。もちろん、テス
ト時以外は前述したようにＴ＝０（Ｔ＝１）として、パ
ラレルに接続された状態で動作する。このように、この
構成によれば、ラッチ回路１４をシフトレジスタと同等
の動作をさせることができ、シフトレジスタが欠如する
にもかかわらずシリアルデータを導出してテストを行え
る。第７図は特に液晶表示デバイスのようにコモン用信
号も必要とする場合等の適用例を示す要部ブロックダイ
ヤグラムである。
オフで、データ用マトリックス２２からの信号を各ラッ
チ回路ＬＡに保持し出力する。Ｔ＝１（Ｔ＝０）のとき
スイッチ２５がオフ、２６がオンとなり各ラッチ回路Ｌ
Ａはシリアルに接続される。このＴ＝１（Ｔ＝０）の状
態で、第２図に示された表示制御回路２１によりディジ
ット信号Ｄ，〜Ｄｍを同時に出力するようにするとこれ
がクロック用マトリックス２３を介して各ラッチ回路Ｌ
Ａにクロックとして入力され、任意のラッチ回路ＬＡの
出力によりシリアルデータが得られる。もちろん、テス
ト時以外は前述したようにＴ＝０（Ｔ＝１）として、パ
ラレルに接続された状態で動作する。このように、この
構成によれば、ラッチ回路１４をシフトレジスタと同等
の動作をさせることができ、シフトレジスタが欠如する
にもかかわらずシリアルデータを導出してテストを行え
る。第７図は特に液晶表示デバイスのようにコモン用信
号も必要とする場合等の適用例を示す要部ブロックダイ
ヤグラムである。
電圧Ｖｓｓを印加するコモン用信号線Ｃをデータ用マト
リックス２２に設け、デコーダ出力線と同様ラッチ入力
線との間で任意の交点を接続し、ラッチ回路１４の任意
位置に入力するようにしている。これによってコモン信
号の出力端子も任意位置に導出できる。なおコモン信号
の出力端子は単数に限らず交点さえ接続すれば任意位置
で任意数可能である。すなわちこれによればコモン信号
の出力端子の位置および数の変更さらにセグメント信号
の出力端子の位置変更ができる。以上のように本発明は
、カウンターの計数出力を時分割してデコーダに入力し
、コモン用信号線等も含むデコーダ出力信号線とラッチ
入力信号線とでデータ用マトリックス、デイジット信号
線とラツチ回路クロツク入力信号線とでクロック用マト
リックスを構成するものであり、マスクプログラムによ
ってラツチ回路に収納される内容を任意に変更でき、従
って、ＬＳＩのレイアウトが完成した後等でも容易にＬ
ＳＩの出力端子と表示デバイスの入力端子を容易にマッ
チングでき有益な電子時計を提供する。
リックス２２に設け、デコーダ出力線と同様ラッチ入力
線との間で任意の交点を接続し、ラッチ回路１４の任意
位置に入力するようにしている。これによってコモン信
号の出力端子も任意位置に導出できる。なおコモン信号
の出力端子は単数に限らず交点さえ接続すれば任意位置
で任意数可能である。すなわちこれによればコモン信号
の出力端子の位置および数の変更さらにセグメント信号
の出力端子の位置変更ができる。以上のように本発明は
、カウンターの計数出力を時分割してデコーダに入力し
、コモン用信号線等も含むデコーダ出力信号線とラッチ
入力信号線とでデータ用マトリックス、デイジット信号
線とラツチ回路クロツク入力信号線とでクロック用マト
リックスを構成するものであり、マスクプログラムによ
ってラツチ回路に収納される内容を任意に変更でき、従
って、ＬＳＩのレイアウトが完成した後等でも容易にＬ
ＳＩの出力端子と表示デバイスの入力端子を容易にマッ
チングでき有益な電子時計を提供する。
第１図は従来例を示す要部ブロックダイヤグラム、第２
図は本発明の一実施例を示すブロックダイヤグラム、第
３図は同要部ブロックダイヤグラム、第４図ａ，ｂはそ
れぞれ異なる具体例を示す要部電気回路、第５図は第４
図に対応するセグメント配置例を示す平面図、第６図は
他の要部ブロックダイヤグラム、第７図は本発明の他の
実施例を示す要部ブロックダイヤグラムである。 １〜９・・・・・・カウンター、１０・・・・・・時分
割回路、１１・・・・・・デコーダ、１４・・・・・・
ラッチ回路、１５・・・・・・表示駆動回路、２２デー
タ用マトリックス、２３……クロツク用マトリックス。 図藤 図 Ｎ 舵 図 の 船 き 図 寸 船 Ｓ 図 寸 船 図 山 船 図 〇 船 図 ト 船
図は本発明の一実施例を示すブロックダイヤグラム、第
３図は同要部ブロックダイヤグラム、第４図ａ，ｂはそ
れぞれ異なる具体例を示す要部電気回路、第５図は第４
図に対応するセグメント配置例を示す平面図、第６図は
他の要部ブロックダイヤグラム、第７図は本発明の他の
実施例を示す要部ブロックダイヤグラムである。 １〜９・・・・・・カウンター、１０・・・・・・時分
割回路、１１・・・・・・デコーダ、１４・・・・・・
ラッチ回路、１５・・・・・・表示駆動回路、２２デー
タ用マトリックス、２３……クロツク用マトリックス。 図藤 図 Ｎ 舵 図 の 船 き 図 寸 船 Ｓ 図 寸 船 図 山 船 図 〇 船 図 ト 船
Claims (1)
- 【特許請求の範囲】 １ カウンターの時刻に対応した各計数出力を時分割し
てデコーダに入力するデコーダ入力手段と、 デコーダ
と、 該デコーダの出力信号線が導入され、マトリツクス回
路の交点接続により上記デコーダの任意の出力をラツチ
回路の所定要素に導くデータ用マトリツクスと、 各デ
イジツト信号線が入力されマトリツクス回路の交点接続
により任意のデイジツト信号出力を上記ラツチ回路の所
定要素に導くクロツク用マトリツクスと、 ラツチ回路
と、 該ラツチ回路の出力を表示駆動回路を介して表示デバ
イスに導入する構成とを具備したことを特徴とする電子
時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52051542A JPS6024435B2 (ja) | 1977-04-30 | 1977-04-30 | 電子時計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52051542A JPS6024435B2 (ja) | 1977-04-30 | 1977-04-30 | 電子時計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53135677A JPS53135677A (en) | 1978-11-27 |
| JPS6024435B2 true JPS6024435B2 (ja) | 1985-06-12 |
Family
ID=12889903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52051542A Expired JPS6024435B2 (ja) | 1977-04-30 | 1977-04-30 | 電子時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024435B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677936U (ja) * | 1993-04-09 | 1994-11-01 | 静雄 青木 | 鉄筋緊結装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205249A (ja) * | 1982-05-25 | 1983-11-30 | Sanyo Electric Co Ltd | 表示用出力端子を有するマイクロコンピユ−タ |
| JP7055616B2 (ja) * | 2017-10-19 | 2022-04-18 | ラピスセミコンダクタ株式会社 | ラッチ回路及び表示ドライバ |
-
1977
- 1977-04-30 JP JP52051542A patent/JPS6024435B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677936U (ja) * | 1993-04-09 | 1994-11-01 | 静雄 青木 | 鉄筋緊結装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53135677A (en) | 1978-11-27 |
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