JP4611315B2 - 表示装置の駆動回路、および、それを備えた表示装置 - Google Patents

Description

本発明は、表示装置の信号供給線に先んじて予備充電を行った後に書き込みのための信号を供給する駆動回路、および、それを備えた表示装置に関するものである。

点順次駆動のアクティブマトリクス型液晶表示装置では、液晶パネルの交流駆動を行う際、各画素が安定して所望の電荷量だけ充電されるように、データ信号線を介して画素にビデオ信号を供給する前に各データ信号線を予備充電（プリチャージ）することが行われる。この場合、全データ信号線に一度に予備充電を行うようにすると、全データ信号線の配線容量の合計が大きいために、予備充電電源の駆動能力を高くしなければならない。この問題を解決することのできる技術として、少ないデータ信号線の単位ごとに予備充電を行う技術がある。

例えば、日本国公開特許公報である特開平７−２９５５２０号公報（１９９５年１１月１０日公開）には、１つのデータ信号線にビデオ信号を出力するときに、データ信号線ドライバのシフトレジスタから出力されるビデオ信号をサンプリングするための信号を用いて、他の１つのデータ信号線のスイッチをＯＮ状態にし、予備充電電源から予備充電を行うようにする構成が開示されている。

特開平７−２９５５２０号公報では、点順次でデータ信号線にビデオ信号を出力するために、ＴＦＴを含むＭＯＳＦＥＴなどの容量性の制御端子（例えばゲート）を有するスイッチが各データ信号線に設けられ、その制御端子の充電電圧を制御して導通と非導通とを点順次で切り換える。このスイッチを点順次で切り換える制御信号（例えばゲート信号）は、一般に複数段のフリップフロップからなるシフトレジスタによって水平方向にシフトされて出力される。また、各データ信号線には、予備充電を行うために点順次で導通と非導通とが切り換わる同様のスイッチも別に設けられる。

特開平７−２９５５２０号公報の構成によれば、予備充電を行うための回路をデータ信号線ドライバの内部に設けることによって、液晶表示装置の十分な額縁面積を確保するなど、予備充電回路の面積低減を図ることができるようになっている。

ところが、特開平７−２９５５２０号公報のデータ信号線ドライバでは、ビデオ信号をサンプリングするためのサンプリング用のスイッチを開閉する信号を、他のデータ信号線の予備充電用のスイッチを開閉する信号としても利用しているので、表示の均一性が低下するなどして表示品位が劣化するといった問題がある。

つまり、交流駆動する上で行う予備充電は、各データ信号線及び画素容量の電位を、前回のビデオ信号のサンプリング時に対して極性反転させるほど大きく変化させるように行うため、このときのスイッチのスイッチングは大きなインパルス状の充電電流を伴う。上記スイッチの制御端子が容量性であるので、この大きな充電電流の比較的高い周波数成分が制御端子の容量を介してスイッチの制御信号回路に伝達されて制御信号回路の電位を揺動させ、さらにビデオ信号書き込み用のスイッチの制御端子を介して、データ信号線に供給されるビデオ信号の揺動を引き起こす虞がある。このようなビデオ信号の揺動は、表示の均一性が低下するなどして表示品位を劣化させる。

このような課題を解決するものとして、本願出願人が先に出願して日本国公開特許公報として既に公開された特開２００４−５４２３５号公報（２００４年２月１９日公開）には、サンプリング用のスイッチを開閉する信号の出力回路と、予備充電用のスイッチを開閉する信号の出力回路とが共用されない構成が開示されている。これによれば、予備充電に伴ってデータ信号線に流れる大きな電流が、予備充電用のスイッチの容量性の制御端子を介して、そのときに書き込みを行っているデータ信号線に書き込むべきビデオ信号の電位を揺動させることを回避することができる。

以下、図３０および図３１を用いて、上記特開２００４−５４２３５号公報に開示されているデータ信号線ドライバの一構成例について説明する。

図３０に示すように、データ信号線ドライバ１３１は、シフトレジスタ１３１ａとサンプリング部１３１ｂとを備えている。そして、シフトレジスタ１３１ａは、複数段のセット・リセット型のフリップフロップｓｒｆｆ１・ｓｒｆｆ２・…を備え、各段に対応するように、スイッチ回路ａｓｗ１・ａｓｗ２・…とを備えている。

フリップフロップｓｒｆｆ１・ｓｒｆｆ２・ｓｒｆｆ３・…の出力は順に、出力信号ｄｑ１・ｑ１・ｑ２・…である。このうち、２段目以降のフリップフロップｓｒｆｆ２以降の出力信号ｑ１・ｑ２・…が、サンプリング部１３１ｂが備えるバッファＢｕｆ１・Ｂｕｆ２・…を介してスイッチｖ＿ａｓｗ１・ｖ＿ａｓｗ２・…に入力される。サンプリング部３Ｂのスイッチｖ＿ａｓｗ１・ｖ＿ａｓｗ２・…は、容量性の制御端子（例えばゲート）を有するスイッチであり、出力信号ｑ１・ｑ２・…の入力にて導通する。導通すると、共通に入力されたアナログのビデオ信号ＶＩＤＥＯの電位を、データ信号線ｓｌ１・ｓｌ２・…に出力する。つまり、出力信号ｑ１・ｑ２・…が、ビデオ信号ＶＩＤＥＯのサンプリングのタイミングパルスである。

また、これら出力信号ｄｑ１・ｑ１・ｑ２・…は順に、スイッチ回路ａｓｗ１・ａｓｗ２・ａｓｗ３・…の制御信号としても入力される。スイッチ回路ａｓｗ１・ａｓｗ２・…は、導通すると、奇数段であればクロック信号ｓｃｋを取り込んで出力し、偶数段であればクロック信号ｓｃｋｂを取り込んで出力する。クロック信号ｓｃｋｂはクロック信号ｓｃｋの反転信号である。

そして、これらスイッチ回路ａｓｗ１・ａｓｗ２・…の出力は順に、出力信号ｄｓｒ１・ｓｒ１・ｓｒ２・…であり、これら出力信号が、次段のフリップフロップｓｒｆｆのセット信号となると共に、前段のフリップフロップｓｒｆｆのリセット信号となり、かつ、ここでは、サンプリング部１３１ｂのスイッチｐ＿ａｓｗ２・ｐ＿ａｓｗ３・…への入力信号となる。また、初段のフリップフロップｓｒｆｆ１には、スタートパルスｓｓｐがセット信号として入力され、このスタートパルスｓｓｐが、スイッチｐ＿ａｓｗ１への入力信号にもなる。

これらサンプリング部１３１ｂのスイッチｐ＿ａｓｗ１・ｐ＿ａｓｗ２・…は、スイッチｖ＿ａｓｗ１・ｖ＿ａｓｗ２・…と同様に、容量性の制御端子を有するスイッチであり、スタートパルスｓｓｐ・出力信号ｄｓｒ１・ｓｒ１・ｓｒ２・…の入力にて導通し、導通すると、共通に入力された予備充電電位ＰＶＩＤをデータ信号線ｓｌ１・ｓｌ２・…に出力する。つまり、スタートパルスｓｓｐ・出力信号ｄｓＲ１・ｓｒ１・ｓｒ２・…が、予備充電のための制御信号である。

データ信号線ｓｌ１・ｓｌ２・…には、直交するように走査信号線ｇｌ１・ｇｌ２・…が設けられている。そして、データ信号線ｓｌと走査信号線ｇｌとの交点にはマトリクス状に画素Ｐｉｘ１＿１・Ｐｉｘ１＿２・…が形成されている。

図３１は、上記の構成のデータ信号線ドライバ１３１のタイミングチャートである。スタートパルスｓｓｐが入力されると、これがスイッチｐ＿ａｓｗ１にも入力され、データ信号線ｓｌ１が予備充電される。このとき、スイッチｖ＿ａｓｗ１は非導通であるので、予備充電電位ＰＶＩＤとビデオ信号ＶＩＤＥＯとがデータ信号線ｓｌ１上で衝突することはない。

また、スタートパルスｓｓｐが入力されることで、フリップフロップｓｒｆｆ１より出力信号ｄｑ１が出力され、これによってスイッチ回路ａｓｗ１が導通し、クロック信号ｓｃｋを取り込んで出力信号ｄｓｒ１を出力する。出力信号ｄｓｒ１はフリップフロップｓｒｆｆ２のセット信号となり、フリップフロップｓｒｆｆ２は出力信号ｑ１を出力する。

出力信号ｑ１が出力されることで、スイッチａｓｗ２が導通し、スイッチａｓｗ２はクロック信号ｓｃｋｂを取り込んで出力信号ｓｒ１を出力する。また、出力信号ｑ１はタイミングパルスとしてバッファＢｕｆ１を介してスイッチｖ＿ａｓｗ１を導通させる。これにより、データ信号線ｓｌ１はビデオ信号ＶＩＤＥＯが供給される。このときすでにスタートパルスｓｓｐはＬｏｗになっているため、スイッチｐ＿ａｓｗ１は非導通となっている。したがって、このときも、予備充電電位ＰＶＩＤとビデオ信号ＶＩＤＥＯとがデータ信号線ｓｌ１上で衝突することはない。

また、出力信号ｄｓｒ１によってスイッチｐ＿ａｓｗ２が導通するので、ビデオ信号ＶＩＤＥＯがデータ信号線ｓｌ１に出力されると同時に、データ信号線ｓｌ２が予備充電される。

このようにして、データ信号線ｓｌｎの予備充電を行った後にデータ信号線ｓｌｎにビデオ信号ＶＩＤＥＯを供給し、このビデオ信号ＶＩＤＥＯの供給の間にデータ信号線ｓｌ（ｎ＋１）の予備充電を行うという動作を順次繰り返し、点順次でサンプリングが行われていく。

また、日本国公開特許公報である特開平１１−２１８７３８号公報（１９９９年８月１０日公開）には、双方向シフトレジスタを備え、反転表示を行う電気光学装置において、プリチャージ信号をデータ線に線順次で書き込む技術が記載されている。この文献に記載されている技術では、サンプリング回路駆動信号の出力段の２段前の出力段から、プリチャージ回路駆動信号の出力を行うようになっており、プリチャージ信号切替回路によって、双方向シフトレジスタのシフト方向に応じてプリチャージ回路駆動信号の出力段を選択するようになっている。

なお、本願出願人が先に出願して日本国公開特許公報として公開された特開２００１−１３５０９３号公報（２００１年５月１８日公開）には、シフトレジスタの各段を構成するセット・リセット型フリップフロップの出力を受けてクロック信号をスイッチ回路によって取り込み、このクロック信号を次段のセット・リセット型フリップフロップのセット信号とする構成が開示されている。また、本願出願人が先に出願して日本国公開特許公報として公開された特開２００１−３０７４９５号公報（２００１年１１月２日公開）および特開２０００−３３９９８５号公報（２０００年１２月８日公開）には、シフトレジスタの各段を構成するセット・リセット型フリップフロップの出力を受けてクロック信号を取り込み、このクロック信号のレベルシフトを行って次段のセット・リセット型フリップフロップのセット信号とする構成が開示されている。

しかしながら、上記特開平７−２９５５２０号公報および特開２００４−５４２３５号公報の技術では、１つのデータ信号線にビデオ信号を出力する前に、そのデータ信号線に対するビデオ信号の出力段よりも前の出力段の信号を用いて、予備充電を行うようになっている。

このため、１番目のデータ信号線、もしくは、１番目および２番目のデータ信号線の予備充電を行うために、シフトレジスタの前段に予備充電用の出力段（ダミー段、ダミー回路）を追加する必要があり、駆動回路の面積が大きくなってしまう。なお、例えば２段前の出力を用いて予備充電を行う構成では、ダミー段を２段設ける必要がある。

さらに、ダミー段の占有面積が増加することに加えて、配線の引き回しのための面積も増大し、表示エリア外の額縁の面積が増加する。したがって、例えば、携帯用機器等に搭載される表示装置のように、小型であること、小型化のために表示エリア外の額縁が狭いことが要求される表示装置には適さない。

また、特開平１１−２１８７３８号公報の技術では、双方向シフトレジスタのシフト方向に応じてプリチャージ回路駆動信号の出力段を選択するためのプリチャージ信号切替回路を備える必要がある。このプリチャージ信号切替回路には、各シフト方向に対して２段前の出力段からのプリチャージ回路駆動信号と、２段後ろの出力段からのプリチャージ回路駆動信号とが入力される。したがって、プリチャージ信号切替回路の占有面積、および配線の引き回し面積が増大し、駆動回路の大型化を招いてしまう。

このように、従来の表示装置の駆動回路には、予備充電を行うために、駆動回路の面積および配線の引き回し面積が増大してしまうという問題があった。なお、上記した特開２００１−１３５０９３号公報、特開２００１−３０７４９５号公報、特開２０００−３３９９８５号公報では、予備充電に関して何の開示も示唆もしていない。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、予備充電回路を内部に備えた表示装置の駆動回路の面積を小型化すること、および、その駆動回路を備えた、表示エリアの広い表示装置を提供することにある。

本発明の表示装置の駆動回路は、上記の課題を解決するために、表示装置に設けられた複数の信号供給線のそれぞれに対して第１スイッチを備え、上記各信号供給線に対する書き込み信号の書き込みを上記各第１スイッチの導通により行う書き込み回路と、上記第１のスイッチを導通させるためのタイミングパルスを生成するパルス生成手段を複数段備え、上記各信号供給線に対するタイミングパルスを順次出力するシフトレジスタと、上記信号供給線のそれぞれに対して第２スイッチを備え、上記各信号供給線への予備充電を上記各第２スイッチの導通により行う予備充電回路とが設けられた表示装置の駆動回路において、上記各パルス生成手段は、それぞれの前段の上記パルス生成手段から出力される上記タイミングパルスを入力され、当該タイミングパルスが上記第１スイッチを導通させるアクティブレベルになった後、上記各パルス生成手段自身がアクティブレベルの上記タイミングパルスを出力するまでの期間中に、上記各パルス生成手段自身が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線に対応する上記第２スイッチを導通させて当該信号供給線を予備充電するための予備充電用パルスを出力することを特徴としている。

上記の構成によれば、上記各パルス生成手段は、自身が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線に対応する上記第２スイッチを導通させて当該信号供給線を予備充電するための予備充電用パルスを出力する。これにより、従来必要であった、初段の上記パルス生成手段もしくは初段および２段目のパルス生成手段が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線を予備充電するための予備充電用パルスを出力するためのダミー回路を設ける必要がなくなる。したがって、予備充電回路を内部に備えた表示装置の駆動回路の面積、および上記駆動回路の周囲に引き回す配線の面積を小型化することができる。

本発明の表示装置は、上記の課題を解決するために、複数の画素と、上記画素に対応して設けられる複数の信号供給線としてのデータ信号線および複数の信号供給線としての走査信号線と、書き込み信号としてのビデオ信号を上記データ信号線および上記画素に書き込むデータ信号線ドライバと、上記ビデオ信号を書き込む画素を選択するために上記走査信号線に書き込み信号としての走査信号を書き込む走査信号線ドライバとを備えた表示装置であって、上記の表示装置の駆動回路を、上記データ信号線ドライバとして備えていることを特徴としている。

上記の構成によれば、表示装置の駆動回路のサイズを小さくすることができるので、表示部における額縁面積、すなわち非表示領域の面積を小さくし、表示エリアの広い表示装置を実現できる。

本発明の一実施形態にかかるデータ信号線ドライバの構成を示すブロック図である。 本発明の一実施形態にかかるデータ信号線ドライバが備えられる表示装置の構成を示すブロック図である。 図２の表示装置における画素の構成を示すブロック図である。 本発明の一実施形態にかかるデータ信号線ドライバに備えられる、フリップフロップの構成を示すブロック図である。 本発明の一実施形態にかかるデータ信号線ドライバに備えられる、レベルシフタ制御回路の構成を示すブロック図である。 本発明の一実施形態にかかるデータ信号線ドライバに備えられる、レベルシフタの構成を示すブロック図である。 図４のフリップフロップ内に備えられる、フリップフロップの構成を示すブロック図である。 図８のフリップフロップの動作に関わる信号のタイミングチャートである。 図４に示したフリップフロップの動作に関わる信号のタイミングチャートである。 図４に示したフリップフロップを備えてなるシフトレジスタ部の動作に関わる信号のタイミングチャートである。 本発明の一実施形態にかかるデータ信号線ドライバにおける、重なり防止部に備えられる遅延回路の構成を示すブロック図である。 図１１に示した遅延回路の動作に関わる信号のタイミングチャートである。 本発明の一実施形態にかかるデータ信号線ドライバにおける、重なり防止部に備えられるバッファ回路の構成を示すブロック図である。 本発明の一実施形態にかかるデータ信号線ドライバにおける、重なり防止部のタイミングチャートである。 本発明の一実施形態にかかるデータ信号線ドライバにおける、サンプリング部の一構成例を示すブロック図である。 本発明の一実施形態にかかるデータ信号線ドライバにおける、サンプリング部の他の構成例を示すブロック図である。 本発明の一実施形態にかかるデータ信号線ドライバにおける、サンプリング部のさらに他の構成例を示すブロック図である。 本発明の一実施形態にかかるデータ信号線ドライバに、フリップフロップに代えて備えられる、シフトレジスタブロックの構成を示すブロック図である。 図１８のシフトレジスタブロックの動作に関わる信号のタイミングチャートである。 本発明の他の実施形態にかかるデータ信号線ドライバの構成を示すブロック図である。 本発明の他の実施形態にかかるデータ信号線ドライバに備えられる、フリップフロップＳＲＦＦの構成を示すブロック図である。 図２１のフリップフロップに備えられるセレクターの構成を示すブロック図である。 図２１のフリップフロップの動作に関わる信号の、シフト方向が順方向の場合のタイミングチャートである。 本発明の他の実施形態にかかるデータ信号線ドライバの動作に関わる信号の、図２１のフリップフロップを順方向にシフトさせた場合のタイミングチャートである。 図２１のフリップフロップの動作に関わる信号の、シフト方向が逆方向の場合のタイミングチャートである。 本発明の他の実施形態にかかるデータ信号線ドライバの動作に関わる信号の、図２１のフリップフロップを逆方向にシフトさせた場合のタイミングチャートである。 本発明の他の実施形態にかかるデータ信号線ドライバに、図２１のフリップフロップに代えて備えられる、シフトレジスタ回路の構成を示すブロック図である。 図２７のシフトレジスタ回路の動作に関わる信号の、シフト方向が順方向の場合のタイミングチャートである。 図２７のシフトレジスタ回路の動作に関わる信号の、シフト方向が逆方向の場合のタイミングチャートである。 従来のデータ信号線ドライバの構成を示すブロック図である。 図２２のデータ信号線ドライバの動作に関わる信号のタイミングチャートである。 本発明の一実施形態にかかるデータ信号線ドライバに備えられる、フリップフロップの変形例を示すブロック図である。 図３２に示したフリップフロップに備えられるレベルシフタ制御回路の構成を示すブロック図である。 図３２に示したフリップフロップに備えられるレベルシフタの構成を示すブロック図である。 図３２に示したフリップフロップの動作に関わる信号のタイミングチャートである。

〔実施形態１〕
本発明の一実施形態について、図を用いて説明する。図１は、本実施形態にかかる表示装置の駆動回路である、データ信号線ドライバ３１の構成を示すブロック図である。データ信号線ドライバ３１は、図２に示すように、液晶表示装置（表示装置）１のデータ信号線ＳＬ１・ＳＬ２・・・・を駆動するデータ信号線ドライバである。

（液晶表示装置１）
液晶表示装置１は画素の点順次かつ交流駆動を行うアクティブマトリクス型の液晶表示装置であり、マトリクス状に配された画素ＰＩＸを有する表示部２と、各画素ＰＩＸを駆動するデータ信号線ドライバ３１および走査信号線ドライバ４と、制御回路５と、データ信号線ＳＬ１・ＳＬ２・…および走査信号線ＧＬ１・ＧＬ２・…とを備えている。そして、制御回路５が各画素ＰＩＸの表示状態を示すビデオ信号ＶＩＤＥＯを生成し、このビデオ信号ＶＩＤＥＯに基づいて画像が表示されるようになっている。

各画素ＰＩＸは、相互に交差するｍ本の走査信号線ＧＬ１〜ＧＬｍおよびｎ本のデータ信号線ＳＬ１〜ＳＬｎによって区画されて成るマトリクス状の各領域にそれぞれ配置される。そして、データ信号線ドライバ３１および走査信号線ドライバ４が、制御回路５から入力されるＶＩＤＥＯ信号を、データ信号線ＳＬ１〜ＳＬｎおよび走査信号線ＧＬ１〜ＧＬｍを介して各画素ＰＩＸに順次書き込んでいくことで画像表示を行う。

図３は、ｊ番目の走査信号線ＧＬｊおよびｉ番目のデータ信号線ＳＬｊによって区画される領域に配置する画素ＰＩＸの構成を示している。なお、各画素ＰＩＸの構成は同様である。

この図に示すように、画素ＰＩＸは、スイッチング用トランジスタ（電界効果トランジスタ）ＳＷと、画素容量Ｃｐとからなる。画素容量Ｃｐは、液晶容量Ｃｌｃと、必要に応じて付加される補助容量Ｃｓとから構成されている。

スイッチング用トランジスタＳＷは、ゲートが走査信号線ＧＬに接続され、ソースがデータ信号線ＳＬに接続され、ドレインが画素容量Ｃｐ（液晶容量Ｃｌｃおよび補助容量Ｃｓ）に接続されている。なお、画素容量Ｃｐの他方の電極は、全画素ＰＩＸに共通の共通電極線に接続されている。

したがって、走査信号線ＧＬが選択されると、スイッチング用トランジスタＳＷが導通し、データ信号線ＳＬに印加された電圧が画素容量Ｃｐに印加される。一方、走査信号線ＧＬの選択期間が終了して、スイッチング用トランジスタＳＷが遮断されている間、画素容量Ｃｐは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射率は、液晶容量Ｃｌｃに印加される電圧によって変化する。したがって、走査信号線ＧＬを選択し、データ信号線ＳＬへビデオ信号ＶＩＤＥＯに応じた電圧を印加することで、画素ＰＩＸの表示状態を、ビデオ信号ＶＩＤＥＯに合わせて変化させることができる。

制御回路５は、クロック信号（正転クロック信号）ＳＣＫおよびその反転信号（反転クロック信号）ＳＣＫＢ、スタートパルスＳＳＰおよびその反転信号ＳＳＰＢ、およびビデオ信号ＶＩＤＥＯを生成してデータ信号線ドライバ３１へ向けて出力する。また、制御回路５は、データ信号線ドライバ３１へ予備充電電位ＰＶＩＤを供給する。さらに制御回路５は、クロック信号ＧＣＫ、スタートパルスＧＳＰ、および信号ＧＰＳを生成して走査信号線ドライバ４へ向けて出力する。

データ信号線ドライバ３１は、シフトレジスタ３１ａとサンプリング部３１ｂと重なり防止部３１ｃとレベルシフタＬＳとを備えている。

ここで、データ信号線ドライバ３１には、各画素ＰＩＸへの映像信号であるビデオ信号ＶＩＤＥＯが時分割で伝送されている。そして、データ信号線ドライバ３１は、タイミング信号となるクロック信号ＳＣＫ・ＳＣＫＢと、スタートパルスＳＳＰＢをレベルシフタＬＳによって所定の電圧に変換した信号ＳＳＰＢ’とに基づいたタイミングで、ビデオ信号ＶＩＤＥＯから、各画素ＰＩＸへの映像データを抽出する。具体的には、シフトレジスタ３１ａが、クロック信号ＳＣＫのオンタイミングに同期してスタートパルスＳＳＰＢ’を順次シフトすることによって、クロック信号ＳＣＫの半周期ずつタイミングが異なる出力信号Ｓ１〜Ｓｎを生成し、サンプリング部３１ｂが、その各出力信号Ｓ１〜Ｓｎが示すタイミングでＶＩＤＥＯ信号をサンプリングして、各データ信号線ＳＬ１〜ＳＬｎへ出力する。

走査信号線ドライバ４は、シフトレジスタ４ａを備えている。このシフトレジスタ４ａには、クロック信ＧＣＫ、スタートパルスＧＳＰ、信号ＧＰＳが入力される。そして、シフトレジスタ４ａが、クロック信号ＧＣＫに同期してスタートパルスＧＳＰを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号線ＧＬ１〜ＧＬｍへ線順次に出力する。これにより、各画素ＰＩＸに、ビデオ信号ＶＩＤＥＯが順次書き込まれ、画像表示が行われる。

なお、表示部２と、データ信号線ドライバ３１およびゲートドライバ４を含む周辺回路とは、製造時の手間と配線容量と配線抵抗とを削減するために、同一基板上にモノシリックに形成されている。また、より多くの画素ＰＩＸを集積し、表示面積を拡大するために、表示部２、データ信号線ドライバ３１、および走査信号線ドライバ４は、ガラス基板上に形成された多結晶シリコン薄膜トランジスタから構成されている。さらに、通常のガラス基板（歪み点が６００度以下のガラス基板）を用いても、歪み点以上のプロセスに起因するソリやタワミが発生しないように、上記多結晶薄膜シリコントランジスタは、６００度以下のプロセス温度で製造される。

（データ信号線ドライバ３１）
図１に示したように、データ信号線ドライバ３１は、シフトレジスタ３１ａとサンプリング部３１ｂと重なり防止部３１ｃとレベルシフタＬＳとを備えている。

（シフトレジスタ３１ａ）
シフトレジスタ３１ａは、複数段のセット・リセット型のフリップフロップ（パルス生成手段）ＳＲ（ＳＲ１・ＳＲ２・…・ＳＲｎ＋２）からなる。また、各フリップフロップＳＲは、クロック信号が入力されるＣＫ端子・ＣＫＢ端子と、セット信号が入力されるＣＩＮＢ端子と、リセット信号が入力されるＲＢ端子と、プリチャージ用の信号（予備充電用パルス）ＰＯ（ＰＯ１・ＰＯ２・…・ＰＯｎ）を出力するＰＯ端子と、サンプリング用の信号（タイミングパルス）ＱＢ（ＱＢ１・ＱＢ２・…・ＱＢｎ）を出力するＱＢ端子とを備えている。

奇数段目のフリップフロップＳＲ１・ＳＲ３・…では、ＣＫ端子に正転クロック信号（クロック信号）ＳＣＫが入力され、ＣＫＢ端子に反転クロック信号（クロック信号）ＳＣＫＢが入力される。また、偶数段目のフリップフロップＳＲ２・ＳＲ４・…では、ＣＫ端子に反転クロック信号（クロック信号）ＳＣＫＢが入力され、ＣＫＢ端子に正転クロック信号（クロック信号）ＳＣＫが入力される。

また、１段目のフリップフロップＳＲ１のＣＩＮＢ端子には、セット信号として、レベルシフタＬＳの出力信号ＳＳＰＢ’が入力される。２段目以降のフリップフロップＳＲ２・ＳＲ３・…・ＳＲｎ＋２のＣＩＮＢ端子には、各フリップフロップの前段のフリップフロップから出力されたサンプリング用の信号（タイミングパルス）ＱＢ１・ＱＢ２・…・ＱＢｎ＋１が入力される。

また、１段目からｎ段目までのフリップフロップＳＲ１・ＳＲ２・…・ＳＲｎにおけるＲＢ端子には、各フリップフロップの２段後ろのフリップフロップからの出力信号ＱＢ３・ＱＢ４・…・ＱＢｎ＋２がリセット信号として入力される。また、ｎ＋１段目のフリップフロップＳＲｎ＋１におけるＲＢ端子にはｎ＋２段目のフリップフロップＳＲｎ＋２の出力信号ＱＢｎ＋２が入力され、ｎ＋２番目のフリップフロップＳＲｎ＋２におけるＲＢ端子には、自身の出力信号ＱＢｎ＋２が入力される。

また、１段目からｎ段目までのフリップフロップＳＲ１・ＳＲ２・…・ＳＲｎにおけるＰＯ端子は、重なり防止部３１ｃにおける各段に対応する遅延回路Ｐｄ（Ｐｄ１・Ｐｄ２・…・Ｐｄｎ）に接続されており、このＰＯ端子からプリチャージ用の信号（予備充電用パルス）ＰＯが出力される。

（フリップフロップＳＲ）
図４は、各フリップフロップＳＲの構成を示すブロック図である。この図に示すように、各フリップフロップＳＲは、レベルシフタ制御回路ＣＮ、レベルシフタＬＳ１、セット・リセット型のフリップフロップＳＲ−ＦＦ、インバータＩ１、インバータＩ２を備えている。

（レベルシフタ制御回路ＣＮ）
図５は、レベルシフタ制御回路（制御回路）ＣＮの構成を示すブロック図である。この図に示すように、レベルシフタ制御回路ＣＮは、２つの入力端子ＩＮ１・ＩＮ２と出力端子ＣＮＯＵＴとを備えたノア（ＮＯＲ）回路ＮＲ１からなる。入力端子ＩＮ１には、フリップフロップＳＲ−ＦＦの出力信号Ｑが入力される。入力端子ＩＮ２には、各フリップフロップＳＲにおけるＣＩＮＢ端子への入力信号が入力される。そして、出力端子ＣＮＯＵＴから、レベルシフタＬＳ１におけるＥＮＡ端子および各フリップフロップＳＲにおけるＰＯ端子に、出力信号ＣＮＯが出力される。

（レベルシフタＬＳ１）
図６は、レベルシフタＬＳ１の一構成例を示すブロック図である。このレベルシフタＬＳ１は、大略的に、クロック信号ＳＣＫ，ＳＣＫＢをレベルシフトする昇圧・降圧部２１と、前記クロック信号ＳＣＫ，ＳＣＫＢの供給が不要な停止期間に、前記昇圧・降圧部２１への電力供給を遮断する電力供給制御部２２と、停止期間中、前記昇圧・降圧部２１とクロック信号ＳＣＫ，ＳＣＫＢが伝送される信号線とを遮断する入力制御部２３，２４と、前記停止期間中、前記昇圧・降圧部２１の入力スイッチング素子（Ｐ１１，Ｐ１２）を遮断する入力信号制御部２５，２６と、停止期間中、昇圧・降圧部２１の出力を所定の値に維持する出力安定部２７とを備えて構成されている。

前記昇圧・降圧部２１は、入力段の差動入力対であり、前記入力スイッチング素子となるソースが互いに接続されたＰ型のＭＯＳトランジスタＰ１１，Ｐ１２と、両トランジスタＰ１１，Ｐ１２のソースへ所定の電流を供給する定電流源Ｉｃと、カレントミラー回路を構成し、前記トランジスタＰ１１，Ｐ１２のドレインにそれぞれ接続されて能動負荷となるＮ型のＭＯＳトランジスタＮ１３，Ｎ１４と、差動入力対の出力を増幅するＣＭＯＳ構造のトランジスタＰ１５，Ｎ１６とを備えて構成される。この図６の構成は、トランジスタＰ１２側の入力ＣＫを出力ＬＳＯＵＴから正転出力する奇数番目のフリップフロップＳＲ１・ＳＲ３・…に備えられるレベルシフタＬＳ１の例を示しているけれども、偶数番目のフリップフロップＳＲ２・ＳＲ４・…に備えられるレベルシフタＬＳ１の場合は、クロック信号ＳＣＫ，ＳＣＫＢの入力が相互に振り替えて構成される。

前記トランジスタＰ１１のゲートには、前記入力制御部２４を構成するＮ型のＭＯＳトランジスタＮ３１を介してクロック信号ＳＣＫＢが入力され、トランジスタＰ１２のゲートには、前記入力制御部２３を構成するＮ型のＭＯＳトランジスタＮ３３を介してクロック信号ＳＣＫが入力される。また、前記トランジスタＰ１１のゲートは、前記入力信号制御部２６を構成するＰ型のＭＯＳトランジスタＰ３２を介してハイレベルＶｄｄの駆動電圧の電源ラインにプルアップされるようになっており、同様に前記トランジスタＰ１２のゲートは、前記入力信号制御部２５を構成するＰ型のＭＯＳトランジスタＰ３４を介してハイレベルＶｄｄの駆動電圧の電源ラインにプルアップされるようになっている。そして前記トランジスタＮ３１，Ｎ３３，Ｐ３２，Ｐ３４のゲートには、共通にＥＮＡ端子に入力されたレベルシフタ制御回路ＣＮからの出力信号ＣＮＯ（イネーブル信号ＥＮＡ）が与えられる。

したがって、レベルシフタ制御回路ＣＮからの出力信号ＣＮＯがアクティブのハイレベルとなると、前記トランジスタＮ３１，Ｎ３３を介してトランジスタＰ１１，Ｐ１２へのクロック信号ＳＣＫＢ，ＳＣＫの入力が許容されるとともに、トランジスタＰ３２，Ｐ３４は遮断している。これに対して、レベルシフタ制御回路ＣＮからの出力信号ＣＮＯが非アクティブのローレベルとなると、前記トランジスタＮ３１，Ｎ３３は遮断し、クロック信号ＳＣＫＢ，ＳＣＫの入力が阻止されるとともに、トランジスタＰ３２，Ｐ３４が導通し、トランジスタＰ１１，Ｐ１２のゲートがハイレベルＶｄｄにプルアップされて、入力段の該トランジスタＰ１１，Ｐ１２は、確実にオフする。

一方、前記トランジスタＮ１３，Ｎ１４のゲートは、互いに接続されるとともに、トランジスタＰ１１，Ｎ１３のドレインに接続されている。これに対して、互いに接続されたトランジスタＰ１２，Ｎ１４のドレインは出力端となり、前記トランジスタＰ１５，Ｎ１６のゲートに接続される。トランジスタＮ１３，Ｎ１４のソースは、前記電力供給制御部２２を構成するＮ型のＭＯＳトランジスタＮ２１を介して、ローレベルＶｓｓｄの駆動電圧の電源ラインに接続されている。前記ＭＯＳトランジスタＮ２１のゲートには、レベルシフタ制御回路ＣＮからの出力信号ＣＮＯが与えられる。

したがって、レベルシフタ制御回路ＣＮの出力信号ＣＮＯがアクティブのハイレベルとなると、前記トランジスタＮ２１を介して前記昇圧・降圧部２１へ電源供給が行われ、レベルシフタ制御回路ＣＮの出力信号ＣＮＯが非アクティブのローレベルとなると、前記昇圧・降圧部２１への電源供給は停止される。

また、前記出力安定部２７は、停止期間における該レベルシフタＬＳ１の出力信号ＬＳＯＵＴをローレベルＶｓｓｄの駆動電圧レベルに安定させる回路であり、ゲートにレベルシフタ制御回路ＣＮの出力信号ＣＮＯが与えられ、前記トランジスタＰ１５，Ｎ１６のゲートを前記ハイレベルＶｄｄの駆動電圧の電源ラインにプルアップ接続するＰ型のＭＯＳトランジスタＰ４１から構成されている。

上述のように構成されるレベルシフタＬＳ１では、レベルシフタ制御回路ＣＮの出力信号が動作を示している場合（ハイレベル）、トランジスタＮ２１，Ｎ３１，Ｎ３３が導通し、トランジスタＰ３２，Ｐ３４，Ｐ４１が遮断する。この状態では、定電流源Ｉｃからの電流は、トランジスタＰ１１，Ｎ１３、あるいはトランジスタＰ１２，Ｎ１４を介した後、さらにトランジスタＮ２１を介して流れる。また、両トランジスタＰ１２，Ｐ１１のゲートには、クロック信号ＳＣＫ，ＳＣＫＢが印加される。この結果、両トランジスタＰ１１，Ｐ１２のゲートには、それぞれのゲート−ソース間電圧の比率に応じた量の電流が流れる。一方、トランジスタＮ１３，Ｎ１４は、能動負荷として働くので、トランジスタＰ１２，Ｎ１４の接続点の電圧は、前記クロック信号ＳＣＫ，ＳＣＫＢの電圧レベル差に応じた電圧となる。当該電圧は、トランジスタＰ１５，Ｎ１６で電力増幅された後、出力信号ＯＵＴとして出力される。

前記昇圧・降圧部２１は、クロック信号ＳＣＫ，ＳＣＫＢによって入力段のトランジスタＰ１２，Ｐ１１の導通／遮断を切り替える構成、すなわち電圧駆動型とは異なり、動作中、入力段のトランジスタＰ１２，Ｐ１１が常時導通する電流駆動型であり、上述のように両トランジスタＰ１２，Ｐ１１のゲート−ソース間電圧の比率に応じて定電流源Ｉｃからの電流を分流することによって、前記クロック信号ＳＣＫ，ＳＣＫＢの振幅が入力段のトランジスタＰ１２，Ｐ１１の閾値よりも低い場合であっても、何ら支障なく、クロック信号ＳＣＫ，ＳＣＫＢをレベルシフトできる。

この結果、レベルシフタＬＳ１は、ＥＮＡ端子にレベルシフタ制御回路ＣＮからの出力信号ＣＮＯでアクティブのハイレベルが印加されると、クロック信号ＳＣＫ，ＳＣＫＢの振幅が駆動電圧のハイ側とロー側との差（Ｖｃｃ＝Ｖｄｄ−Ｖｓｓｄ、たとえば１５Ｖ程度）より低い場合（たとえば、前記映像信号の生成回路からの５Ｖ程度）でも、振幅が前記差Ｖｃｃにまで昇圧・降圧された出力信号ＬＳＯＵＴを出力する。

これとは逆に、レベルシフタ制御回路ＣＮからの出力信号ＣＮＯが動作停止を示す非アクティブのローレベルの場合、定電流源Ｉｃから、トランジスタＰ１１，Ｎ１３、あるいはトランジスタＰ１２，Ｎ１４を介して流れようとする電流は、トランジスタＮ２１によって遮断される。したがって、当該電流に起因する消費電力を削減できる。

また、この状態では、各入力制御部２３，２４のトランジスタＮ３３，Ｎ３１が遮断する。したがって、クロック信号ＳＣＫ，ＳＣＫＢを伝送する信号線と、入力段の各トランジスタＰ１２，Ｐ１１のゲートとが切り離される。また、停止中は、各入力信号制御部２５，２６のトランジスタＰ３４，Ｐ３２が導通するので、前記両トランジスタＰ１１，Ｐ１２のゲート電圧はいずれもハイレベルの駆動電圧Ｖｄｄにプルアップされ、両トランジスタＰ１１，Ｐ１２は遮断する。これによって、トランジスタＮ２１を遮断する場合と同様に、定電流源Ｉｃが出力する電流分だけ、消費電力を低減できる。

しかしながら、この状態では、両トランジスタＰ１１，Ｐ１２へ電流が供給されないので、両トランジスタＰ１１，Ｐ１２は差動入力対として動作することができず、出力端、すなわちトランジスタＰ１２，Ｎ１４のドレイン同士の接続点の電位が決定できなくなる。そこで、前記イネーブル信号ＥＮＡが動作停止を示している場合には、さらに出力安定部２７のトランジスタＰ４１が導通する。この結果、前記出力端、すなわちトランジスタＰ１５，Ｎ１６のゲート電位は、ハイレベルの駆動電圧Ｖｄｄにプルアップされ、トランジスタＮ１６が導通し、出力信号ＬＳＯＵＴはローレベルとなる。

こうして、レベルシフタ制御回路ＣＮからの出力信号ＣＮＯが動作停止を示している期間、レベルシフタＬＳ１の出力信号ＬＳＯＵＴは、クロック信号ＳＣＫ，ＳＣＫＢに拘わらず、ローレベルに保たれる。

（フリップフロップＳＲ−ＦＦ）
図７は、フリップフロップＳＲ−ＦＦの一構成例を示すブロック図である。この図に示すように、フリップフロップＳＲ−ＦＦは、ハイレベルの駆動電圧Ｖｄｄの電源ラインとローレベルの駆動電圧Ｖｓｓｄの電源ラインとの間に、Ｐ型のＭＯＳトランジスタＰ１およびＮ型のＭＯＳトランジスタＮ２，Ｎ３が互いに直列に接続されている。

そして、トランジスタＰ１，Ｎ３のゲートは、そのフリップフロップＳＲ−ＦＦにおけるセット入力端子であるＳＢ端子に接続されており、レベルシフタＬＳ１の出力信号ＬＳＯがインバータＩ１によって反転された、ローアクティブの信号ＳＢが与えられる。

また、トランジスタＮ２のゲートは、そのフリップフロップＳＲ−ＦＦにおけるリセット入力端子であるＲ端子に接続されており、各フリップフロップＳＲにおけるＲＢ端子に入力された２段後ろのフリップフロップＳＲの出力信号ＱＢがインバータＩ２によって反転された、ハイアクティブの信号Ｒが与えられる。さらに、互いに接続された前記トランジスタＰ１，Ｎ２のドレイン電位は、インバータＩＮＶ１で反転されて前記反転出力信号ＱＢとなり、もう１段のインバータＩＮＶ２で正転されて正転出力信号Ｑとなる。

一方、電源ライン間にはまた、Ｐ型のＭＯＳトランジスタＰ４，Ｐ５およびＮ型のＭＯＳトランジスタＮ６，Ｎ７が互いに直列に接続されている。トランジスタＰ５，Ｎ６のドレインは前記インバータＩＮＶ１の入力に接続されており、両トランジスタＰ５，Ｎ６のゲートにはそのインバータＩＮＶ１による反転出力信号ＱＢが帰還されている。

さらに、前記トランジスタＰ４のゲートは、そのフリップフロップＳＲ−ＦＦにおけるリセット入力端子であるＲ端子に接続されており、信号Ｒが与えられる。また、前記トランジスタＮ７のゲートは、そのフリップフロップＳＲ−ＦＦにおけるセット入力端子に接続されており、信号ＳＢが与えられる。

したがって、フリップフロップＳＲ−ＦＦでは、図８に示すように、リセット信号Ｒが非アクティブ（ローレベル）である間に、セット信号ＳＢがアクティブ（ローレベル）に変化すると、前記トランジスタＰ１が導通して、インバータＩＮＶ１の入力をハイレベルに変化させる。これによって、正転出力信号Ｑはハイレベルに、反転出力信号ＱＢはローレベルへと変化する。この状態では、リセット信号ＲおよびインバータＩＮＶ１の反転出力信号ＱＢによって、トランジスタＰ４，Ｐ５が導通し、インバータＩＮＶ１の入力が前記ハイレベルに保持される。また、リセット信号ＲおよびインバータＩＮＶ１の反転出力信号ＱＢによって、トランジスタＮ２，Ｎ６が遮断し、セット信号ＳＢが非アクティブ（ハイレベル）に変化しても、インバータＩＮＶ１の入力はハイレベルに保持され、正転出力信号Ｑはハイレベルに、反転出力信号ＱＢはローレベルのまま保持される。

その後、リセット信号Ｒがアクティブ（ハイレベル）になると、トランジスタＰ４が遮断し、トランジスタＮ２が導通する。ここで、セット信号ＳＢが非アクティブ（ハイレベル）のままなので、トランジスタＰ１は遮断し、トランジスタＮ３が導通する。したがって、インバータＩＮＶ１の入力がローレベルに駆動され、正転出力信号Ｑがローレベル、反転出力信号ＱＢはハイレベルへと変化する。こうして、前記ローアクティブのセット信号ＳＢでローアクティブの反転出力信号ＱＢをセットし、ハイアクティブのリセット信号Ｒで前記反転出力信号ＱＢをリセットするセット・リセット型のフリップフロップを実現することができる。

（フリップフロップＳＲの動作）
図９は、奇数段目のフリップフロップＳＲ１・ＳＲ３・…のタイミングチャートである。なお、偶数段目のフリップフロップＳＲ２・ＳＲ４・…については、図９における各信号が、クロック信号ＳＣＫに対して半周期分だけずれて動作する。すなわち、偶数段目のフリップフロップＳＲ２・ＳＲ４・…は、図１に示したように、ＣＫ端子に反転クロック信号（クロック信号）ＳＣＫＢが入力され、ＣＫＢ端子に正転クロック信号（クロック信号）ＳＣＫが入力されている。このため、奇数段目のフリップフロップとは、クロック信号の１クロック分（半周期分）だけずれた動作をする。

図９に示すように、レベルシフタ制御回路ＣＮに入力される信号ＣＩＮＢがロー（Ｌｏｗ）レベルのなった時、その瞬間における同じ段のフリップフロップＳＲ内のフリップフロップＳＲ−ＦＦの出力Ｑは非アクティブのローレベルを出力している。このため、レベルシフタ制御回路ＣＮの出力信号ＣＮＯはハイ（Ｈｉｇｈ）レベルとなる。

この、ハイレベルの信号ＣＮＯはレベルシフタＬＳ１のＥＮＡ端子に入力される。そして、レベルシフタＬＳ１はＥＮＡ端子にハイレベルが入力されると、レベルシフタ動作が可能な状態となり、入力信号ＳＣＫをレベルシフトした信号が出力信号ＬＳＯとして出力される。

ここで、ＥＮＡ端子に入力される信号（レベルシフタ制御回路ＣＮの出力信号ＣＮＯ）がハイレベルになった時点では、クロック信号ＳＣＫはローレベルなので、レベルシフタＬＳ１の出力信号ＬＳＯはローレベルのままとなる。そして、クロック信号ＳＣＫが約１クロック分後（クロック信号ＳＣＫの約半周期後）にハイレベルになると、レベルシフタＬＳ１の出力信号ＬＳＯはハイレベルに切り変わる。

このハイレベルのレベルシフタＬＳ１の出力信号ＬＳＯは、インバータＩ１を通ってローレベルになり、フリップフロップＳＲ−ＦＦの入力端子ＳＢに入力される。

フリップフロップＳＲ−ＦＦの入力端子ＳＢにローレベルが入力されると、ＳＲ−ＦＦがセットされてアクティブとなり、フリップフロップＳＲ−ＦＦの出力信号Ｑはハイレベルに、出力信号ＱＢはローレベルになる。

ここで、フリップフロップＳＲ−ＦＦの出力信号Ｑはレベルシフタ制御回路ＣＮに入力（フィードバック）されているので、出力信号Ｑがハイレベルになった瞬間に、レベルシフタ制御回路ＣＮの出力信号ＣＮＯがローレベルになる。

出力信号ＣＮＯのローレベルがレベルシフタＬＳ１の端子ＥＮＡに入力されると、レベルシフタＬＳ１は非動作状態となる。レベルシフタＬＳ１が非動作状態になると、レベルシフタＬＳ１の出力信号ＬＳＯはローレベルになる。出力信号ＬＳＯがローレベルになっても、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢは、リセット端子Ｒにハイレベルが入力されるまで、アクティブレベル（出力信号Ｑはハイレベル、出力信号ＱＢはローレベル）を出力し続ける。

なお、フリップフロップＳＲ−ＦＦのリセット端子Ｒには、そのフリップフロップＳＲ−ＦＦが備えられるフリップフロップＳＲの２段後ろのフリップフロップＳＲの出力信号ＱＢが、インバータＩ２によって反転されて入力される。したがって、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢは、図９に示すように、アクティブになった後、クロック信号ＳＣＫが２クロック分（クロック信号ＳＣＫの１周期）が入力されたときに、非アクティブにリセットされる。

また、レベルシフタ制御回路ＣＮの入力端子ＩＮ２に入力される入力信号ＣＩＮＢは、前段のフリップフロップＳＲの出力信号ＱＢなので、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢがアクティブになった後、クロック信号ＳＣＫが１クロック分（クロック信号ＳＣＫの半周期）が入力されたときに、ハイレベルとなる。

したがって、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢがアクティブレベルから非アクティブレベルに戻った時には、入力端子ＩＮ２に入力される入力信号ＣＩＮＢはすでにハイレベルとなっているので、レベルシフタ制御回路ＣＮの出力信号ＣＮＯはローレベルのままになる。これにより、レベルシフタＬＳ１は非動作状態となるので、レベルシフタＬＳ１の出力信号ＬＳＯはローレベルのままである。このため、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢは非アクティブレベル（出力信号Ｑはローレベル、出力信号ＱＢはハイレベル）に確実に保持される。

また、図９のタイミングチャートに示したレベルシフタ制御回路ＣＮの出力信号ＣＮＯは、先行プリチャージ用のパルス（プリチャージ信号）ＰＯ（ＰＯ１・ＰＯ２・…・ＰＯｎ）として、重なり防止部３１ｃにおける自分の段の遅延回路Ｐｄ（Ｐｄ１・Ｐｄ２・…・Ｐｄｎ）へと入力される。

上記したように、フリップフロップＳＲでは、出力信号Ｑがレベルシフタ制御回路ＣＮにフィードバックされており、出力信号ＱＢがアクティブ（ローレベル）になるより前に、レベルシフタ制御回路ＣＮの出力信号ＣＮＯがハイレベルになるようになっている。したがって、このレベルシフタ制御回路ＣＮの出力信号ＣＮＯをプリチャージ用の信号ＰＯとして用いることにより、サンプリング用パルスとなるＱＢに先行してプリチャージを行うことができる。

図１０は、各フリップフロップＳＲ１・ＳＲ２・…・ＳＲｎの出力信号の波形を示したタイミングチャートである。

この図に示すように、１段目のフリップフロップＳＲ１では、ＣＩＮＢ端子に入力されるレベルシフタＬＳの出力信号ＳＳＰＢ’がハイレベルからローレベルになると、ＰＯ端子からの出力信号ＰＯ１がハイレベルになる。そして、クロック信号ＳＣＫがローレベルからハイレベルになると、ＱＢ端子からの出力信号ＱＢ１がハイレベルからローレベルに切り替わる。また、出力信号Ｑ１は、上記したように、レベルシフタ制御回路ＣＮにフィードバックされており、出力信号ＱＢ１がローレベル（出力信号Ｑ１がハイレベル）になると、ＰＯ端子からの出力信号ＰＯ１はローレベルとなる。

また、フリップフロップＳＲ１の出力信号ＱＢ１は、２段目のフリップフロップＳＲ２のＣＩＮＢ端子に入力されているので、出力信号ＱＢ１がローレベルになると、２段目のフリップフロップＳＲ２における端子ＰＯからの出力信号ＰＯ２はハイレベルになる。その後、クロック信号ＳＣＫがローレベル（クロック信号ＳＣＫＢがハイレベル）になると、ＱＢ端子からの出力信号ＱＢ２がハイレベルからローレベルに切り替わる。そして、これにより、ＰＯ端子からの出力信号ＰＯ２はローレベルとなる。

また、フリップフロップＳＲ２の出力信号ＱＢ２は、３段目のフリップフロップＳＲ３のＣＩＮＢ端子に入力されているので、出力信号ＱＢ２がローレベルになると、３段目のフリップフロップＳＲ３におけるＰＯ端子からの出力信号ＰＯ３はハイレベルになる。その後、クロック信号ＳＣＫがローレベルからハイレベルになると、ＱＢ端子からの出力信号ＱＢ３がハイレベルからローレベルに切り替わる。そして、これにより、ＰＯ端子からの出力信号ＰＯ３はローレベルとなる。ここで、３段目のフリップフロップＳＲ３の出力信号ＱＢ３は、１段目のフリップフロップＳＲ１のＲＢ端子に入力されているので、３段目のフリップフロップＳＲ３の出力信号ＱＢ３がローレベルに切り替わると、１段目のフリップフロップＳＲ１の出力信号ＱＢ１はハイレベルにリセットされる。

以降のフリップフロップＳＲについても、ｎ段目のフリップフロップＳＲｎの出力信号ＱＢｎが、ローレベルになった後、ｎ＋２段目のフリップフロップＳＲｎ＋２の出力信号ＱＢｎ＋２がローレベルになることによってハイレベルにリセットされるまで、同様の動作が行われる。ここで、ｎ＋１段目およびｎ＋２段目のフリップフロップは、ｎ−１段目およびｎ−２段目のフリップフロップの出力信号ＱＢｎ−１・ＱＢｎをリセットするタイミングを出力するためのダミー回路として機能する。

（重なり防止部３１ｃ）
図９および図１０に示したように、各フリップフロップＳＲからのプリチャージ用の出力信号ＰＯのアクティブ期間（ハイレベル期間）と、サンプリング用の出力信号ＱＢのアクティブ期間（ローレベル期間）とは、一部重なる期間がある。このため、各フリップフロップＳＲの出力信号ＰＯおよび出力信号ＱＢをそのまま用いて、各ソースバスラインのプリチャージおよびサンプリングを行うと、ビデオ信号ＶＩＤＥＯの配線と予備充電電位ＰＶＩＤを供給する配線がソースバスラインを介してショート（短絡）してしまう。

そこで、データ信号線ドライバ３１には、各フリップフロップＳＲの出力信号ＰＯおよび出力信号ＱＢが互いに重なることを防止するための、重なり防止部３１ｃが設けられている。

重なり防止部３１ｃは、遅延（ディレイ）回路Ｐｄ（Ｐｄ１・Ｐｄ２・…・Ｐｄｎ）およびバッファ回路Ｐｂ（Ｐｂ１・Ｐｂ２・…・Ｐｂｎ）（遅延手段）と、重なり除去回路（重なり除去手段）であるノア（ＮＯＲ）回路ＮＯＲ（ＮＯＲ１・ＮＯＲ２・…・ＮＯＲｎ）とを備えている。

図１１は、遅延回路Ｐｄの構成を示すブロック図である。この図に示すように、遅延回路Ｐｄは、入力信号ｉｎを、インバータ回路ｉｎｖを介して反転させた後２つに分岐し、一方の信号Ｂはそのままノア回路ｎｏｒに入力させ、他方の信号Ａは、信号を遅延させるために複数の縦続接続されたインバータ回路を通した後ノア回路ｎｏｒに入力させる構成である。図１２のタイミングチャートに示すように、遅延回路Ｐｄの出力信号ｏｕｔは、入力信号ｉｎのパルスの立ち下がり（後端）はそのままに、パルスの立ち上がり（前端）だけを遅らせることができる。

遅延回路Ｐｄは、シフトレジスタ３１ａにおける各フリップフロップＳＲ１・ＳＲ２・…・ＳＲｎの端子ＰＯに接続された各予備充電用パルスＰＳＭＰ（ＰＳＭＰ１・ＰＳＭＰ２・…・ＰＳＭＰｎ）の出力ラインそれぞれに対して備えられている。なお、遅延回路Ｐｄ１・Ｐｄ２・…の出力は順に、出力信号ＤＯ１・ＤＯ２・…であり、それぞれ対応するバッファ回路Ｐｂ１・Ｐｂ２・…に入力される。

各バッファ回路Ｐｂは、入力信号を電流増幅する回路であって、例えば、図１３に示すように、複数（この図では４つ）のインバータ回路が縦続接続されたバッファである。バッファ回路Ｐｂ１・Ｐｂ２・…の出力は順に、出力信号（予備充電用パルス）ＰＳＭＰ１・ＰＳＭＰ２・…であり、それぞれサンプリング部３１ｂに入力される。

また、バッファ回路Ｐｂの出力信号ＰＳＭＰ（ＰＳＭＰ１・ＰＳＭＰ２・…・ＰＳＭＰｎ）は、それぞれノア回路ＮＯＲ１・ＮＯＲ２・…・ＮＯＲｎにおける一方の入力端子にも入力される。そして、各ノア回路ＮＯＲ１・ＮＯＲ２・…・ＮＯＲｎにおける他方の入力端子には、シフトレジスタ３１ａにおける各フリップフロップＳＲ１・ＳＲ２・…・ＳＲｎの出力信号ＱＢ１・ＱＢ２・…・ＱＢｎがそれぞれ入力される。

ノア回路ＮＯＲ１・ＮＯＲ２・…・ＮＯＲｎの出力は順に、出力信号ＮＯＵＴ１・ＮＯＵＴ２・…・ＮＯＵＴｎであり、それぞれ対応するバッファ回路Ｓｂ１・Ｓｂ２・…・Ｓｂｎに入力される。そして、バッファ回路Ｓｂ１・Ｓｂ２・…・Ｓｂｎの出力は順に、サンプリング用の信号（タイミングパルス）ＳＭＰ１・ＳＭＰ２・…・ＳＭＰｎとしてサンプリング部３１ｂに入力される。

図１４は、重なり防止部３１ｃのタイミングチャートである。この図に示すように、１段目のフリップフロップＳＲ１における端子ＰＯからの出力信号ＰＯ１は、遅延回路Ｐｄ１及びバッファ回路Ｐｂ１によって遅延され、出力信号ＰＳＭＰ１として出力される。

この出力信号ＰＳＭＰ１はＮＯＲ回路ＮＯＲ１の一方の入力端子に入力される。また、ＮＯＲ回路ＮＯＲ１の他方の入力端子には、１段目のフリップフロップＳＲ１における端子ＱＢからの出力信号ＱＢ１が入力される。したがって、バッファ回路Ｐｂ１の出力信号ＰＳＭＰ１とフリップフロップＳＲ１における端子ＱＢからの出力信号ＱＢ１とが共にローレベルとなった場合に、ＮＯＲ回路ＮＯＲ１の出力信号ＮＯＵＴ１がハイレベルとなり、それ以外の場合には出力信号ＮＯＵＴ１はローレベルとなる。

これにより、ＮＯＲ回路ＮＯＲ１からは、１段目のフリップフロップＳＲ１からの出力信号ＱＢにおける、バッファ回路Ｐｂ１の出力信号ＰＳＭＰ１との重なり部分（図１１の斜線部参照）が除去されて反転された、出力信号ＮＯＵＴ１が出力される。

そして、このＮＯＲ回路ＮＯＲ１の出力信号ＮＯＵＴ１は、バッファ回路Ｓｂ１に入力され、遅延されて出力信号ＳＭＰ１としてサンプリング部３１ｂに出力される。

これにより、図１４に示すように、１段目のフリップフロップＳＲ１の出力信号ＱＢ１におけるアクティブ期間（ローレベル期間）は、ＮＯＲ回路ＮＯＲ１によってプリチャージ（予備充電）用の信号ＰＳＭＰ１におけるアクティブ期間（ハイレベル期間）との重なり部分を除去されて非アクティブ期間（ローレベル期間）とされ、さらに反転されて信号ＮＯＵＴ１とされた後、さらに、バッファ回路Ｓｂ１によって遅延されて出力され、サンプリング用の信号ＳＭＰ１とされる。したがって、プリチャージ用の信号ＰＳＭＰ１のアクティブ期間とサンプリング用の信号ＳＭＰ１のアクティブ期間とは、重なることがない。

各フリップフロップＳＲについても同様に、プリチャージ用の信号ＰＳＭＰ（ＰＳＭＰ１・ＰＳＭＰ２・…）のアクティブ期間と、サンプリング用の信号ＳＭＰ（ＳＭＰ１・ＳＭＰ２・…）のアクティブ期間との重なり部分が除去される。

このように、重なり除去回路（重なり防止部）３１ｃは、各フリップフロップＳＲの出力信号ＱＢのアクティブ期間から、予備充電用パルスＰＳＭＰのアクティブ期間との重なり部分を除去し、サンプリング部３１ｂへと入力されるタイミングパルスＳＭＰを生成する。これにより、予備充電用パルスＰＳＭＰの後端（立ち下がり）とタイミングパルスＳＭＰの前端（立ち上がり）とが同期するようなフリップフロップの出力を利用したとしても、予備充電用パルスＰＳＭＰの後端とタイミングパルスＳＭＰの前端とが重なることを確実に防止できる。したがって、ビデオ信号ＶＩＤＥＯと予備充電電位ＰＶＩＤとがデータ信号線ＳＬ（ＳＬ１・ＳＬ２・…・ＳＫｎ）上で衝突するといった事態の招来を確実に回避することができる。

ところで、ｉ段目（ｉは１〜ｎの整数）のフリップフロップＳＲｉの出力信号ＱＢｉは、アクティブ期間（ローレベル）になった後、ｉ＋２段目のフリップフロップＳＲｉ＋２の出力信号ＱＢｉ＋２のローレベルが、フリップフロップＳＲｉのＲＢ端子に入力されたときにリセットされて非アクティブ期間（ハイレベル）となる。このため、図１４に示すように、フリップフロップＳＲｉ＋２の出力信号ＱＢｉ＋２の前端（立ち下がり）と、フリップフロップＳＲｉの出力信号ＱＢｉの後端（立ち上がり）とは、ほぼ同時、またはわずかに重なる期間がある。

一方、異なるデータ信号線（ソースバスライン）についてのサンプリング用の信号（タイミングパルス）ＳＭＰ同士が重なると、異なるデータ信号線について同じビデオ信号ＶＩＤＥＯを共有してしまうことになり、画面にノイズが乗るといった不具合が生じる。

これに対して、データ信号線ドライバ３１では、各フリップフロップＳＲの出力信号ＱＢのアクティブ期間は、ＮＯＲ回路ＮＯＲによって、プリチャージ用の信号ＰＳＭＰのアクティブ期間との重なり期間を除去される。ここで、プリチャージ用の信号ＰＳＭＰは、各フリップフロップＳＲの出力信号ＰＯが、遅延回路Ｐｄおよびバッファ回路Ｐｂによって遅延されたものであり、この遅延量（遅延時間）は、ｉ段目のフリップフロップＳＲｉの出力信号ＱＢｉのアクティブ期間と、ｉ＋２段目のフリップフロップＳＲｉ＋２の出力信号ＱＢｉ＋２のアクティブ期間との重なり期間（重なり時間）よりも長い。

したがって、ｉ番目のデータ信号線ＳＬｉに対するサンプリング用の信号ＳＭＰｉと、そのｉ＋２番目のデータ信号線ＳＬｉ＋２に対するサンプリング用の信号ＳＭＰｉ＋２との重なり期間を確実に除去できる。例えば、図１４に示したように、１番目のデータ信号線ＳＬ１に対するサンプリング用の信号ＳＭＰ１と、その３番目のデータ信号線ＳＬ３に対するサンプリング用の信号ＳＭＰ３とは、互いのアクティブ期間が重なることはない。これにより、サンプリング用の信号（タイミングパルス）ＳＭＰ同士の重なりをも回避することができるので、画質の低下を確実に防止できる。

（サンプリング部３１ｂ）
図１５は、サンプリング部３１ｂの一構成例を示す回路図である。この図に示すように、サンプリング部（書き込み回路、予備充電回路）３１ｂは、インバータＩＰ（Ｉｐ１・Ｉｐ２・…・ＩＰｎ）およびスイッチ（第２スイッチ）ＳＷｐ（ＳＷｐ１・ＳＷｐ２・…・ＳＷｐｎ）によって構成される予備充電回路と、インバータＩｓ（Ｉｓ１・Ｉｓ２・…・Ｉｓｎ）およびスイッチ（第２スイッチ）ＳＷｓ（ＳＷｓ１・ＳＷｓ２・…・ＳＷｓｎ）によって構成される書き込み回路とを備えている。

スイッチＳＷｓは、入力信号がゲート（第１制御端子）に直接入力されるＮチャネルＭＯＳトランジスタ（ＴＦＴ）および入力信号が反転された信号がゲートに入力されるＰチャネルＭＯＳトランジスタ（ＴＦＴ）からなるアナログスイッチである。

インバータＩｓは、入力されるサンプリング用信号ＳＭＰを反転し、対応するスイッチＳＷｓにおけるＰチャネルＭＯＳトランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲートに入力する。（インバータＩｓは、上記入力信号を反転させ且つ重なり防止部３１ｃにおけるバッファ回路Ｓｂの機能の一部を持つと考えてよい）なお、上記各スイッチＳＷｓの入力信号である各サンプリング用信号ＳＭＰは、上記した重なり防止部３１ｃにおける各バッファ回路Ｓｂの出力信号である。

各ＭＯＳトランジスタのゲートは容量性の制御端子であり、各スイッチＳＷｓは、ゲートの充電電圧に応じて導通と非導通とが切り換わる。各スイッチＳＷｓにおけるチャネル経路の一端には、外部から供給されるアナログのビデオ信号（書き込み信号）ＶＩＤＥＯがそれぞれ共通に入力される。

スイッチＳＷｐは、入力信号がゲート（第２制御端子）に直接入力されるＮチャネルＭＯＳトランジスタおよびその入力信号が反転された信号がゲートに入力されるＰチャネルＭＯＳトランジスタからなるアナログスイッチである。

インバータＩｐは、入力されるプリチャージ用信号ＰＳＭＰを反転し、ＰチャネルＭＯＳトランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲートに入力する。（インバータＩｐは、上記入力信号を反転させ且つ重なり防止部３１ｃにおけるバッファ回路Ｐｂの機能の一部を持つと考えてよい）。なお、上記各スイッチＳＷｐの入力信号である各プリチャージ用信号ＰＳＭＰは、上記した重なり防止部３１ｃにおける各バッファ回路Ｐｂの出力信号である。

各ＭＯＳトランジスタのゲートは容量性の制御端子であり、各スイッチＳＷｐは、ゲートの充電電圧に応じて導通と非導通とが切り換わる。各スイッチＳＷｐにおけるチャネル経路の一端には、外部から印加される予備充電電位ＰＶＩＤが共通に入力される。

また、各スイッチＳＷｓにおけるチャネル経路の他端と、各スイッチＳＷｐにおけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬ（ＳＬ１・ＳＬ２・…ＳＬｎ）に接続されている。

これにより、プリチャージ用信号ＰＳＭＰｉがアクティブ（ハイレベル）になることで、スイッチＳＷｐｉは導通し（以下、スイッチが導通する或いは非導通になると表現する）、予備充電電位ＰＶＩＤがデータ信号線ＳＬｉに印加され、データ信号線ＳＬｉと、選択されている画素の容量とが予備充電される。ここで、上記したように、プリチャージ用信号ＰＳＭＰｉがアクティブ（ハイレベル）の期間については、サンプリング用信号ＳＭＰｉは、重なり防止部３１ｃによって確実に非アクティブとなっている。したがって、スイッチＳＷｓｉは確実に非導通であり、予備充電電位ＰＶＩＤとビデオ信号ＶＩＤＥＯとがデータ信号線ＳＬｉ上で衝突することはない。

そして、サンプリング用信号ＳＭＰｉがアクティブ（ハイレベル）になると、スイッチＳＷｓｉが導通する。これにより、データ信号線ＳＬｉにはビデオ信号ＶＩＤＥＯが供給され、データ信号線ＳＬｉおよび画素容量が所定の電圧に充電される。すなわち、ビデオ信号ＶＩＤＥＯのサンプリングが行われ、上記所定周期中の各データ信号線が順次サンプリングの期間となるサンプリング実効期間（書き込み実効期間）が開始される。このとき、プリチャージ用信号ＰＳＭＰｉは確実に非アクティブになっているため、スイッチＳＷｐｉは非導通となっており、予備充電電位ＰＶＩＤとビデオ信号ＶＩＤＥＯとがデータ信号線ＳＬｉ上で衝突することはない。

このようにして、データ信号線ＳＬｉの予備充電を行った後に当該データ信号線ＳＬｉにビデオ信号ＶＩＤＥＯを供給するという動作を順次繰り返し、点順次でサンプリングが行われていく。ここで、前後する各サンプリングの期間はクロック信号ＳＣＫ・ＳＣＫＢの半周期分ずつ重複している。この場合、各サンプリングの期間におけるタイミングパルスの立ち下がり（後端）時の画素容量及びデータ信号線の充電電位でサンプリング電位が決定される。

以上のように、データ信号線ドライバ３１では、各フリップフロップＳＲｉにおける自分の段の信号を用いて、その段に対応するデータ信号線および画素容量の予備充電を行う。このため、従来例とは異なり、シフトレジスタの最初の段にダミー段を必要としない。したがって、データ信号線ドライバ３１のサイズおよびその周りを引き回す配線領域のサイズを小型化し、パネル外形サイズを縮小するとともに、パネル外形サイズに対する表示領域のサイズの比率を大きくことができる。

また、データ信号線ドライバ３１では、遅延回路Ｐｄからの出力信号ＤＯ１・ＤＯ２・…は、予備充電用パルスを電流増幅するためのバッファ回路Ｐｂにて遅延を受けるので、最終的な予備充電用パルスであるバッファ回路Ｐｂより出力された出力信号ＰＳＭＰのアクティブ期間の後端は、フリップフロップＳＲからの出力信号ＱＢのアクティブ期間の前端と重なりあっている。このため、ＮＯＲ回路ＮＯＲ１・ＮＯＲ２・…において、タイミングパルスＳＭＰにおけるアクティブ期間の前端のうち、予備充電用パルスのアクティブ期間との重なり部分を確実に除去することができる。

また、遅延回路Ｐｄは、信号の後端の遅延を極力少ないように設計されてはいるが、信号は回路を通過する限り必ず遅延を生じる。このため、バッファ回路Ｐｂで生じる信号の遅延に加えて、遅延回路Ｐｄで生じる信号の後端の遅延も、予備充電用パルスとタイミングパルスとの重なり、および、タイミングパルス同士の重なり除去に貢献していると言える。

なお、ＮＯＲ回路ＮＯＲに入力される予備充電用パルスＰＳＭＰのフリップフロップＳＲからの出力信号ＰＯに対する遅延量が、タイミングパルスＳＭＰの前端を除去することでタイミングパルスＳＭＰ同士の重なりを防止できるほどに十分でない場合には、遅延回路Ｐｄの前やバッファ回路Ｐｂの前に遅延用のインバータ回路を追加したり、バッファ回路Ｐｂからの出力信号ＰＳＭＰがＮＯＲ回路ＮＯＲへと入力される出力ラインに遅延用のインバータ回路を追加したりしてもよい。

また、予備充電用パルスＰＳＭＰやタイミングパルスＳＭＰの前端と、他のデータ信号線に対するタイミングパルスＳＭＰの後端とが重なると、表示に対する影響が大きい。これはつまり、これらのパルスの前端は、スイッチＳＷｐあるいはＳＷｓの導通を意味し、これらスイッチＳＷｐ・ＳＷｓの導通時は、データ信号線ＳＬがまだ十分には充電されていないことから、スイッチＳＷｐ・ＳＷｓの導通の瞬間、データ信号線ＳＬとの間で容量を持つところや接続しているところに大きな電位変動を引き起こすためである。したがって、上記遅延回路Ｐｄは、予備充電用パルスＰＳＭＰ同士の重なりを防ぐといった機能に加えて、予備充電用パルスＰＳＭＰの前端とタイミングパルスＳＭＰの後端との重なりを防ぐといった機能も有している。

さらに、データ信号線ドライバ３１では、予備充電用パルスＰＳＭＰは、各フリップフロップＳＲ１・ＳＲ２・…の出力信号ＰＯ１・ＰＯ２・…におけるアクティブ期間のそれぞれの前端を遅らせたものなので、予備充電用パルスＰＳＭＰ同士が重なり合うことがない。これにより、同時に充電することを想定していないデータ信号線ＳＬまでもが予備充電電位ＰＶＩＤに接続されてしまい、予備充電電源が駆動能力不足となるような事態の招来を確実に回避することができる。したがって、上記した構成であれば、データ信号線ＳＬを１本ずつ確実に予備充電していくことができる。

また、先に述べたサンプリング実効期間は、１本目のデータ信号線ＳＬ１サンプリングが開始された後、最終のデータ信号線ＳＬｎにおけるサンプリングが終了するまでの期間である。そして、この期間中にサンプリング中でないデータ信号線に行う予備充電は、各フリップフロップＳＲの前段のフリップフロップＳＲからの出力信号ＱＢ（またはスタートパルスＳＳＰの反転増幅信号ＳＳＰＢ’）と自身の出力信号Ｑとによって生成される各フリップフロップＳＲの出力信号ＰＯが、遅延回路Ｐｄおよびバッファ回路Ｐｂを介してサンプリング部３１ｂに出力され、サンプリング部３１ｂにおけるスイッチＳＷｐの制御端子が充電されてスイッチＳＷｐが導通することにより行われる。

すなわち、各フリップフロップＳＲｉでは、前段のフリップフロップＳＲｉ−１の出力信号ＱＢがアクティブ期間（またはスタートパルスＳＳＰがアクティブレベルの期間）であり、自身の出力信号Ｑｉが非アクティブ期間の場合に、プリチャージのための出力信号ＰＯのアクティブレベルを出力する。そして、このアクティブレベルの信号ＰＯが遅延回路Ｐｄおよびバッファ回路Ｐｂを介してサンプリング部３１ｂに出力されることで、データ信号線ＳＬｉを線順次で予備充電することができる。

また、このときに、サンプリングのタイミングパルスＳＭＰが供給される系統と、予備充電を行わせる信号ＰＳＭＰが供給される系統とは分離されるので、スイッチＳＷｓの制御信号回路とＳＷｐの制御信号回路とが共用されることはない。これにより、予備充電に伴ってデータ信号線ＳＬに流れる大きな電流が、スイッチＳＷｐの容量性の制御端子を介して、そのときに書き込みを行っているデータ信号線ＳＬのビデオ信号ＶＩＤＥＯの電位を揺動させてしまうことを回避することができる。

（変形例）
（サンプリング部３１ｂの変形例）
なお、本実施形態では、１組のプリチャージ用信号ＰＳＭＰおよびサンプリング用信号ＳＭＰ（１組の予備充電パルスの出力ラインおよびタイミングパルスの出力ライン）に対して、データ信号線（信号供給線）が１本備えられた構成の液晶表示装置について説明したが、これに限るものではない。

例えば、１組のプリチャージ用信号ＰＳＭＰおよびサンプリング用信号ＳＭＰに対して、Ｒ，Ｇ，Ｂの３色にそれぞれ対応するデータ信号線を備える構成としてもよい。この場合、サンプリング部３１ｂを、例えば図１６に示すサンプリング部３１ｂ’に置き換えればよい。

図１６に示すサンプリング部（書き込み回路、予備充電回路）３１ｂ’は、１組のプリチャージ用信号ＰＳＭＰおよびサンプリング用信号ＳＭＰを、Ｒ（赤），Ｇ（緑），Ｂ（青）にそれぞれ対応する３本のデータ信号線の充電に用いる（例えば３つの画素の表示に用いる）、相展開なしの場合の構成例を示している。

サンプリング部（書き込み回路、予備充電回路）３１ｂ’は、インバータＩｐ（Ｉｐ１・Ｉｐ２・・…ＩＰｎ）、スイッチＳＷｐｒ（ＳＷｐｒ１・ＳＷｐｒ２・…・ＳＷｐｒｎ）、スイッチＳＷｐｇ（ＳＷｐｇ１・ＳＷｐｇ２・…・ＳＷｐｇｎ）、スイッチＳＷｐｂ（ＳＷｐｂ１・ＳＷｐｂ２・…・ＳＷｐｂｎ）によって構成される予備充電回路と、インバータＩｓ（Ｉｓ１・Ｉｓ２・…・Ｉｓｎ）、スイッチＳＷｓｒ（ＳＷｓｒ１・ＳＷｓｒ２・…・ＳＷｓｒｎ）、スイッチＳＷｓｇ（ＳＷｓｇ１・ＳＷｓｇ２・…・ＳＷｓｇｎ）、スイッチＳＷｓｂ（ＳＷｓｂ１・ＳＷｓｂ２・…・ＳＷｓｂｎ）によって構成される書き込み回路とを備えている。

スイッチＳＷｓｒ、スイッチＳＷｓｇ、スイッチＳＷｓｂは、入力信号がゲート（第１制御端子）に直接入力されるＮチャネルＭＯＳトランジスタ（ＴＦＴ）および入力信号が反転された信号がゲートに入力されるＰチャネルＭＯＳトランジスタ（ＴＦＴ）からなるアナログスイッチである。

インバータＩｓは、入力されるサンプリング用信号ＳＭＰを反転し、対応する各スイッチＳＷｓｒ，ＳＷｓｇ，ＳＷｓｂにおけるＰチャネルＭＯＳトランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲートに入力する（インバータＩｓは、上記入力信号を反転させ且つ重なり防止部３１ｃにおけるバッファ回路Ｓｂの機能の一部を持つと考えてよい。）。なお、上記各スイッチＳＷｓｒ，ＳＷｓｇ，ＳＷｓｂの入力信号であるサンプリング用信号ＳＭＰは、上記した重なり防止部３１ｃにおけるバッファ回路Ｓｂの出力信号である。

各ＭＯＳトランジスタのゲートは容量性の制御端子であり、各スイッチＳＷｓｒ，ＳＷｓｇ，ＳＷｓｂは、ゲートの充電電圧に応じて導通と非導通とが切り換わる。各スイッチＳＷｓｒ，ＳＷｓｇ，ＳＷｓｂにおけるチャネル経路の一端には、外部から供給されるアナログのビデオ信号（書き込み信号）ＶＩＤＥＯ（ＶＩＤＥＯ（Ｒ），ＶＩＤＥＯ（Ｇ），ＶＩＤＥＯ（Ｂ））がそれぞれ入力される。すなわち、スイッチＳＷｓｒ１・ＳＷｓｒ２・…ＳＷｓｒｎにおけるチャネル経路の一端にはビデオ信号ＶＩＤＥＯ（Ｒ）が共通に入力され、スイッチＳＷｓｇ１・ＳＷｓｇ２・…ＳＷｓｇｎにおけるチャネル経路の一端にはビデオ信号ＶＩＤＥＯ（Ｇ）が共通に入力され、スイッチＳＷｓｂ１・ＳＷｓｂ２・…ＳＷｓｂｎにおけるチャネル経路の一端にはビデオ信号ＶＩＤＥＯ（Ｂ）が共通に入力される。

スイッチＳＷｐｒ、スイッチＳＷｐｇ、スイッチＳＷｐｂは、入力信号がゲート（第２制御端子）に直接入力されるＮチャネルＭＯＳトランジスタおよびその入力信号が反転された信号がゲートに入力されるＰチャネルＭＯＳトランジスタからなるアナログスイッチである。

インバータＩｐは、入力されるプリチャージ用信号ＰＳＭＰを反転し、ＰチャネルＭＯＳトランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲートに入力する（インバータＩｐは、上記入力信号を反転させ且つ重なり防止部３１ｃにおけるバッファ回路Ｐｂの機能の一部を持つと考えてよい。）。なお、上記各スイッチＳＷｐｒ，ＳＷｐｇ，ＳＷｐｂの入力信号であるプリチャージ用信号ＰＳＭＰは、上記した重なり防止部３１ｃにおけるバッファ回路Ｐｂの出力信号である。

各ＭＯＳトランジスタのゲートは容量性の制御端子であり、各スイッチＳＷｐｒ，ＳＷｐｇ，ＳＷｐｂは、ゲートの充電電圧に応じて導通と非導通とが切り換わる。各スイッチＳＷｐｒ，ＳＷｐｇ，ＳＷｐｂにおけるチャネル経路の一端には、外部から印加される予備充電電位ＰＶＩＤが共通に入力される。

また、各スイッチＳＷｐｒ（ＳＷｐｒ１・ＳＷｐｒ２・…ＳＷｐｒｎ）におけるチャネル経路の他端と、各スイッチＳＷｓｒ（ＳＷｓｒ１・ＳＷｓｒ２・…ＳＷｓｒｎ）におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬｒ（ＳＬｒ１・ＳＬｒ２・…ＳＬｒｎ）にそれぞれ接続されている。同様に、各スイッチＳＷｐｇ（ＳＷｐｇ１・ＳＷｐｇ２・…ＳＷｐｇｎ）におけるチャネル経路の他端と、各スイッチＳＷｓｇ（ＳＷｓｇ１・ＳＷｓｇ２・…ＳＷｓｇｎ）におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬｇ（ＳＬｇ１・ＳＬｇ２・…ＳＬｇｎ）にそれぞれ接続されている。また、各スイッチＳＷｐｂ（ＳＷｐｂ１・ＳＷｐｂ２・…ＳＷｐｂｎ）におけるチャネル経路の他端と、各スイッチＳＷｓｂ（ＳＷｓｂ１・ＳＷｓｂ２・…ＳＷｓｂｎ）におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬｂ（ＳＬｂ１・ＳＬｂ２・…ＳＬｂｎ）にそれぞれ接続されている。

これにより、プリチャージ用信号ＰＳＭＰｉがアクティブ（ハイレベル）になることで、スイッチＳＷｐｒｉ，ＳＷｐｇｉ，ＳＷｐｂｉは導通し、予備充電電位ＰＶＩＤがデータ信号線ＳＬｒｉ，ＳＬｇｉ，ＳＬｂｉに印加され、データ信号線ＳＬｒｉ，ＳＬｇｉ，ＳＬｂｉと、選択されている画素の容量とが予備充電される。ここで、上記したように、プリチャージ用信号ＰＳＭＰｉがアクティブ（ハイレベル）の期間については、サンプリング用信号ＳＭＰｉは、重なり防止部３１ｃによって確実に非アクティブとなっている。したがって、スイッチＳＷｓｒｉ，ＳＷｓｇｉ，ＳＷｓｂｉは確実に非導通であり、予備充電電位ＰＶＩＤとビデオ信号ＶＩＤＥＯとがデータ信号線ＳＬｒｉ，ＳＬｇｉ，ＳＬｂｉ上で衝突することはない。

そして、サンプリング用信号ＳＭＰｉがアクティブ（ハイレベル）になると、スイッチＳＷｓｒｉ，ＳＷｓｇｉ，ＳＷｓｂｉが導通する。これにより、データ信号線ＳＬｒｉ，ＳＬｇｉ，ＳＬｂｉ上にはビデオ信号ＶＩＤＥＯ（ＶＩＤＥＯ（Ｒ），ＶＩＤＥＯ（Ｇ），ＶＩＤＥＯ（Ｂ））が供給され、データ信号線ＳＬｒｉ，ＳＬｇｉ、ＳＬｂｉおよび各画素容量が所定の電圧に充電される。すなわち、ビデオ信号ＶＩＤＥＯのサンプリングが行われ、上記所定周期中の各データ信号線が順次サンプリングの期間となるサンプリング実効期間（書き込み実効期間）が開始される。このとき、プリチャージ用信号ＰＳＭＰｉは確実に非アクティブになっているため、スイッチＳＷｐｉは非導通となっており、予備充電電位ＰＶＩＤとビデオ信号ＶＩＤＥＯとがデータ信号線ＳＬｒｉ，ＳＬｇｉ、ＳＬｂｉ上で衝突することはない。

このようにして、データ信号線ＳＬｒｉ，ＳＬｇｉ、ＳＬｂｉの予備充電を行った後に当該各データ信号線にビデオ信号ＶＩＤＥＯを供給するという動作を順次繰り返し、点順次でサンプリングが行われていく。

このように、１組のプリチャージ用信号ＰＳＭＰおよびサンプリング用信号ＳＭＰに対して、Ｒ，Ｇ，Ｂの３色にそれぞれ対応するデータ信号線を備える構成では、Ｒ，Ｇ，Ｂに対応するそれぞれのビデオ信号配線が、シフトレジスタ３１ａのまわりを周回することになる。したがって、本実施形態にかかるデータ信号線ドライバ３１では、ダミー回路が不要となることにより、パネル外形サイズを効果的に縮小できる。

また、例えば、Ｒ，Ｇ，Ｂの３色からなる相を複数相備え、１組のプリチャージ用信号ＰＳＭＰおよびサンプリング用信号ＳＭＰに対して、各相における各色のビデオ信号線にそれぞれ対応するデータ信号線を備える構成としてもよい。この場合には、サンプリング部３１ｂを、例えば図１７に示すサンプリング部３１ｂ’’に置き換えればよい。

図１７に示すサンプリング部（書き込み回路、予備充電回路）３１ｂ’’は、Ｒ（赤），Ｇ（緑），Ｂ（青）からなる相を２相備え、１組のプリチャージ用信号ＰＳＭＰおよびサンプリング用信号ＳＭＰを、計６本のデータ信号線の充電に用いる（例えば計６個の画素の表示に用いる）、相展開なしの場合の構成例を示している。

サンプリング部（書き込み回路、予備充電回路）３１ｂ’’は、インバータＩｐ（Ｉｐ１・Ｉｐ２・…・ＩＰｎ）、スイッチＳＷｐｒａ（ＳＷｐｒａ１・ＳＷｐｒａ２・…・ＳＷｐｒａｎ）、スイッチＳＷｐｒｂ（ＳＷｐｒｂ１・ＳＷｐｒｂ２・…・ＳＷｐｒｂｎ）、スイッチＳＷｐｇａ（ＳＷｐｇａ１・ＳＷｐｇａ２・…・ＳＷｐｇａｎ）、スイッチＳＷｐｇｂ（ＳＷｐｇｂ１・ＳＷｐｇｂ２・…・ＳＷｐｇｂｎ）、スイッチＳＷｐｂａ（ＳＷｐｂａ１・ＳＷｐｂａ２・…・ＳＷｐｂａｎ）、スイッチＳＷｐｂｂ（ＳＷｐｂｂ１・ＳＷｐｂｂ２・…・ＳＷｐｂｂｎ）によって構成される予備充電回路と、インバータＩｓ（Ｉｓ１・Ｉｓ２・…・Ｉｓｎ）、スイッチＳＷｓｒａ（ＳＷｓｒａ１・ＳＷｓｒａ２・…・ＳＷｓｒａｎ）、スイッチＳＷｓｒｂ（ＳＷｓｒｂ１・ＳＷｓｒｂ２・…・ＳＷｓｒｂｎ）、スイッチＳＷｓｇａ（ＳＷｓｇａ１・ＳＷｓｇａ２・…・ＳＷｓｇａｎ）、スイッチＳＷｓｇｂ（ＳＷｓｇｂ１・ＳＷｓｇｂ２・…・ＳＷｓｇｂｎ）、スイッチＳＷｓｂａ（ＳＷｓｂａ１・ＳＷｓｂａ２・…・ＳＷｓｂａｎ）、スイッチＳＷｓｂｂ（ＳＷｓｂｂ１・ＳＷｓｂｂ２・…・ＳＷｓｂｂｎ）によって構成される書き込み回路とを備えている。

スイッチＳＷｓｒａ、ＳＷｓｒｂ、ＳＷｓｇａ、ＳＷｓｇｂ、ＳＷｓｂａ、ＳＷｓｂｂは、入力信号がゲート（第１制御端子）に直接入力されるＮチャネルＭＯＳトランジスタ（ＴＦＴ）および入力信号が反転された信号がゲートに入力されるＰチャネルＭＯＳトランジスタ（ＴＦＴ）からなるアナログスイッチである。

インバータＩｓは、入力されるサンプリング用信号ＳＭＰを反転し、対応する各スイッチＳＷｓｒａ、ＳＷｓｒｂ、ＳＷｓｇａ、ＳＷｓｇｂ、ＳＷｓｂａ、ＳＷｓｂｂにおけるＰチャネルＭＯＳトランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲートに入力する（インバータＩｓは、上記入力信号を反転させ且つ重なり防止部３１ｃにおけるバッファ回路Ｓｂの機能の一部を持つと考えてよい。）。なお、上記各スイッチＳＷｓｒａ、ＳＷｓｒｂ、ＳＷｓｇａ、ＳＷｓｇｂ、ＳＷｓｂａ、ＳＷｓｂｂの入力信号であるサンプリング用信号ＳＭＰは、上記した重なり防止部３１ｃにおけるバッファ回路Ｓｂの出力信号である。

各ＭＯＳトランジスタのゲートは容量性の制御端子であり、各スイッチＳＷｓｒａ、ＳＷｓｒｂ、ＳＷｓｇａ、ＳＷｓｇｂ、ＳＷｓｂａ、ＳＷｓｂｂは、ゲートの充電電圧に応じて導通と非導通とが切り換わる。各スイッチＳＷｓｒａ、ＳＷｓｒｂ、ＳＷｓｇａ、ＳＷｓｇｂ、ＳＷｓｂａ、ＳＷｓｂｂにおけるチャネル経路の一端には、外部から供給されるアナログのビデオ信号（書き込み信号）ＶＩＤＥＯ（ＶＩＤＥＯ（Ｒａ），ＶＩＤＥＯ（Ｒｂ），ＶＩＤＥＯ（Ｇａ），ＶＩＤＥＯ（Ｇｂ），ＶＩＤＥＯ（Ｂａ），ＶＩＤＥＯ（Ｂｂ））がそれぞれ入力される。すなわち、スイッチＳＷｓｒａにおけるチャネル経路の一端にはビデオ信号ＶＩＤＥＯ（Ｒａ）が共通に入力され、スイッチＳＷｓｒｂにおけるチャネル経路の一端にはビデオ信号ＶＩＤＥＯ（Ｒｂ）が共通に入力される。また、スイッチＳＷｓｇａにおけるチャネル経路の一端にはビデオ信号ＶＩＤＥＯ（Ｇａ）が共通に入力され、スイッチＳＷｓｇｂにおけるチャネル経路の一端にはビデオ信号ＶＩＤＥＯ（Ｇｂ）が共通に入力される。また、スイッチＳＷｓｂａにおけるチャネル経路の一端にはビデオ信号ＶＩＤＥＯ（Ｂａ）が共通に入力され、スイッチＳＷｓｂｂにおけるチャネル経路の一端にはビデオ信号ＶＩＤＥＯ（Ｂｂ）が共通に入力される。

スイッチＳＷｐｒａ、ＳＷｐｒｂ、スイッチＳＷｐｇａ、スイッチＳＷｐｇｂ、スイッチＳＷｐｂａ、スイッチＳＷｐｂｂは、入力信号がゲート（第２制御端子）に直接入力されるＮチャネルＭＯＳトランジスタおよびその入力信号が反転された信号がゲートに入力されるＰチャネルＭＯＳトランジスタからなるアナログスイッチである。

インバータＩｐは、入力されるプリチャージ用信号ＰＳＭＰを反転し、ＰチャネルＭＯＳトランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲートに入力する（インバータＩｐは、上記入力信号を反転させ且つ重なり防止部３１ｃにおけるバッファ回路Ｐｂの機能の一部を持つと考えてよい。）。なお、上記各スイッチＳＷｐｒａ，ＳＷｐｒｂ，ＳＷｐｇａ，ＳＷｐｇｂ，ＳＷｐｂａ，ＳＷｐｂｂの入力信号であるプリチャージ用信号ＰＳＭＰは、上記した重なり防止部３１ｃにおけるバッファ回路Ｐｂの出力信号である。

各ＭＯＳトランジスタのゲートは容量性の制御端子であり、各スイッチＳＷｐｒａ，ＳＷｐｒｂ，ＳＷｐｇａ，ＳＷｐｇｂ，ＳＷｐｂａ，ＳＷｐｂｂは、ゲートの充電電圧に応じて導通と非導通とが切り換わる。各スイッチＳＷｐｒａ，ＳＷｐｒｂ，ＳＷｐｇａ，ＳＷｐｇｂ，ＳＷｐｂａ，ＳＷｐｂｂにおけるチャネル経路の一端には、外部から印加される予備充電電位ＰＶＩＤが共通に入力される。

また、各スイッチＳＷｐｒａ（ＳＷｐｒａ１・ＳＷｐｒａ２・…ＳＷｐｒａｎ）におけるチャネル経路の他端と、各スイッチＳＷｓｒａ（ＳＷｓｒａ１・ＳＷｓｒａ２・…ＳＷｓｒａｎ）におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬｒａ（ＳＬｒａ１・ＳＬｒａ２・…ＳＬｒａｎ）にそれぞれ接続されている。同様に、各スイッチＳＷｐｒｂ（ＳＷｐｒｂ１・ＳＷｐｒｂ２・…ＳＷｐｒｂｎ）におけるチャネル経路の他端と、各スイッチＳＷｓｒｂ（ＳＷｓｒｂ１・ＳＷｓｒｂ２・…ＳＷｓｒｂｎ）におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬｒｂ（ＳＬｒｂ１・ＳＬｒｂ２・…ＳＬｒｂｎ）にそれぞれ接続されている。

また、各スイッチＳＷｐｇａ（ＳＷｐｇａ１・ＳＷｐｇａ２・…ＳＷｐｇａｎ）におけるチャネル経路の他端と、各スイッチＳＷｓｇａ（ＳＷｓｇａ１・ＳＷｓｇａ２・…ＳＷｓｇａｎ）におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬｇａ（ＳＬｇａ１・ＳＬｇａ２・…ＳＬｇａｎ）にそれぞれ接続されている。また、各スイッチＳＷｐｇｂ（ＳＷｐｇｂ１・ＳＷｐｇｂ２・…ＳＷｐｇｂｎ）におけるチャネル経路の他端と、各スイッチＳＷｓｇｂ（ＳＷｓｇｂ１・ＳＷｓｇｂ２・…ＳＷｓｇｂｎ）におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬｇｂ（ＳＬｇｂ１・ＳＬｇｂ２・…ＳＬｇｂｎ）にそれぞれ接続されている。

また、各スイッチＳＷｐｂａ（ＳＷｐｂａ１・ＳＷｐｂａ２・…ＳＷｐｂａｎ）におけるチャネル経路の他端と、各スイッチＳＷｓｂａ（ＳＷｓｂａ１・ＳＷｓｂａ２・…ＳＷｓｂａｎ）におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬｂａ（ＳＬｂａ１・ＳＬｂａ２・…ＳＬｂａｎ）にそれぞれ接続されている。また、各スイッチＳＷｐｂｂ（ＳＷｐｂｂ１・ＳＷｐｂｂ２・…ＳＷｐｂｂｎ）におけるチャネル経路の他端と、各スイッチＳＷｓｂｂ（ＳＷｓｂｂ１・ＳＷｓｂｂ２・…ＳＷｓｂｂｎ）におけるチャネル経路の他端とは、液晶表示パネルに設けられたデータ信号線（信号供給線）ＳＬｂｂ（ＳＬｂｂ１・ＳＬｂｂ２・…ＳＬｂｂｎ）にそれぞれ接続されている。

これにより、プリチャージ用信号ＰＳＭＰｉがアクティブ（ハイレベル）になることで、スイッチＳＷｐｒａｉ，ＳＷｐｒｂｉ，ＳＷｐｇａｉ，ＳＷｐｇｂｉ，ＳＷｐｂａｉ，
ＳＷｐｂｂｉは導通し、予備充電電位ＰＶＩＤがデータ信号線ＳＬｒａｉ，ＳＬｒｂｉ，ＳＬｇａｉ，ＳＬｇｂｉ，ＳＬｂａｉ，ＳＬｂｂｉに印加され、データ信号線ＳＬｒａｉ，ＳＬｒｂｉ，ＳＬｇａｉ，ＳＬｇｂｉ，ＳＬｂａｉ，ＳＬｂｂｉと、選択されている画素の容量とが予備充電される。

ここで、上記したように、プリチャージ用信号ＰＳＭＰｉがアクティブ（ハイレベル）の期間については、サンプリング用信号ＳＭＰｉは、重なり防止部３１ｃによって確実に非アクティブとなっている。したがって、スイッチＳＷｓｒａｉ，ＳＷｓｒｂｉ，ＳＷｓｇａｉ，ＳＷｓｇｂｉ，ＳＷｓｂａｉ、ＳＷｓｂｂｉは確実に非導通であり、予備充電電位ＰＶＩＤとビデオ信号ＶＩＤＥＯとがデータ信号線ＳＬｒａｉ，ＳＬｒｂｉ，ＳＬｇａｉ，ＳＬｇｂｉ，ＳＬｂａｉ，ＳＬｂｂｉ上で衝突することはない。

そして、サンプリング用信号ＳＭＰｉがアクティブ（ハイレベル）になると、スイッチＳＷｓｒａｉ，ＳＷｓｒｂｉ，ＳＷｓｇａｉ，ＳＷｓｇｂｉ，ＳＷｓｂａｉ，ＳＷｓｂｂｉが導通する。これにより、データ信号線線ＳＬｒａｉ，ＳＬｒｂｉ，ＳＬｇａｉ，ＳＬｇｂｉ，ＳＬｂａｉ，ＳＬｂｂｉ上にはビデオ信号ＶＩＤＥＯ（ＶＩＤＥＯ（Ｒａ），ＶＩＤＥＯ（Ｒｂ），ＶＩＤＥＯ（Ｇａ），ＶＩＤＥＯ（Ｇｂ），ＶＩＤＥＯ（Ｂａ），ＶＩＤＥＯ（Ｂｂ））が供給され、データ信号線ＳＬｒａｉ，ＳＬｒｂｉ，ＳＬｇａｉ，ＳＬｇｂｉ，ＳＬｂａｉ，ＳＬｂｂｉおよび各画素容量が所定の電圧に充電される。すなわち、ビデオ信号ＶＩＤＥＯのサンプリングが行われ、上記所定周期中の各データ信号線が順次サンプリングの期間となるサンプリング実効期間（書き込み実効期間）が開始される。このとき、プリチャージ用信号ＰＳＭＰｉは確実に非アクティブになっているため、スイッチＳＷｐｉは非導通となっており、予備充電電位ＰＶＩＤとビデオ信号ＶＩＤＥＯとがデータ信号線ＳＬｒａｉ，ＳＬｒｂｉ，ＳＬｇａｉ，ＳＬｇｂｉ，ＳＬｂａｉ，ＳＬｂｂｉ上で衝突することはない。

このようにして、データ信号線線ＳＬｒａｉ，ＳＬｒｂｉ，ＳＬｇａｉ，ＳＬｇｂｉ，ＳＬｂａｉ，ＳＬｂｂｉの予備充電を行った後に当該各データ信号線にビデオ信号ＶＩＤＥＯを供給するという動作を順次繰り返し、点順次でサンプリングが行われていく。

このように、ビデオ信号が多相展開されている構成の場合には、より多くのビデオ信号配線がシフトレジスタ３１ａのまわりを周回することになる。このため、本実施形態にかかるデータ信号線ドライバ３１では、ダミー回路が不要となることにより、ビデオ信号が多相展開されている構成において、パネル外形サイズを特に効果的に縮小できる。

（フリップフロップＳＲの変形例１）
本実施形態では、シフトレジスタ３１ａは、複数段のセット・リセット型のフリップフロップＳＲからなるものとして説明したが、これに限るものではない。

例えば、上記フリップフロップＳＲ（ＳＲ１・ＳＲ２・…ＳＲｎ＋２）に代えて、図１８に示すような、特許文献８に記載のゲーティング回路およびフリップフロップからなるシフトレジスタブロックＳＲＢ（ＳＲＢ１・ＳＲＢ２・…・ＳＲＢｎ＋２）を用いてもよい。なお、図１８では、特許文献８におけるフリップフロップの構成を便宜上変更している。

この図に示すように、シフトレジスタブロックＳＲＢは、制御回路ＣＮ、ゲーティング回路ＧＣ、フリップフロップＦ、インバータＩ５０からなる。また、シフトレジスタブロックＳＲＢは、フリップフロップＳＲと同様、ＣＫ端子、ＣＫＢ端子、ＣＩＮＢ端子、ＲＢ端子と、ＰＯ端子と、ＱＢ端子とを備えている。そして、上記各端子には、フリップフロップＳＲと同様の信号が入出力される。

制御回路ＣＮの構成は、上記したレベルシフタ制御回路ＣＮと同様である。制御回路ＣＮの入力端子ＩＮ１はＣＩＮＢ端子に接続されており、制御回路ＣＮの入力端子ＩＮ２はＱ端子に接続されている。これにより、入力端子ＩＮ２には、フリップフロップＦの出力信号Ｑが入力される。また、制御回路ＣＮの出力端子ＣＮＯＵＴは、ＰＯ端子およびインバータＩ５０の入力端子に接続されている。

ゲーティング回路ＧＣは、トランジスタＰ５１，Ｎ５０，Ｎ５１，Ｎ５２を備えている。フリップフロップＦは、トランジスタＰ５２，Ｐ５３，Ｐ５４，Ｎ５３，Ｎ５４を備えている。なお、トランジスタＰ５１〜Ｐ５４はＰチャネル型のＭＯＳトランジスタであり、トランジスタＮ５０〜Ｎ５４はＮチャネル型のＭＯＳトランジスタである。

トランジスタＰ５１とＮ５１とは電源ＶＤＤとクロック入力端子ＣＫとの間に直列に接続されている。トランジスタＮ５０は、トランジスタＰ５１とＮ５１との接続点と電源ＶＳＳとの間に接続されている。トランジスタＰ５１，Ｎ５０のゲートは、インバータＩ５０の出力端子に接続されている。これにより、トランジスタＰ５１，Ｎ５０のゲートには、制御回路ＣＮの出力信号（出力信号ＰＯ）が反転された信号であるイネーブル信号ＥＮＡＢが与えられる。トランジスタＰ５１のゲートはローアクティブである。

トランジスタＰ５２とＮ５２とは電源ＶＤＤとクロック入力端子ＣＫＢとの間に直列に接続されており、その接続点がゲーティング回路ＧＣの出力端子となっている。トランジスタＮ５２のゲートは、トランジスタＮ５１のゲートに接続されており、これらゲートはトランジスタＮ５１のドレインに接続されている。トランジスタＰ５２のゲートはローアクティブであって、ＲＢ端子への入力信号が与えられる。

トランジスタＰ５３とＮ５３とは、電源ＶＤＤと電源ＶＳＳとの間に直列に接続されている。トランジスタＰ５４とＮ５４とは電源ＶＤＤと電源ＶＳＳとの間に直列に接続されている。トランジスタＰ５３のゲートとトランジスタＮ５３のゲートとは互いに接続されており、その接続点はトランジスタＰ５４とＮ５４との接続点に接続されている。トランジスタＰ５４のゲートとトランジスタＮ５４のゲートとは互いに接続されており、その接続点はトランジスタＰ５３とＮ５３との接続点およびゲーティング回路ＧＣの出力端子に接続されているとともに、フリップフロップＦの反転出力端子ＱＢとなっている。トランジスタＰ５４とＮ５４との接続点はフリップフロップＦの正転出力端子Ｑとなっている。

次に、上記の構成のシフトレジスタブロックＳＲの動作を、図１９に示すタイミングチャートを用いて説明する。図１９は、１段目〜ｎ＋２段目までのシフトレジスタブロックＳＲＢのうち、奇数段目のシフトレジスタブロックＳＲＢにおける各信号の波形を示している。なお、偶数段目のシフトレジスタブロックＳＲＢについては、各信号の波形が、クロック信号ＳＣＫ・ＳＣＫＢの１クロック分（半周期分）ずれたものとなる。すなわち、図１９におけるクロック信号ＳＣＫを、その反転信号ＳＣＫＢに置き換えたものとなる。

入力信号ＣＩＮＢがハイレベルであるとき、フリップフロップＦの正転出力信号Ｑが予め非アクティブのローレベルとなっていることから、制御回路ＣＮの出力信号（出力信号ＰＯ）はローレベルとなる。この、ローレベルの信号がインバータＩ５０によって反転されてハイレベルの信号となり、ゲーティング回路ＧＣのイネーブル端子ＥＮＡＢにイネーブル信号ＥＮＡＢとして入力される。

ゲーティング回路ＧＣは、イネーブル信号ＥＮＡＢがローレベルである期間に動作が可能な状態となる。動作が可能な状態ではクロック信号ＳＣＫがレベルシフトされてフリップフロップＦへ出力される。

入力信号ＣＩＮＢがローレベルになると、フリップフロップＦの正転出力信号Ｑが予め非アクティブのローレベルとなっていることから、制御回路ＣＮの出力信号（出力信号ＰＯ）はハイレベルとなる。したがって、ゲーティング回路ＧＣにおけるイネーブル端子ＥＮＡＢには、インバータＩ５０を介してローレベルの信号が入力される。

イネーブル端子ＥＮＡＢにローレベルの信号が入力された最初の時点では、クロック信号ＳＣＫがローレベル、クロック信号ＳＣＫＢがハイレベルであるため、フリップフロップＦの反転出力信号ＱＢはハイレベルのままである。

そして、クロック信号ＳＣＫの１パルス分の長さの後（クロック信号ＳＣＫの２分の１周期後）にクロック信号ＳＣＫがハイレベル、クロック信号ＳＣＫＢがローレベルになるので、フリップフロップＦの出力信号Ｑはハイレベル、反転出力信号ＱＢはローレベルとなる。

出力信号Ｑは制御回路ＣＮの入力端子ＩＮ１に入力されているので、出力信号Ｑがハイレベルになるタイミングから制御回路ＣＮでの遅延時間分だけ経過したタイミングで、制御回路ＣＮの出力信号（出力信号ＰＯ）がローレベルになる。また、ゲーティング回路ＧＣに入力されるイネーブル信号ＥＮＡＢがハイレベルになる。

ゲーティング回路ＧＣのイネーブル端子ＥＮＡＢにハイレベルの信号が入力されると、ゲーティング回路ＧＣは非動作状態となる。

ゲーティング回路ＧＣが非動作状態になると、その出力信号はローレベルになるが、フリップフロップＦの出力信号Ｑおよび反転出力信号ＱＢは、リセット端子ＲＢにローレベルの信号が入力されるまで、アクティブレベル（出力信号Ｑはハイレベル、反転出力信号ＱＢ１はローレベル）を維持する。その後、これら出力信号Ｑおよび反転出力信号ＱＢは、リセット端子ＲＢに入力される信号がローレベルになるタイミングで、非アクティブ（出力信号Ｑはローレベル、反転出力信号ＱＢはハイレベル）となる。なお、リセット端子ＲＢには、２段後のシフトレジスタブロックＳＲに備えられるフリップフロップＦの反転出力信号ＱＢが入力される。

このように、シフトレジスタブロックＳＲＢを用いる構成においても、フリップフロップＳＲを用いる場合と略同様の出力信号ＰＯ，Ｑ，ＱＢが得られる。したがって、データ信号線ドライバ３１は、フリップフロップＳＲを用いる場合と略同様に動作する。

なお、シフトレジスタブロックＳＲＢを用いる場合であっても、従来の技術では、プリチャージ用の信号を生成するために、２段以上前のシフトレジスタブロックの出力信号、または１段以上前のシフトレジスタブロックの出力信号とスターとパルスＳＳＰとをもちいる必要があった。したがって、１本目または１・２本目のデータ信号線をプリチャージするためには、ダミー回路（ダミーのシフトレジスタブロック）を設ける必要があった。

これに対して、上記の構成によれば、各シフトレジスタブロックＳＲＢが、自身の出力信号を用いてプリチャージ用の信号ＰＯを生成するので、このようなダミー回路が不要となる。したがって、データ信号線ドライバ３１のサイズおよびその周りを引き回す配線領域のサイズを小型化し、パネル外形サイズを縮小するとともに、パネル外形サイズに対する表示領域のサイズの比率を大きくことができる。

また、ゲーティング回路ＧＣに入力されるクロック信号ＳＣＫ・ＳＣＫＢの振幅が電源電圧の振幅より小さい場合には、ゲーティング回路ＧＣにおいて定常的に流れる電流が生じる。図１９のイネーブル信号ＥＮＡＢを見ると、ゲーティング回路ＧＣの動作期間（イネーブル信号ＥＮＡＢのローレベル期間）が、クロック信号ＳＣＫの約１パルス長（クロック信号ＳＣＫの約２分の１周期）となることが分かる。このイネーブル信号ＥＮＡＢの非アクティブとなるタイミングを決める上記遅延時間は、主に制御回路ＣＮ内での遅延時間によるものである。従来の構成の場合、入力信号ＣＩＮＢがアクティブの期間（クロック信号ＳＣＫの約２パルス長（クロック信号ＳＣＫの約１周期））、定常的に流れる電流を生じるが、この例の場合は、ゲーティング回路ＧＣに定常的に流れる電流を削減することができる。

また、ゲーティング回路ＧＣやフリップフロップＦ、制御回路ＣＮには信号処理の遅延時間がある。ゲーティング回路ＧＣは入力されたクロック信号ＳＣＫ・ＳＣＫＢをレベルシフトした信号を少し遅延して出力するが、ゲーティング回路ＧＣから信号が出力された後、出力信号Ｑは少し遅延して出力されるとともに反転出力信号ＱＢは遅延せずに出力され、反転出力信号ＱＢの出力タイミングから少し遅延して、制御回路ＣＮの出力信号であるＰＯ端子への出力信号ＰＯがローレベルとなり、イネーブル信号ＥＮＡＢがハイレベルとなる。したがって、ゲーティング回路ＧＣから信号が出力された後、イネーブル信号ＥＮＡＢがハイレベルとなるまでの遅延時間としては制御回路ＣＮにおける遅延時間が支配的となる。

フリップフロップＦの出力信号Ｑのパルスが確保できる状態となったならばゲーティング回路ＧＣのそれ以上の動作が不要になるという基本的な考え方によれば、反転出力信号ＱＢのパルス開始から少し時間が経過した時点でイネーブル信号ＥＮＡＢを非アクティブとすれば、出力信号Ｑのパルス開始を得られる状態となった後に確実にゲーティング回路ＧＣの動作を停止させることができる。そのためには、制御回路ＣＮで遅延時間が得られさえすればよい。

また、ゲーティング回路ＧＣが信号を出力してからフリップフロップＦが反転出力信号ＱＢを出力するまでの遅延がないので、制御回路ＣＮで遅延時間が得られさえすればよいという条件は、ゲーティング回路ＧＣの動作時間を最小限とする考え方にも適合する。

なお、出力信号ＱＢは次のシフトレジスタブロックＳＲＢの入力信号ＣＩＮＢとなるので、前記遅延分は次のシフトレジスタブロックＳＲＢにおけるイネーブル信号ＥＮＡＢがアクティブとなるタイミングの遅延をもたらし、イネーブル信号ＥＮＡＢのパルス幅は約１パルス長（クロック信号ＳＣＫの約２分の１周期）となる。

（フリップフロップＳＲの変形例２）
また、図４に示したフリップフロップＳＲ（ＳＲ１・ＳＲ２・…ＳＲｎ＋２）に代えて、図３２に示すような、フリップフロップＳＲ＿１００（ＳＲ＿１００_１・ＳＲ＿１００_２・・・・ＳＲ＿１００_ｎ＋２を用いてもよい。図３２は、各フリップフロップＳＲ＿１００の構成を示すブロック図である。この図に示すように、各フリップフロップＳＲは、レベルシフタ制御回路ＣＮ＿１００、レベルシフタＬＳ＿１００、セット・リセット型のフリップフロップＳＲ−ＦＦ、インバータＩ１、インバータＩ２，インバータＩ３を備えている。なお、フリップフロップＳＲ−ＦＦの構成は図４に示したものと同様である。

（レベルシフタ制御回路ＣＮ＿１００）
図３３は、レベルシフタ制御回路（制御回路）ＣＮ＿１００の構成を示すブロック図である。この図に示すように、レベルシフタ制御回路ＣＮ＿１００は、２つの入力端子ＩＮ１・ＩＮ２、インバータＩ_ＣＮ、スイッチＳＷ_ＣＮ、ＰチャネルＭＯＳトランジスタ（ＴＦＴ）Ｐ_ＣＮ２、出力端子ＣＮＯＵＴＢを備えている。なお、スイッチＳＷ_ＣＮは、ＮチャネルＭＯＳトランジスタ（ＴＦＴ）Ｎ_ＣＮおよびＰチャネルＭＯＳトランジスタ（ＴＦＴ）Ｐ_ＣＮ１からなるアナログスイッチである。

入力端子ＩＮ１には、フリップフロップＳＲ−ＦＦの出力信号Ｑが入力される。入力端子ＩＮ２には、各フリップフロップＳＲ＿１００におけるＣＩＮＢ端子への入力信号が入力される。

入力端子ＩＮ１は、ＰチャネルＭＯＳトランジスタＰ_ＣＮ１のゲートに接続されている。また、入力端子ＩＮ１は、インバータＩ_ＣＮを介してＮチャネルＭＯＳトランジスタＮ_ＣＮのゲートおよびＰチャネルＭＯＳトランジスタＰ_ＣＮ２のゲートにも接続されている。

入力端子ＩＮ２は、ＰチャネルＭＯＳトランジスタＰ_ＣＮ１のソースおよびＮチャネルＭＯＳトランジスタＮ_ＣＮのソースに接続されている。また、ＰチャネルＭＯＳトランジスタＰ_ＣＮ１のドレインおよびＮチャネルＭＯＳトランジスタＮ_ＣＮのドレインは、出力端子ＣＮＯＵＴＢに接続されている。

また、ＰチャネルＭＯＳトランジスタＰ_ＣＮ２のソースは、ハイレベルＶｄｄの駆動電圧の電源ラインに接続されており、ドレインは出力端子ＣＮＯＵＴＢに接続されている。

これにより、入力端子ＩＮ１への入力信号（すなわち、フリップフロップＳＲ−ＦＦの出力信号Ｑ）および入力端子ＩＮ２への入力信号（すなわち、各フリップフロップＳＲ＿１００におけるＣＩＮＢ端子への入力信号）の少なくとも一方がハイレベルの場合には、出力端子ＣＮＯＵＴＢからの出力信号ＣＮＯＢ１００はハイレベルとなる。そして、入力端子ＩＮ１への入力信号および入力端子ＩＮ２への入力信号がともにローレベルの場合には、出力端子ＣＮＯＵＴＢからの出力信号ＣＮＯＢ１００はローレベルとなる。

なお、図３２に示したように、出力端子ＣＮＯＵＴＢからの出力信号ＣＮＯＢ１００は、レベルシフタＬＳ＿１００のＥＮＡＢ端子にそのまま入力され、かつ、各フリップフロップＳＲ＿１００のＰＯ端子にインバータＩ３によって反転されてから出力されるようになっている。

（レベルシフタＬＳ＿１００）
図３４は、レベルシフタＬＳ＿１００の構成例を示すブロック図である。このレベルシフタＬＳ＿１００は、大略的に、クロック信号ＳＣＫ，ＳＣＫＢをレベルシフトする昇圧・降圧部１２１と、クロック信号ＳＣＫ，ＳＣＫＢの供給が不要な停止期間に昇圧・降圧部２１への電力供給を遮断する電力供給制御部１２２と、停止期間中に昇圧・降圧部２１とクロック信号ＳＣＫ，ＳＣＫＢが伝送される信号線とを遮断する入力制御部１２３，１２４と、停止期間中に昇圧・降圧部１２１の入力スイッチング素子（Ｎ_ＬＳ２，Ｎ_ＬＳ３）を遮断する入力信号制御部１２５，１２６と、停止期間中に昇圧・降圧部１２１の出力を所定の値に維持する出力安定部１２７とを備えて構成されている。

昇圧・降圧部１２１は、入力段の差動入力対であり、上記の入力スイッチング素子となる、ソースが互いに接続されたＮ型のＭＯＳトランジスタＮ_ＬＳ２，Ｎ_ＬＳ３と、両トランジスタＮ_ＬＳ２，Ｎ_ＬＳ３にソースとローレベルＶｓｓｄの駆動電圧の電源ラインとの間に接続された定電流源Ｉｃと、カレントミラー回路を構成し、トランジスタＮ_ＬＳ２，Ｎ_ＬＳ３のドレインにそれぞれ接続されて能動負荷となるＰ型のＭＯＳトランジスタＰ_ＬＳ３，Ｐ_ＬＳ４と、差動入力対の出力を増幅するＣＭＯＳ構造のトランジスタＰ_ＬＳ７，Ｎ_ＬＳ５とを備えて構成される。なお、この図３４の構成は、トランジスタＮ_ＬＳ３側の入力ＣＫを出力ＬＳＯＵＴから正転出力する奇数番目のフリップフロップＳＲ＿１００_１・ＳＲ＿１００_３・…に備えられるレベルシフタＬＳ１の例を示している。偶数番目のフリップフロップＳＲ＿１００_２・ＳＲ＿１００_４・…に備えられるレベルシフタＬＳ＿１００の場合は、クロック信号ＳＣＫ，ＳＣＫＢの入力が相互に振り替えて構成される。

トランジスタＮ_ＬＳ２のゲートには、前記入力制御部１２４を構成するＰ型のＭＯＳトランジスタＰ_ＬＳ１を介してクロック信号ＳＣＫＢが入力され、トランジスタＮ_ＬＳ３のゲートには、前記入力制御部１２３を構成するＰ型のＭＯＳトランジスタＰ_ＬＳ６を介してクロック信号ＳＣＫが入力される。また、トランジスタＮ_ＬＳ２のゲートは、前記入力信号制御部１２６を構成するＮ型のＭＯＳトランジスタＮ_ＬＳ１を介してローレベルＶｓｓｄの駆動電圧の電源ラインにプルダウンされるようになっており、同様にトランジスタＮ_ＬＳ３のゲートは、前記入力信号制御部１２５を構成するＮ型のＭＯＳトランジスタＮ_ＬＳ４を介してローレベルＶｓｓｄの駆動電圧の電源ラインにプルダウンされるようになっている。そして前記トランジスタＰ_ＬＳ１，Ｐ_ＬＳ６，Ｎ_ＬＳ１，Ｎ_ＬＳ４のゲートには、ＥＮＡＢ端子に入力されたレベルシフタ制御回路ＣＮ＿１００からの出力信号ＣＮＯＢ１００（イネーブル信号ＥＮＡＢ１００）が与えられる。

したがって、レベルシフタ制御回路ＣＮ＿１００からの出力信号ＣＮＯＢ１００がアクティブのローレベルとなると、前記トランジスタＰ_ＬＳ１，Ｐ_ＬＳ６を介してトランジスタＮ_ＬＳ２，Ｎ_ＬＳ３へのクロック信号ＳＣＫＢ，ＳＣＫの入力が許容されるとともに、トランジスタＮ_ＬＳ１，Ｎ_ＬＳ４は遮断する。これに対して、レベルシフタ制御回路ＣＮ＿１００からの出力信号ＣＮＯＢ１００が非アクティブのハイレベルとなると、前記トランジスタＰ_ＬＳ１，Ｐ_ＬＳ６が遮断してクロック信号ＳＣＫＢ，ＳＣＫの入力が阻止されるとともに、トランジスタＮ_ＬＳ１，Ｎ_ＬＳ４が導通してトランジスタＮ_ＬＳ２，Ｎ_ＬＳ３のゲートがローレベルＶｓｓｄにプルダウンされて、入力段の該トランジスタＮ_ＬＳ２，Ｎ_ＬＳ３は、確実にオフする。

一方、前記トランジスタＰ_ＬＳ３，Ｐ_ＬＳ４のゲートは互いに接続されるとともに、トランジスタＰ_ＬＳ３およびトランジスタＮ_ＬＳ２のドレインに接続されている。これに対して、互いに接続されたトランジスタＰ_ＬＳ４およびトランジスタＮ_ＬＳ３のドレインは出力端となり、前記トランジスタＰ_ＬＳ７，Ｎ_ＬＳ５のゲートに接続される。トランジスタＰ_ＬＳ３，Ｐ_ＬＳ４のソースは、前記電力供給制御部１２２を構成するＰ型のＭＯＳトランジスタＰ_ＬＳ２を介して、ハイレベルＶｄｄの駆動電圧の電源ラインに接続されている。ＭＯＳトランジスタＰ_ＬＳ２のゲートには、レベルシフタ制御回路ＣＮ＿１００からの出力信号ＣＮＯＢ１００が与えられる。

したがって、レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００がアクティブのローレベルとなると、トランジスタＰ_ＬＳ２を介して昇圧・降圧部１２１へ電源供給が行われ、レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００が非アクティブのハイレベルとなると、昇圧・降圧部１２１への電源供給は停止される。

また、出力安定部１２７は、停止期間における該レベルシフタＬＳ＿１００の出力信号ＬＳＯＵＴをローレベルＶｓｓｄの駆動電圧レベルに安定させる回路であり、インバータＩ_ＬＳとＰ型のＭＯＳトランジスタＰ_ＬＳ５から構成されている。インバータＩ_ＬＳは、ＥＮＡＢ端子とトランジスタＰ_ＬＳ５のゲートとの間に備えられている。したがって、レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００がインバータＩ_ＬＳによって反転されてトランジスタＰ_ＬＳ５のゲートに与えられる。これにより、レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００がハイレベルのときに、ＭＯＳトランジスタＰ_ＬＳ５がトランジスタＰ_ＬＳ７，Ｎ_ＬＳ５のゲートをハイレベルＶｄｄの駆動電圧の電源ラインにプルアップ接続するようになっている。

上述のように構成されるレベルシフタＬＳ＿１００では、レベルシフタ制御回路ＣＮ＿１００の出力信号がローレベルの場合、トランジスタＰ_ＬＳ１，Ｐ_ＬＳ２，Ｐ_ＬＳ６が導通し、トランジスタＮ_ＬＳ１，Ｎ_ＬＳ４，Ｐ_ＬＳ５が遮断する。この状態では、トランジスタＰ_ＬＳ２を介して供給される電流が、Ｐ_ＬＳ３およびＮ_ＬＳ２、あるいはＰ_ＬＳ４およびＮ_ＬＳ３を通り、定電流源Ｉｃを介して流れる。また、両トランジスタＮ_ＬＳ３，Ｎ_ＬＳ２のゲートには、クロック信号ＳＣＫ，ＳＣＫＢがそれぞれ印加される。この結果、両トランジスタＮ_ＬＳ２，Ｎ_ＬＳ３のゲートには、それぞれのゲート−ソース間電圧の比率に応じた量の電流が流れる。一方、トランジスタＰ_ＬＳ３，Ｐ_ＬＳ４は、能動負荷として働くので、トランジスタＰ_ＬＳ４，Ｎ_ＬＳ３の接続点の電圧は、前記クロック信号ＳＣＫ，ＳＣＫＢの電圧レベル差に応じた電圧となる。当該電圧は、トランジスタＰ_ＬＳ７，Ｎ_ＬＳ５で電力増幅された後、出力端子ＬＳＯＵＴから出力信号ＬＳＯ１００として出力される。

前記昇圧・降圧部１２１は、クロック信号ＳＣＫ，ＳＣＫＢによって入力段のトランジスタＰ_ＬＳ３，Ｐ_ＬＳ４の導通／遮断を切り替える構成、すなわち電圧駆動型とは異なり、動作中、入力段のトランジスタＰ_ＬＳ４，Ｐ_ＬＳ３が常時導通する電流駆動型であり、上述のように両トランジスタＰ_ＬＳ４，Ｐ_ＬＳ３のゲート−ソース間電圧の比率に応じて定電流を分流することによって、前記クロック信号ＳＣＫ，ＳＣＫＢの振幅が入力段のトランジスタＮ_ＬＳ３，Ｎ_ＬＳ２の閾値よりも低い場合であっても、何ら支障なく、クロック信号ＳＣＫ，ＳＣＫＢをレベルシフトできる。

この結果、レベルシフタＬＳ＿１００は、ＥＮＡＢ端子にレベルシフタ制御回路ＣＮ＿１００からの出力信号ＣＮＯＢ１００でアクティブのローレベルが印加されると、クロック信号ＳＣＫ，ＳＣＫＢの振幅が駆動電圧のハイ側とロー側との差（Ｖｃｃ＝Ｖｄｄ−Ｖｓｓｄ、たとえば１５Ｖ程度）より低い場合（たとえば、前記映像信号の生成回路からの５Ｖ程度）でも、振幅が前記差Ｖｃｃにまで昇圧・降圧された出力信号ＬＳＯ１００を出力する。

これとは逆に、レベルシフタ制御回路ＣＮ＿１００からの出力信号ＣＮＯＢ１００が動作停止を示す非アクティブのハイレベルの場合、トランジスタＰ_ＬＳ３，Ｎ_ＬＳ２、あるいはトランジスタＰ_ＬＳ４，Ｎ_ＬＳ３を介して流れようとする電流は、トランジスタＰ_ＬＳ２によって遮断される。したがって、当該電流に起因する消費電力を削減できる。

また、この状態では、各入力制御部１２３，１２４のトランジスタＰ_ＬＳ６，Ｐ_ＬＳ１が遮断する。したがって、クロック信号ＳＣＫ，ＳＣＫＢを伝送する信号線と、入力段の各トランジスタＮ_ＬＳ２，Ｎ_ＬＳ３のゲートとが切り離される。また、停止中は、各入力信号制御部１２５，１２６のトランジスタＮ_ＬＳ４，Ｎ_ＬＳ１が導通するので、前記両トランジスタＮ_ＬＳ２，Ｎ_ＬＳ３のゲート電圧はいずれもローレベルの駆動電圧Ｖｓｓｄにプルダウンされ、両トランジスタＮ_ＬＳ２，Ｎ_ＬＳ３は遮断する。これによって、トランジスタＰ_ＬＳ２を遮断する場合と同様に、定電流源Ｉｃが出力する電流分だけ、消費電力を低減できる。

しかしながら、この状態では、両トランジスタＮ_ＬＳ２，Ｎ_ＬＳ３へ電流が供給されないので、両トランジスタＮ_ＬＳ２，Ｎ_ＬＳ３は差動入力対として動作することができず、出力端、すなわちトランジスタＰ_ＬＳ４，Ｎ_ＬＳ３のドレイン同士の接続点の電位が決定できなくなる。そこで、前記イネーブル信号ＥＮＡＢが動作停止を示している場合には、さらに出力安定部１２７のトランジスタＰ_ＬＳ５が導通する。この結果、前記出力端、すなわちトランジスタＰ_ＬＳ７，Ｎ_ＬＳ５のゲート電位は、ハイレベルの駆動電圧Ｖｄｄにプルアップされ、トランジスタＮ_ＬＳ５が導通し、出力信号ＬＳＯ１００はローレベルとなる。

こうして、レベルシフタ制御回路ＣＮ＿１００からの出力信号ＣＮＯＢ１００が動作停止を示している期間、レベルシフタＬＳ＿１００の出力信号ＬＳＯ１００は、クロック信号ＳＣＫ，ＳＣＫＢ拘わらず、ローレベルに保たれる。

（フリップフロップＳＲ＿１００の動作）
図３５は、奇数段目のフリップフロップＳＲ＿１００_１・ＳＲ＿１００_３・…のタイミングチャートである。なお、偶数段目のフリップフロップＳＲ＿１００_２・ＳＲ＿１００_４・…については、図３５における各信号が、クロック信号ＳＣＫに対して半周期分だけずれて動作する。すなわち、偶数段目のフリップフロップＳＲ＿１００_２・ＳＲ＿１００_４・…は、図１に示したように、ＣＫ端子に反転クロック信号（クロック信号）ＳＣＫＢが入力され、ＣＫＢ端子に正転クロック信号（クロック信号）ＳＣＫが入力されている。このため、奇数段目のフリップフロップとは、クロック信号の１クロック分（半周期分）だけずれた動作をする。

図３５に示すように、レベルシフタ制御回路ＣＮ＿１００に入力される信号ＣＩＮＢがロー（Ｌｏｗ）レベルになった時、その瞬間における同じ段のフリップフロップＳＲ＿１００内のフリップフロップＳＲ−ＦＦの出力Ｑは非アクティブのローレベルを出力している。このため、レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００はローレベルとなる。

この、ローレベルの信号ＣＮＯＢ１００は、レベルシフタＬＳ＿１００のＥＮＡＢ端子に入力される。そして、レベルシフタＬＳ＿１００は、ＥＮＡＢ端子にローレベルが入力されると、レベルシフタ動作が可能な状態となり、入力信号ＳＣＫをレベルシフトした信号が出力信号ＬＳＯ１００として出力される。このように、レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００の立ち下がりがクロック信号ＳＣＫの立ち上がりをレベルシフトし、出力信号ＬＳＯ１００として出力する。

ここで、ＥＮＡＢ端子に入力される信号（レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯ）がローレベルになった時点では、クロック信号ＳＣＫはローレベルなので、レベルシフタＬＳ＿１００の出力信号ＬＳＯ１００はローレベルのままとなる。そして、クロック信号ＳＣＫが約１クロック分後（クロック信号ＳＣＫの約半周期後）にハイレベルになると、レベルシフタＬＳ＿１００の出力信号ＬＳＯ１００はハイレベルに切り変わる。

このハイレベルのレベルシフタＬＳ＿１００の出力信号ＬＳＯ１００は、インバータＩ１を通ってローレベルになり、フリップフロップＳＲ−ＦＦの入力端子ＳＢに入力される。

フリップフロップＳＲ−ＦＦの入力端子ＳＢにローレベルが入力されると、ＳＲ−ＦＦがセットされてアクティブとなり、フリップフロップＳＲ−ＦＦの出力信号Ｑはハイレベルに、出力信号ＱＢはローレベルになる。

ここで、フリップフロップＳＲ−ＦＦの出力信号Ｑはレベルシフタ制御回路ＣＮ＿１００に入力（フィードバック）されているので、出力信号Ｑがハイレベルになった瞬間に、レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００がハイレベルになる。

出力信号ＣＮＯＢ１００のハイレベルがレベルシフタＬＳ＿１００の端子ＥＮＡＢに入力されると、レベルシフタＬＳ＿１００は非動作状態となる。レベルシフタＬＳ＿１００が非動作状態になると、レベルシフタＬＳ＿１００の出力信号ＬＳＯ１００はローレベルになる。出力信号ＬＳＯ１００がローレベルになっても、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢは、リセット端子Ｒにハイレベルが入力されるまで、アクティブレベル（出力信号Ｑはハイレベル、出力信号ＱＢはローレベル）を出力し続ける。

なお、フリップフロップＳＲ−ＦＦのリセット端子Ｒには、そのフリップフロップＳＲ−ＦＦが備えられるフリップフロップＳＲの２段後ろのフリップフロップＳＲの出力信号ＱＢが、インバータＩ２によって反転されて入力される。したがって、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢは、図３５に示すように、アクティブになった後、クロック信号ＳＣＫが２クロック分（クロック信号ＳＣＫの１周期）が入力されたときに、非アクティブにリセットされる。

また、レベルシフタ制御回路ＣＮ＿１００の入力端子ＩＮ２に入力される入力信号ＣＩＮＢは、前段のフリップフロップＳＲの出力信号ＱＢなので、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢがアクティブになった後、クロック信号ＳＣＫが１クロック分（クロック信号ＳＣＫの半周期）が入力されたときに、ハイレベルとなる。

したがって、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢがアクティブレベルから非アクティブレベルに戻った時には、入力端子ＩＮ２に入力される入力信号ＣＩＮＢはすでにハイレベルとなっているので、レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００はハイレベルのままになる。これにより、レベルシフタＬＳ＿１００は非動作状態となるので、レベルシフタＬＳ＿１００の出力信号ＬＳＯ１００はローレベルのままである。このため、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢは非アクティブレベル（出力信号Ｑはローレベル、出力信号ＱＢはハイレベル）に確実に保持される。

また、図３５のタイミングチャートに示したレベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００は、先行プリチャージ用のパルス（プリチャージ信号）ＰＯ（ＰＯ１・ＰＯ２・…・ＰＯｎ）として、重なり防止部３１ｃにおける自分の段の遅延回路Ｐｄ（Ｐｄ１・Ｐｄ２・…・Ｐｄｎ）へと入力される。

上記したように、フリップフロップＳＲ＿１００では、出力信号Ｑがレベルシフタ制御回路ＣＮ＿１００にフィードバックされており、出力信号ＱＢがアクティブ（ローレベル）になるより前に、レベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００がローレベルになるようになっている。したがって、このレベルシフタ制御回路ＣＮ＿１００の出力信号ＣＮＯＢ１００をプリチャージ用の信号ＰＯとして用いることにより、サンプリング用パルスとなるＱＢに先行してプリチャージを行うことができる。

このように、図４に示したフリップフロップＳＲに代えて、図３２に示したフリップフロップＳＲ＿１００を用いる場合でも、フリップフロップＳＲを用いる場合と略同様の動作を行うことができる。

なお、フリップフロップＳＲのレベルシフタ制御回路ＣＮはＮＯＲ回路（ロジック回路）ＮＲ１を用いていたのに対して、フリップフロップＳＲ＿１００のレベルシフタ制御回路ＣＮ＿１００はスイッチ（スイッチ回路）ＳＷ_ＣＮを用いている。このため、パルスがスイッチ回路を通過するときの遅延量の方が、当該パルスがロジック回路を通過するときの遅延量よりも小さい場合には、シフトレジスタを高速動作させることができる。

なお、ＣＮＯＢ１００の遅延量が大きい場合には、クロック信号ＳＣＫの立ち上がりを拾えなくなる。その場合には、クロック信号ＳＣＫの立ち上がり（偶数段目では立ち下がり）のタイミングで順次シフトしていくことができなくなって、正常なタイミングでシフトレジスタが動作しなくなる。このため、フリップフロップＳＲを用いるか、あるいはフリップフロップＳＲ＿１００を用いるかは、レベルシフタ制御回路における出力信号の遅延量に応じて決定することが好ましい。

また、本実施形態では、表示部２とデータ信号線ドライバ３１と走査信号線ドライバ４とがモノシリックに形成された液晶表示装置１について説明したが、これに限るものではなく、各ドライバ３１，４と表示部２とが別々の基板に形成されていてもかまわない。

また、本実施形態では、データ信号線ドライバ３１を、液晶表示装置１に備える場合について説明したが、これに限るものではなく、例えば、有機ＥＬ表示装置など、配線容量を充電する必要のある表示装置であればどのような表示装置に適用してもよい。

〔実施形態２〕
本発明の他の実施形態について説明する。なお、特に断らない限り、実施形態１で用いた部材および信号の符号と同一の符号は、同一の機能を有し、同様の変形（構成変更）が可能な部材および信号の符号として扱い、その説明を省略する。

（データ信号線ドライバ４１）
図２０は、本実施形態にかかるデータ信号線ドライバ４１の構成を示すブロック図である。データ信号線ドライバ４１は、実施形態１にかかる液晶表示装置１において、データ信号線ドライバ３１に代えて備えられる。

この図に示すように、データ信号線ドライバ４１は、レベルシフタＬＳと、シフトレジスタ４１ａと、サンプリング部３１ｂと、重なり防止部３１ｃとを備えている。レベルシフタＬＳ、サンプリング部３１ｂ、重なり防止部３１ｃは、実施形態１と同様の構成である。

（シフトレジスタ４１ａ）
シフトレジスタ４１ａは、複数段のセット・リセット型のフリップフロップＳＲＦＦ（ＳＲＦＦｄ１・ＳＲＦＦｄ２・ＳＲＦＦ１・ＳＲＦＦ２・…・ＳＲＦＦｎ・ＳＲＦＦｄ３・ＳＲＦＦｄ４）を備えており、シフト方向をＳＲＦＦｄ１からＳＲＦＦｄ４へ向かう順方向と、ＳＲＦＦｄ４からＳＲＦＦｄ１へ向かう逆方向とに切り替えることができる、双方向シフトレジスタである。

各フリップフロップＳＲＦＦは、ＣＫ端子、ＣＫＢ端子、セット信号が入力されるＣＩＮＢ１端子・ＣＩＮＢ２端子、リセット信号が入力されるＲＢ１端子・ＲＢ２端子、サンプリング用の信号ＱＢ（ＱＢ１・ＱＢ２・…・ＱＢｎ）を出力するＱＢ端子、プリチャージ用の信号ＰＯ（ＰＯ１・ＰＯ２・…・ＰＯｎ）を出力するＰＯ端子、シフト方向を制御するための信号（スキャン切り替え用の信号）ＳＣが入力されるＳＣ端子（図示せず）を備えている。なお、スキャン切り替え用の信号ＳＣは、液晶表示装置１の制御回路５から出力される。

奇数段目のフリップフロップＳＲＦＦｄ１・ＳＲＦＦ１・ＳＲＦＦ３・…では、ＣＫ端子に正転クロック信号（クロック信号）ＳＣＫが入力され、ＣＫＢ端子に反転クロック信号（クロック信号）ＳＣＫＢが入力される。また、偶数段目のフリップフロップＳＲＦＦｄ２・ＳＲＦＦｄ４・…では、ＣＫ端子に反転クロック信号（クロック信号）ＳＣＫＢが入力され、ＣＫＢ端子に正転クロック信号（クロック信号）ＳＣＫが入力される。

また、１段目のフリップフロップＳＲＦＦ１のＣＩＮＢ１端子、および、最終段のフリップフロップＳＲＦＦｄ４のＣＩＮＢ２端子には、セット信号として、レベルシフタＬＳの出力信号ＳＳＰＢ’が入力される。２段目以降のフリップフロップＳＲＦＦｄ２・ＳＲＦＦｄ１・…・ＳＲＦＦｄ３・ＳＲＦＦｄ４のＣＩＮＢ１端子は、各フリップフロップの前段のフリップフロップにおけるＱＢ端子に接続されている。

一方、１段目のフリップフロップＳＲＦＦｄ１から最終段の前段のフリップフロップＳＲＦＦｄ３までのフリップフロップにおけるＣＩＮＢ２端子は、各フリップフロップの次段のフリップフロップにおけるＱＢ端子に接続されている。

また、１段目のフリップフロップＳＲＦＦｄ１からｎ＋２段目のフリップフロップＳＲＦＦｎまでのフリップフロップにおけるＲＢ１端子には、各フリップフロップの２段後ろのフリップフロップからの出力信号ＱＢ１・ＱＢ２・…・ＱＢｄ４が入力される。また、最終段の前段のフリップフロップＳＲＦＦｄ３におけるＲＢ１端子には最終段のフリップフロップＳＲＦＦｄ４の出力信号ＱＢｄ４が入力され、最終段のフリップフロップＳＲＦＦｄ４におけるＲＢ１端子には、自身の出力信号ＱＢｄ４が入力される。

一方、１段目のフリップフロップＳＲＦＦｄ１におけるＲＢ２端子には、自身の出力信号ＱＢｄ１が入力される。また、２段目のフリップフロップＳＲＦＦｄ２におけるＲＢ２端子には、１段目のフリップフロップＳＲＦＦｄ１の出力信号ＱＢｄ１が入力される。そして、３段目のフリップフロップＳＲＦＦ１から最終段のフリップフロップＳＲＦＦｄ４までの各フリップフロップにおけるＲＢ２端子には、各フリップフロップの２段前の出力信号ＱＢ（ＱＢｄ１・ＱＢｄ２・ＱＢ１・…・ＱＢｎ）が入力される。

また、３段目からｎ＋２段目までのフリップフロップＳＲ１・ＳＲ２・…・ＳＲｎにおけるＰＯ端子は、重なり防止部３１ｃにおける各段に対応する遅延回路Ｐｄ（Ｐｄ１・Ｐｄ２・…・Ｐｄｎ）に接続されている。

（フリップフロップＳＲＦＦ）
図２１は、各フリップフロップＳＲＦＦ（ＳＲＦＦｄ１・ＳＲＦＦｄ２・ＳＲＦＦ１・…・ＳＲＦＦｄ４）の構成例を示すブロック図である。

この図に示すように、各フリップフロップＳＲＦＦは、レベルシフト制御回路ＣＮ、レベルシフタＬＳ１、セット・リセット型のフリップフロップＳＲ−ＦＦ、セレクターＳＥＬａ、セレクターＳＥＬｂ、インバータＩ１、インバータＩ２を備えている。

レベルシフト制御回路ＣＮ、レベルシフタＬＳ１、フリップフロップＳＲ−ＦＦの構成は、実施形態１における各回路と同様の構成である。

セレクターＳＥＬａは入力端子ＳＩ１・ＳＩ２と出力端子ＳＯを備えている。セレクターＳＥＬａの入力端子ＳＩ１はフリップフロップＳＲＦＦのＣＩＮＢ１端子に接続され、入力端子ＳＩ２はフリップフロップＳＲＦＦのＣＩＮＢ２端子に接続されている。また、セレクターＳＥＬａの出力端子ＳＯはレベルシフタ制御回路ＣＮの入力端子ＩＮ２に接続されている。また、セレクターＳＥＬａには、スキャン切り替え用の信号ＳＣが与えられる。

セレクターＳＥＬｂはセレクターＳＥＬａと同様の構成からなり、入力端子ＳＩ１・ＳＩ２と出力端子ＳＯを備えている。セレクターＳＥＬｂの入力端子ＳＩ１はフリップフロップＳＲＦＦのＲＢ１端子に接続され、入力端子ＳＩ２はフリップフロップＳＲＦＦのＲＢ２端子に接続されている。また、セレクターＳＥＬｂの出力端子ＳＯはインバータＩ２の入力端子に接続され、インバータＩ２の出力端子はフリップフロップＳＲ−ＦＦのＲ端子に接続されている。また、セレクターＳＥＬｂには、スキャン切り替え用の信号ＳＣが与えられる。

図２２は、セレクターＳＥＬａおよびセレクターＳＥＬｂの構成例を示すブロック図である。この図に示すように、セレクターＳＥＬａ・ＳＥＬｂは、インバータＳｉｎｖと、スイッチＳｓｗ１、Ｓｓｗ２を備えている。

スイッチＳｓｗ１・Ｓｓｗ２は、入力信号がゲートに直接入力されるＮチャネルＭＯＳトランジスタ（ＴＦＴ）および入力信号が反転された信号がゲートに入力されるＰチャネルＭＯＳトランジスタ（ＴＦＴ）からなるアナログスイッチである。

インバータＳｉｎｖは、セレクターＳＥＬａ・ＳＥＬｂに入力されるスキャン切り替え用の信号ＳＣを反転し、スイッチＳＷ１・ＳＷ２におけるＰチャネルＭＯＳトランジスタのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲートに入力する。

各ＭＯＳトランジスタのゲートは容量性の制御端子であり、各スイッチＳｓｗ１・Ｓｓｗ２は、ゲートの充電電圧に応じて導通と非導通とが切り換わる。

スイッチＳｓｗ１におけるチャネル経路の一端には、入力信号ＳＩ１が入力される。スイッチＳｓｗ１におけるチャネル経路の一端には、入力信号ＳＩ２が入力される。スイッチＳｓｗ１におけるチャネル経路の他端とスイッチＳｓｗ２におけるチャネル経路の他端とは共に接続され、出力端子ＳＯとなる。

このような構成からなるセレクターＳＥＬａ・ＳＥＬｂでは、スキャン切り替え用の信号ＳＣが順方向のスキャンを示すハイレベルの場合、スイッチＳｓｗ１の各トランジスタが導通し、スイッチＳｓｗ２の各トランジスタが非導通となるので、出力端子ＳＯからは、入力端子ＳＩ１に入力された信号が出力信号ａ・ｂとして出力される。

また、スキャン切り替え用の信号ＳＣが逆方向のスキャンを示すローレベルの場合、スイッチＳｓｗ１の各トランジスタが非導通となり、スイッチＳｓｗ２の各トランジスタが導通するので、出力端子ＳＯからは、入力端子ＳＩ２に入力された信号が出力信号ａ・ｂとして出力される。

次に、シフトレジスタ４１ａの動作について説明する。まず、シフト方向が順方向（正スキャン）の場合について説明する。図２３は、シフト方向が順方向の場合の、各フリップフロップＳＲＦＦにおけるタイミングチャートである。

この場合、スキャン切り替え用の信号ＳＣは正スキャンを示すハイレベルなので、セレクターＳＥＬａからはＣＩＮＢ１端子に入力された信号ＣＩＮＢ１が出力信号ａとして出力され、セレクターＳＥＬｂからはＲＢ１端子に入力された信号ＲＢ１が出力信号ｂとして出力される。

フリップフロップＳＲＦＦのＣＩＮＢ１端子に入力される信号ＣＩＮＢ１がローレベルになると、セレクターＳＥＬａの出力信号ａがローレベルとなり、実施形態１で説明したように、レベルシフタ制御回路ＣＮの出力信号はハイレベルとなる。したがって、ＰＯ端子から出力されるプリチャージ用の信号ＰＯはハイレベルとなる。

その後、クロック信号ＳＣＫがハイレベルになると、レベルシフタＬＳ１の出力信号ＬＳＯがハイレベルとなり、フリップフロップＳＲ−ＦＦの出力信号がアクティブレベル（信号Ｑがハイレベル、信号ＱＢがローレベル）となる。ここで、ＳＲ−ＦＦの出力信号Ｑは、レベルシフタ制御回路ＣＮの入力端子ＩＮ１に入力されているので、出力信号Ｑがハイレベルになると、レベルシフタ制御回路ＣＮの出力信号（出力信号ＰＯ）はローレベルとなり、レベルシフタＬＳ１の出力信号ＬＳＯはローレベルとなる。

その後、フリップフロップＳＲＦＦのＲＢ１端子に入力される信号ＲＢ１、すなわち２段後ろのフリップフロップＳＲＦＦの出力信号ＱＢ（ただし、フリップフロップＳＲＦＦｄ３・ＳＲＦＦｄ４ではフリップフロップＳＲＦＦｄ４の出力信号ＱＢｄ４）がローレベルになると、セレクターＳＥＬｂの出力信号ｂがローレベルとなり、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢはリセットされて非アクティブレベル（信号Ｑがローレベル、信号ＱＢがハイレベル）となる。

図２４は、シフト方向が順方向の場合の、データ信号線ドライバ４１のタイミングチャートである。

この図に示すように、フリップフロップＳＲＦＦｄ１では、レベルシフタＬＳから出力された、スタートパルスＳＳＰＢに基づく信号ＳＳＰＢ’がローレベルになると、ＰＯ端子から出力するプリチャージ用の信号ＰＯｄ１がハイレベルとなる。その後、クロック信号ＳＣＫがハイレベルになると、サンプリング用の出力信号ＱＢｄ１がローレベルとなる。また、出力信号Ｑｄ１がレベルシフタ制御回路ＣＮにフィードバックされているので、出力信号ＱＢｄ１がローレベル（出力信号Ｑｄ１がハイレベル）になると、レベルシフタ制御回路ＣＮの出力信号ＰＯｄ１はローレベルとなる。そして、２段後ろのフリップフロップＳＲＦＦ１の出力信号ＱＢ１がローレベルになると、フリップフロップＳＲＦＦｄ１の出力信号ＱＢｄ１はハイレベルにリセットされる。

また、フリップフロップＳＲＦＦｄ１の出力信号ＱＢｄ１は、２段目のフリップフロップＳＲＦＦｄ２に入力されているので、出力信号ＱＢｄ１がローレベルになると、２段目のフリップフロップＳＲＦＦｄ２におけるレベルシフタ制御回路ＣＮの出力信号ＰＯｄ２はハイレベルになる。その後、クロック信号ＳＣＫがローレベル（クロック信号ＳＣＫＢがハイレベル）になると、ＱＢ端子からの出力信号ＱＢｄ２がハイレベルからローレベルに切り替わる。そして、これにより、レベルシフタ制御回路ＣＮの出力信号ＰＯｄ２はローレベルとなる。その後、２段後ろのフリップフロップＳＲＦＦ２の出力信号ＱＢ２がローレベルになると、フリップフロップＳＲＦＦｄ２の出力信号ＱＢｄ２はハイレベルにリセットされる。

また、フリップフロップＳＲＦＦｄ２の出力信号ＱＢｄ２は、３段目のフリップフロップＳＲＦＦ１に入力されているので、出力信号ＱＢｄ２がローレベルになると、３段目のフリップフロップＳＲＦＦ１におけるＰＯ端子からの出力信号ＰＯ１はハイレベルになる。その後、クロック信号ＳＣＫがローレベルからハイレベルになると、ＱＢ端子からの出力信号ＱＢ１がハイレベルからローレベルに切り替わる。そして、これにより、ＰＯ端子からの出力信号ＰＯ１はローレベルとなる。ここで、３段目のフリップフロップＳＲＦＦ１の出力信号ＱＢ１は、１段目のフリップフロップＳＲＦＦｄ１のＲＢ端子に入力されているので、３段目のフリップフロップＳＲＦＦ１の出力信号ＱＢ１がローレベルに切り替わると、１段目のフリップフロップＳＲＦＦｄ１の出力信号ＱＢｄ１はハイレベルにリセットされる。

以降のフリップフロップＳＲＦＦについても、各段のフリップフロップＳＲＦＦの出力信号ＱＢが、ローレベルになった後、その２段後ろのフリップフロップＳＲの出力信号ＱＢがローレベルになることによってハイレベルにリセットされるまで、同様の動作が行われる。なお、フリップフロップＳＲＦＦｄ３・ＳＲＦＦｄ４は、フリップフロップＳＲＦＦｎ−１・ＳＲＦＦｎの出力信号ＱＢｎ−１・ＱＢｎをリセットするタイミングを出力するためのダミー回路として機能する。

このように、データ信号線ドライバ４１では、シフト方向が順方向（正スキャン）の場合、各フリップフロップＳＲＦＦｋ（ｋは１〜ｎの整数）における自分の段の信号を用いて、その段に対応するデータ信号線および画素容量の予備充電を行う。また、２段後ろのフリップフロップＳＲＦＦｋ＋２の出力信号を用いて、フリップフロップＳＲ−ＦＦｋの出力信号Ｑｋ・ＱＢｋをリセットし、サンプリング期間を終了させる。

次に、シフト方向が逆方向（逆スキャン）の場合について説明する。図２５は、シフト方向が逆方向の場合の、各フリップフロップＳＲＦＦにおけるタイミングチャートである。

この場合、スキャン切り替え用の信号ＳＣは逆スキャンを示すローレベルなので、セレクターＳＥＬａからはＣＩＮＢ２端子に入力された信号ＣＩＮＢ２が出力信号ａとして出力され、セレクターＳＥＬｂからはＲＢ２端子に入力された信号ＲＢ２が出力信号ｂとして出力される。

フリップフロップＳＲＦＦのＣＩＮＢ２端子に入力される信号ＣＩＮＢ２がローレベルになると、セレクターＳＥＬａの出力信号ａがローレベルとなり、実施形態１で説明したように、レベルシフタ制御回路ＣＮの出力信号はハイレベルとなる。したがって、ＰＯ端子から出力されるプリチャージ用の信号ＰＯはハイレベルとなる。

その後、クロック信号ＳＣＫがハイレベルになると、レベルシフタＬＳ１の出力信号ＬＳＯがハイレベルとなり、フリップフロップＳＲ−ＦＦの出力信号がアクティブレベル（信号Ｑがハイレベル、信号ＱＢがローレベル）となる。ここで、ＳＲ−ＦＦの出力信号Ｑは、レベルシフタ制御回路ＣＮの入力端子ＩＮ１に入力されているので、出力信号Ｑがハイレベルになると、レベルシフタ制御回路ＣＮの出力信号（出力信号ＰＯ）はローレベルとなり、レベルシフタＬＳ１の出力信号ＬＳＯはローレベルとなる。

その後、フリップフロップＳＲＦＦのＲＢ２端子に入力される信号ＲＢ２、すなわちシフト方向（逆スキャン方向）に沿って２段後ろのフリップフロップの出力信号ＱＢ（ただし、フリップフロップＳＲＦＦｄ２・ＳＲＦＦｄ１ではフリップフロップＳＲＦＦｄ１の出力信号ＱＢｄ１）がローレベルになると、セレクターＳＥＬｂの出力信号ｂがローレベルとなり、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢはリセットされて非アクティブレベル（信号Ｑがローレベル、信号ＱＢがハイレベル）となる。

図２６は、シフト方向が逆方向の場合の、データ信号線ドライバ４１のタイミングチャートである。

この図に示すように、フリップフロップＳＲＦＦｄ４では、レベルシフタＬＳから出力された、スタートパルスＳＳＰＢに基づく信号ＳＳＰＢ’がローレベルになると、ＰＯ端子から出力するサンプリング用の信号ＰＯｄ４がハイレベルとなる。その後、クロック信号ＳＣＫがハイレベルになると、サンプリング用の出力信号ＱＢｄ４がローレベルとなる。また、出力信号Ｑｄ４がレベルシフタ制御回路ＣＮにフィードバックされているので、出力信号ＱＢｄ４がローレベル（出力信号Ｑｄ４がハイレベル）になると、レベルシフタ制御回路ＣＮの出力信号ＰＯｄ４はローレベルとなる。そして、シフト方向に沿って２段後ろとなるフリップフロップＳＲＦＦｎの出力信号ＱＢｎがローレベルになると、フリップフロップＳＲＦＦｄ４の出力信号ＱＢｄ４はハイレベルにリセットされる。

また、フリップフロップＳＲＦＦｄ４の出力信号ＱＢｄ４は、次段（シフト方向に沿って２段目）のフリップフロップＳＲＦＦｄ３に入力されているので、出力信号ＱＢｄ４がローレベルになると、フリップフロップＳＲＦＦｄ３におけるレベルシフタ制御回路ＣＮの出力信号ＰＯｄ３はハイレベルになる。その後、クロック信号ＳＣＫがローレベル（クロック信号ＳＣＫＢがハイレベル）になると、ＱＢ端子からの出力信号ＱＢｄ３がハイレベルからローレベルに切り替わる。そして、これにより、レベルシフタ制御回路ＣＮの出力信号ＰＯｄ３はローレベルとなる。その後、次々段（シフト方向に沿って２段後ろ）のフリップフロップＳＲＦＦｎ−１の出力信号ＱＢｎ−１がローレベルになると、フリップフロップＳＲＦＦｄ３の出力信号ＱＢｄ３はハイレベルにリセットされる。

また、フリップフロップＳＲＦＦｄ３の出力信号ＱＢｄ３は、次段（シフト方向に沿って３段目）のフリップフロップＳＲＦＦｎに入力されているので、出力信号ＱＢｄ３がローレベルになると、フリップフロップＳＲＦＦｎにおけるＰＯ端子からの出力信号ＰＯｎはハイレベルになる。その後、クロック信号ＳＣＫがローレベルからハイレベルになると、ＱＢ端子からの出力信号ＱＢｎがハイレベルからローレベルに切り替わる。そして、これにより、ＰＯ端子からの出力信号ＰＯｎはローレベルとなる。ここで、フリップフロップＳＲＦＦｎの出力信号ＱＢｎは、フリップフロップＳＲＦＦｄ４のＲＢ２端子に入力されているので、フリップフロップＳＲＦＦｎの出力信号ＱＢｎがローレベルに切り替わると、フリップフロップＳＲＦＦｄ４の出力信号ＱＢｄ４はハイレベルにリセットされる。

以降のシフト方向に沿ったフリップフロップＳＲＦＦについても、各段のフリップフロップＳＲＦＦの出力信号ＱＢが、ローレベルになった後、シフト方向に沿ってその２段後ろのフリップフロップＳＲの出力信号ＱＢがローレベルになることによってハイレベルにリセットされるまで、同様の動作が行われる。なお、フリップフロップＳＲＦＦｄ２・ＳＲＦＦｄ１は、フリップフロップＳＲＦＦ２・ＳＲＦＦ１の出力信号ＱＢ２・ＱＢ１をリセットするタイミングを出力するためのダミー回路として機能する。

このように、データ信号線ドライバ４１では、シフト方向が逆方向（逆スキャン）の場合、各フリップフロップＳＲＦＦｋにおける自分の段の信号を用いて、その段に対応するデータ信号線および画素容量の予備充電を行う。そして、シフト方向（逆スキャン方向）に沿って２段後ろのフリップフロップＳＲＦＦｋ−２の出力信号を用いて、フリップフロップＳＲ−ＦＦｋの出力信号Ｑｋ・ＱＢｋをリセットし、サンプリング期間を終了させる。

したがって、データ信号線ドライバ４１では、シフト方向がいずれの方向であっても、各フリップフロップＳＲＦＦにおける自分の段の信号を用いて、その段に対応するデータ信号線および画素容量の予備充電を行うことができる。また、シフト方向に沿って２段後ろのフリップフロップＳＲＦＦの出力信号を用いて、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢをリセットし、サンプリング期間を終了させることができる。

以上のように、データ信号線ドライバ４１では、各フリップフロップＳＲＦＦにおける自分の段の信号を用いて、その段に対応するデータ信号線および画素容量の予備充電を行う。したがって、例えば上記した特許文献３のように、双方向シフトレジスタのシフト方向に応じてプリチャージ回路駆動信号の出力段を選択するためのプリチャージ信号切替回路を備える必要がない。

特許文献３の技術では、上記プリチャージ信号切替回路に、２段前の出力段からのプリチャージ回路駆動信号と、２段後ろの出力段からのプリチャージ回路駆動信号とが入力される。したがって、プリチャージ信号切替回路の占有面積、および配線の引き回し面積が増大し、駆動回路の大型化を招いてしまうという問題があった。

これに対して、本実施形態にかかるデータ信号線ドライバ４１では、このようなプリチャージ信号切替回路、および、２段前の出力段からのプリチャージ回路駆動信号と２段後ろの出力段からのプリチャージ回路駆動信号とを上記プリチャージ信号切替回路に入力するための配線が不要になる。

したがって、データ信号線ドライバ４１の構成を簡略化するとともに、データ信号線ドライバ４１のサイズおよびその周りを引き回す配線領域のサイズを小型化することができる。これにより、パネル外形サイズを縮小するとともに、パネル外形サイズに対する表示領域のサイズの比率を大きくことができる。

（変形例）
（フリップフロップＳＲＦＦの変形例）
本実施形態では、シフトレジスタ４１ａは、複数段のセット・リセット型のフリップフロップＳＲＦＦからなるものとして説明したが、これに限るものではない。

例えば、上記フリップフロップＳＲＦＦ（ＳＲＦＦｄ１・ＳＲＦＦｄ２・ＳＲＦＦ１・…ＳＲＦＦｄ４）に代えて、図２７に示すような、シフトレジスタ回路ＳＲＣ（ＳＲＣｄ１・ＳＲＣｄ２・ＳＲＣ１・ＳＲＣ２・…・ＳＲＣｄ４）を用いてもよい。

この図に示すように、シフトレジスタ回路ＳＲＣは、フリップフロップＳＲＦＦにおけるレベルシフタＬＳ１を、スイッチ回路ＡＳＷに置き換え、ＣＫＢ端子を非接続（Ｎｏｎ−ｃｏｎｎｅｃｔｉｏｎ）とした構成である。

スイッチ回路ＡＳＷは、インバータＩａｓｗと、入力信号がゲートに直接入力されるＮチャネルＭＯＳトランジスタ（ＴＦＴ）ＮＴａｓｗと、入力信号が反転された信号がゲートに入力されるＰチャネルＭＯＳトランジスタ（ＴＦＴ）ＰＴａｓｗとからなる。

インバータＩａｓｗは、制御回路ＣＮの出力信号（出力信号ＰＯ）を反転し、ＰチャネルＭＯＳトランジスタＰＴａｓｗのゲートの持つ容量を十分に充放電が可能な能力を持たせながらゲートに入力する。なお、制御回路ＣＮの構成は上記したレベルシフタ制御回路の構成と同様である。

また、インバータＩａｓｗの出力はＮ型のＭＯＳトランジスタＮ５５のゲートに入力されている。トランジスタＮ５５のソースはロー側の電源Ｖｓｓｄに接続され、ドレインはインバータＩ１の入力端子に接続されている。

各ＭＯＳトランジスタのゲートは容量性の制御端子であり、ゲートの充電電圧に応じて導通と非導通とが切り換わる。各ＭＯＳトランジスタにおけるチャネル経路の一端は、ＣＫ端子に接続されている。なお、奇数段のシフトレジスタ回路ＳＲＣｄ１・ＳＲＣ１・ＳＲＣ３・…におけるＣＫ端子には正転クロック信号（クロック信号）ＳＣＫが入力され、偶数段のシフトレジスタ回路ＳＲＣｄ２・ＳＲＣ２・ＳＲＣ４・…におけるＣＫ端子には反転クロック信号（クロック信号）ＳＣＫＢが入力される。

また、各ＭＯＳトランジスタにおけるチャネル経路の他端は、インバータＩ１の入力端子に接続されている。これにより、スイッチ回路ＡＳＷの出力信号ＡＳＷがインバータＩ１に入力される。

図２８は、シフト方向が順方向（正スキャン）の場合の、各シフトレジスタ回路ＳＲＣにおけるタイミングチャートである。

この場合、スキャン切り替え用の信号ＳＣは正スキャンを示すハイレベルなので、セレクターＳＥＬａからはＣＩＮＢ１端子に入力された信号ＣＩＮＢ１が出力信号ａとして出力され、セレクターＳＥＬｂからはＲＢ１端子に入力された信号ＲＢ１が出力信号ｂとして出力される。

シフトレジスタ回路ＳＲＣのＣＩＮＢ１端子に入力される信号ＣＩＮＢ１がローレベルになると、セレクターＳＥＬａの出力信号ａがローレベルとなり、制御回路ＣＮの出力信号はハイレベルとなる。したがって、ＰＯ端子から出力されるプリチャージ用の号ＰＯはハイレベルとなる。

また、制御回路ＣＮの出力信号がハイレベルになると、スイッチ回路ＡＳＷにおける各ＭＯＳトランジスタＰＴａｓｗ・ＮＴａｓｗは導通する。

したがって、その後、クロック信号ＳＣＫがハイレベルになると、スイッチ回路ＡＳＷの出力信号ＡＳＷはハイレベルとなり、フリップフロップＳＲ−ＦＦの出力信号がアクティブレベル（信号Ｑがハイレベル、信号ＱＢがローレベル）となる。ここで、ＳＲ−ＦＦの出力信号Ｑは、レベルシフタ制御回路ＣＮの入力端子ＩＮ１に入力されているので、出力信号Ｑがハイレベルになると、レベルシフタ制御回路ＣＮの出力信号はローレベルとなり、スイッチ回路ＡＳＷにおける各ＭＯＳトランジスタＰＴａｓｗ・ＮＴａｓｗは非導通となる。この時、インバータＩａｓｗはローレベルになっているので、トランジスタＮ５５はオンされ、出力信号ＡＳＷはローレベルにプルダウンされる。

その後、シフトレジスタ回路ＳＲＣのＲＢ１端子に入力される信号ＲＢ１、すなわち２段後ろのシフトレジスタ回路ＳＲＣの出力信号ＱＢ（ただし、フシフトレジスタ回路ＳＲＣｄ３・ＳＲＣｄ４ではフリップフロップＳＲＣｄ４の出力信号ＱＢｄ４）がローレベルになると、セレクターＳＥＬｂの出力信号ｂがローレベルとなり、シフトレジスタ回路ＳＲＣの出力信号Ｑ・ＱＢはリセットされて非アクティブレベル（信号Ｑがローレベル、信号ＱＢがハイレベル）となる。

図２９は、シフト方向が逆方向（逆スキャン）の場合の、各シフトレジスタ回路ＳＲＣにおけるタイミングチャートである。

この場合、スキャン切り替え用の信号ＳＣは逆スキャンを示すローレベルなので、セレクターＳＥＬｂからはＣＩＮＢ２端子に入力された信号ＣＩＮＢ２が出力信号ａとして出力され、セレクターＳＥＬｂからはＲＢ２端子に入力された信号ＲＢ２が出力信号ｂとして出力される。

シフトレジスタ回路ＳＲＣのＣＩＮＢ２端子に入力される信号ＣＩＮＢ２がローレベルになると、セレクターＳＥＬａの出力信号ａがローレベルとなり、制御回路ＣＮの出力信号はハイレベルとなる。したがって、ＰＯ端子から出力されるプリチャージ用の信号ＰＯはハイレベルとなる。

また、制御回路ＣＮの出力信号がハイレベルになると、スイッチ回路ＡＳＷにおける各ＭＯＳトランジスタＰＴａｓｗ・ＮＴａｓｗは導通する。

したがって、その後、クロック信号ＳＣＫがハイレベルになると、スイッチ回路ＡＳＷの出力信号ＡＳＷはハイレベルとなり、フリップフロップＳＲ−ＦＦの出力信号がアクティブレベル（信号Ｑがハイレベル、信号ＱＢがローレベル）となる。ここで、ＳＲ−ＦＦの出力信号Ｑは、レベルシフタ制御回路ＣＮの入力端子ＩＮ１に入力されているので、出力信号Ｑがハイレベルになると、レベルシフタ制御回路ＣＮの出力信号はローレベルとなり、スイッチ回路ＡＳＷにおける各ＭＯＳトランジスタＰＴａｓｗ・ＮＴａｓｗは非導通となる。この時、インバータＩａｓｗはローレベルになっているので、トランジスタＮ５５はオンされ、出力信号ＡＳＷはローレベルにプルダウンされる。

その後、シフトレジスタ回路ＳＲＣのＲＢ２端子に入力される信号ＲＢ２、すなわちシフト方向（逆スキャン方向）に沿って２段後ろのシフトレジスタ回路の出力信号ＱＢ（ただし、シフトレジスタ回路ＳＲＣｄ２・ＳＲＣｄ１ではシフトレジスタ回路ＳＲＣｄ１の出力信号ＱＢｄ１）がローレベルになると、セレクターＳＥＬｂの出力信号ｂがローレベルとなり、フリップフロップＳＲ−ＦＦの出力信号Ｑ・ＱＢはリセットされて非アクティブレベル（信号Ｑがローレベル、信号ＱＢがハイレベル）となる。

したがって、データ信号線ドライバ４１は、図２７に示すようなシフトレジスタ回路ＳＲＣを用いる場合にも、上記したフリップフロップＳＲＦＦを用いる場合と略同様に動作する。

また、上記の説明では、シフトレジスタ回路ＳＲＣを双方向シフトレジスタ４１ａに備える場合について説明したが、これに限らず、例えば実施形態１のシフトレジスタ３１ａに備えてもよい。この場合には、セレクターＳＥＬａを省略してレベルシフタ制御回路ＣＮ（この場合、レベルシフタ制御回路でなく制御回路となるが、回路構成は同一である。）のＩＮ２端子とＣＩＮＢ１端子（ＣＩＮＢ端子）とを接続し、セレクターＳＥＬｂを省略してインバータＩ２の入力端子とＲＢ１端子（ＲＢ端子）とを接続すればよい。

また、表示部２とデータ信号線ドライバ４１と走査信号線ドライバ４とは、同一基板上にモノシリックに形成されていてもよく、あるいは、それぞれ別々の基板上に形成されていてもよい。

また、本実施形態では、データ信号線ドライバ４１を、液晶表示装置１に備える場合について説明したが、これに限るものではなく、例えば、有機ＥＬ表示装置など、配線容量を充電する必要のある表示装置であればどのような表示装置に適用してもよい。

以上のように、本発明の表示装置の駆動回路は、表示装置に設けられた複数の信号供給線のそれぞれに対して第１スイッチを備え、上記各信号供給線に対する書き込み信号の書き込みを上記各第１スイッチの導通により行う書き込み回路と、上記第１のスイッチを導通させるためのタイミングパルスを生成するパルス生成手段を複数段備え、上記各信号供給線に対するタイミングパルスを順次出力するシフトレジスタと、上記信号供給線のそれぞれに対して第２スイッチを備え、上記各信号供給線への予備充電を上記各第２スイッチの導通により行う予備充電回路とが設けられた表示装置の駆動回路において、上記各パルス生成手段は、それぞれの前段の上記パルス生成手段から出力される上記タイミングパルスを入力され、当該タイミングパルスが上記第１スイッチを導通させるアクティブレベルになった後、上記各パルス生成手段自身がアクティブレベルの上記タイミングパルスを出力するまでの期間中に、上記各パルス生成手段自身が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線に対応する上記第２スイッチを導通させて当該信号供給線を予備充電するための予備充電用パルスを出力することを特徴としている。

上記の構成によれば、上記各パルス生成手段は、自身が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線に対応する上記第２スイッチを導通させて当該信号供給線を予備充電するための予備充電用パルスを出力する。これにより、従来必要であった、初段の上記パルス生成手段もしくは初段および２段目のパルス生成手段が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線を予備充電するための予備充電用パルスを出力するためのダミー回路を設ける必要がなくなる。したがって、予備充電回路を内部に備えた表示装置の駆動回路の面積、および上記駆動回路の周囲に引き回す配線の面積を小型化することができる。

また、上記タイミングパルスの各出力ラインには、当該出力ラインに供される上記タイミングパルスのアクティブレベルのうち、当該タイミングパルスにて書き込みを行う上記信号供給線を予備充電するための上記予備充電用パルスが上記第２スイッチを導通させる上記予備充電用パルスのアクティブレベルとの重なり部分を除去する、重なり防止手段を備えている構成としてもよい。

上記の構成によれば、上記タイミングパルスの各出力ラインに設けられた重なり防止手段が、各出力ラインに供される上記タイミングパルスのアクティブレベル期間のうち、当該タイミングパルスにて書き込みを行う信号供給線を予備充電するための予備充電用パルスのアクティブレベル期間との重なり部分を除去する。したがって、例えば、予備充電用パルスのアクティブレベル期間の後端とタイミングパルスのアクティブレベル期間の前端とが同期するようなフリップフロップの出力を利用したとしても、予備充電用パルスのアクティブレベル期間とタイミングパルスのアクティブレベル期間とが重なることはなく、各信号供給線にそれぞれ設けられた対をなすサンプリング用の第１スイッチと予備充電用の第２スイッチとが、同時に導通することを確実に防止することができる。このため、書き込み信号と予備充電電位とが信号供給線上で衝突するといった事態の招来を確実に回避することができる。

また、上記各パルス生成手段から出力された予備充電用パルスを遅延させて上記各第２スイッチおよび上記各重なり防止手段に出力する遅延手段をさらに備え、上記重なり防止手段は、上記タイミングパルスのアクティブレベルのうち、上記遅延手段の出力する予備充電用パルスのアクティブレベルとの重なり部分を除去する構成としてもよい。

上記の構成によれば、上記重なり防止手段は、上記タイミングパルスのアクティブ期間のうち、上記遅延手段の出力する予備充電用パルスのアクティブ期間との重なり部分を除去する。したがって、上記タイミングパルスのアクティブ期間の前端が削られる量が大きくなるので、上記タイミングパルス同士の重なりを防止することができる。なお、タイミングパルス同士が重なると、ビデオ信号線に電位の揺れを生じるため、表示の均一性が低下するなどして画像品位を損なうこととなるが、上記のようにタイミングパルス同士の重なりを防止することにより、表示の均一性の低下を防止することができる。

また、上記各パルス生成手段は、当該各パルス生成手段よりも所定段数だけ後段のパルス生成手段の出力する上記タイミングパルスがアクティブレベルになった場合に、自身の出力する上記タイミングパルスを、上記第１スイッチを非導通とする非アクティブレベルとし、上記遅延手段による上記予備充電用パルスの遅延時間が、上記各パルス生成手段に対して所定段数だけ後段のパルス生成手段の出力する上記タイミングパルスがアクティブレベルになった後、上記各パルス生成手段の出力する上記タイミングパルスが非アクティブレベルになるまでの時間よりも長い構成としてもよい。

上記の構成によれば、上記各パルス生成手段の出力するタイミングパルスのアクティブレベルと、当該各パルス生成手段に対して所定段数だけ後段のパルス生成手段の出力するタイミングパルスのアクティブレベルとの重なり部分を確実に除去することができる。したがって、表示の均一性の低下を確実に防止することができる。

また、上記各パルス生成手段は、上記タイミングパルスを出力するセット・リセット型のフリップフロップと、上記フリップフロップのセット信号を制御する制御手段とを備え、上記制御手段は、当該制御手段が備えられるパルス生成手段の前段のパルス生成手段の出力する上記タイミングパルスがアクティブレベルであって、当該制御手段が備えられるパルス生成手段の出力するタイミングパルスが非アクティブレベルである場合に、クロック信号またはクロック信号を変圧した信号を上記フリップフロップのセット信号とし、上記フリップフロップは、当該フリップフロップが備えられるパルス生成手段よりも所定段数だけ後段のパルス生成手段の出力するタイミングパルスをリセット信号とする構成としてもよい。

上記の構成によれば、上記制御手段は、当該制御手段が備えられるパルス生成手段の前段の信号線選択手段の出力するタイミングパルスがアクティブレベルであって、当該制御手段が備えられるパルス生成手段の出力するタイミングパルスが非アクティブレベルである場合に、クロック信号またはクロック信号を変圧した信号を上記フリップフロップのセット信号とする。したがって、上記各パルス生成手段の前段のパルス生成手段に対応する信号供給線が書き込まれている期間であって、上記各パルス生成手段に対応する信号供給線に書き込みを開始する前の期間に、上記各パルス生成手段に対応する信号供給線を適切に予備充電することができる。

また、奇数段目の上記パルス生成手段では、正転クロック信号または反転クロック信号のいずれか一方の信号を上記クロック信号として用い、偶数段目の上記パルス生成手段では、上記クロック信号として他方の信号を用いる構成としてもよい。

上記の構成によれば、上記クロック信号の振幅が小さくても、レベルシフトが必要な場合に、正転クロック信号と反転クロック信号を用いることができるので、安定してレベルシフトすることが可能となる。

また、上記シフトレジスタは、上記複数段のパルス生成手段がタイミングパルスを順次出力するシフト方向を切り替え可能な双方向シフトレジスタであり、上記各パルス生成手段は、当該各パルス生成手段に対して上記シフト方向の前段となるパルス生成手段の出力するタイミングパルスを選択して上記制御手段に入力する第１セレクター手段と、当該各パルス生成手段に対して所定段数だけ上記シフト方向の後段となるパルス生成手段の出力するタイミングパルスを選択して上記フリップフロップにリセット信号として入力する第２セレクター手段とを備えている構成としてもよい。

上記の構成によれば、双方向シフトレジスタを備え、上記信号線に順次に書き込む方向を切り替え可能な表示装置の駆動回路において、例えば特許文献３の電気光学装置の駆動回路に備えられるような、予備充電する信号線を選択するためのプリチャージ信号切替回路を設ける必要がなくなる。したがって、表示装置の駆動回路のサイズを小さくできる。

また、上記各タイミングパルスの出力ラインの数と、上記各予備充電用パルスの出力ラインの数と、上記信号供給線の数とが対応しており、上記各第２スイッチを順次に導通させるとともに、上記各第１スイッチの導通期間が当該各第１スイッチの導通によって書き込みを行う信号供給線に対応する上記第２スイッチの導通期間と重ならないように、上記各第１スイッチを順次に導通させる構成としてもよい。

上記の構成によれば、従来必要であった、初段の上記パルス生成手段、もしくは、初段および２段目のパルス生成手段が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線を予備充電するための予備充電用パルスを出力するためのダミー回路を設ける必要がなくなる。したがって、予備充電回路を内部に備えた表示装置の駆動回路の面積、および上記駆動回路の周囲に引き回す配線の面積を小型化することができる。

また、上記各タイミングパルスの出力ラインの数と、上記各予備充電用パルスの出力ラインの数と、上記信号供給線の所定本数を１単位とするグループ数とが対応しており、上記各第２スイッチを上記グループ内で同時かつ上記グループごとに順次に導通させるとともに、上記第１スイッチの導通期間が上記第２スイッチの導通期間と重ならないように、上記各第１スイッチを上記グループ内で同時かつ上記グループごとに順次に導通させる構成としてもよい。

上記の構成によれば、上記各パルス生成手段の出力するタイミングパルスにより信号供給線を複数本ずつ順次に書き込みを行う、いわゆる多点同時駆動方式の駆動回路、あるいは相展開方式の駆動回路において、初段の上記パルス生成手段、もしくは、初段および２段目のパルス生成手段が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線を予備充電するための予備充電用パルスを出力するためのダミー回路を設ける必要がなくなる。したがって、表示装置の駆動回路のサイズを小さくできる。なお、多点同時駆動方式の駆動回路や相展開方式の駆動回路では、駆動回路の周りを引き回す配線数が多いので、駆動回路のサイズを小さくすることにより、その駆動回路が備えられる表示装置における非表示領域の面積を特に効果的に削減できる。

また、本発明の表示装置は、複数の画素と、上記画素に対応して設けられる複数の信号供給線としてのデータ信号線および複数の信号供給線としての走査信号線と、書き込み信号としてのビデオ信号を上記データ信号線および上記画素に書き込むデータ信号線ドライバと、上記ビデオ信号を書き込む画素を選択するために上記走査信号線に書き込み信号としての走査信号を書き込む走査信号線ドライバとを備えた表示装置であって、上記したいずれかの表示装置の駆動回路を、上記データ信号線ドライバとして備えていることを特徴としている。

上記の構成によれば、表示装置の駆動回路のサイズを小さくすることができるので、表示部における額縁面積、すなわち非表示領域の面積を小さくし、表示エリアの広い表示装置を実現できる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。すなわち、発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と特許請求の範囲内で、いろいろと変更して実施することができるものである。

本発明は、画像表示装置等の表示装置におけるデータ信号線駆動回路等に好適に用いることができる。

Claims (7)

1. 表示装置に設けられた複数の信号供給線のそれぞれに対して第１スイッチを備え、上記各信号供給線に対する書き込み信号の書き込みを上記各第１スイッチの導通により行う書き込み回路と、
   上記第１スイッチを導通させるためのタイミングパルスを生成するパルス生成手段を複数段備え、上記各信号供給線に対するタイミングパルスを順次出力するシフトレジスタと、
   上記信号供給線のそれぞれに対して第２スイッチを備え、上記各信号供給線への予備充電を上記各第２スイッチの導通により行う予備充電回路とが設けられた表示装置の駆動回路において、
   上記各パルス生成手段は、それぞれの前段の上記パルス生成手段から出力される上記タイミングパルスを入力され、当該タイミングパルスが上記第１スイッチを導通させるアクティブレベルになった後、上記各パルス生成手段自身がアクティブレベルの上記タイミングパルスを出力するまでの期間中に、上記各パルス生成手段自身が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線に対応する上記第２スイッチを導通させて当該信号供給線を予備充電するための予備充電用パルスを出力するようになっており、
   上記タイミングパルスの各出力ラインには、当該出力ラインに供される上記タイミングパルスのアクティブレベルのうち、当該タイミングパルスにて書き込みを行う上記信号供給線を予備充電するための上記予備充電用パルスが上記第２スイッチを導通させる上記予備充電用パルスのアクティブレベルとの重なり部分を除去する重なり防止手段が設けられており、
   上記各パルス生成手段から出力された予備充電用パルスを遅延させて上記各第２スイッチおよび上記各重なり防止手段に出力する遅延手段をさらに備え、
   上記重なり防止手段は、上記タイミングパルスのアクティブレベルのうち、上記遅延手段の出力する予備充電用パルスのアクティブレベルとの重なり部分を除去し、
   上記各パルス生成手段は、当該各パルス生成手段よりも所定段数だけ後段のパルス生成手段の出力する上記タイミングパルスがアクティブレベルになった場合に、自身の出力する上記タイミングパルスを、上記第１スイッチを非導通とする非アクティブレベルとし、
   上記遅延手段による上記予備充電用パルスの遅延時間が、上記各パルス生成手段に対して所定段数だけ後段のパルス生成手段の出力する上記タイミングパルスがアクティブレベルになった後、上記各パルス生成手段の出力する上記タイミングパルスが非アクティブレベルになるまでの時間よりも長いことを特徴とする表示装置の駆動回路。
2. 表示装置に設けられた複数の信号供給線のそれぞれに対して第１スイッチを備え、上記各信号供給線に対する書き込み信号の書き込みを上記各第１スイッチの導通により行う書き込み回路と、
   上記第１スイッチを導通させるためのタイミングパルスを生成するパルス生成手段を複数段備え、上記各信号供給線に対するタイミングパルスを順次出力するシフトレジスタと、
   上記信号供給線のそれぞれに対して第２スイッチを備え、上記各信号供給線への予備充電を上記各第２スイッチの導通により行う予備充電回路とが設けられた表示装置の駆動回路において、
   上記各パルス生成手段は、それぞれの前段の上記パルス生成手段から出力される上記タイミングパルスを入力され、当該タイミングパルスが上記第１スイッチを導通させるアクティブレベルになった後、上記各パルス生成手段自身がアクティブレベルの上記タイミングパルスを出力するまでの期間中に、上記各パルス生成手段自身が出力するタイミングパルスに基づいて書き込みを行う上記信号供給線に対応する上記第２スイッチを導通させて当該信号供給線を予備充電するための予備充電用パルスを出力するようになっており、
   上記各パルス生成手段は、上記タイミングパルスを出力するセット・リセット型のフリップフロップと、上記フリップフロップのセット信号を制御する制御手段とを備え、
   上記制御手段は、当該制御手段が備えられるパルス生成手段の前段のパルス生成手段の出力する上記タイミングパルスがアクティブレベルであって、当該制御手段が備えられるパルス生成手段の出力するタイミングパルスが非アクティブレベルである場合に、クロック信号またはクロック信号を変圧した信号を上記フリップフロップのセット信号とし、
   上記フリップフロップは、当該フリップフロップが備えられるパルス生成手段よりも所定段数だけ後段のパルス生成手段の出力するタイミングパルスをリセット信号とすることを特徴とする表示装置の駆動回路。
3. 奇数段目の上記パルス生成手段では、正転クロック信号または反転クロック信号のいずれか一方の信号を上記クロック信号として用い、
   偶数段目の上記パルス生成手段では、上記クロック信号として他方の信号を用いることを特徴とする請求項２に記載の表示装置の駆動回路。
4. 上記シフトレジスタは、上記複数段のパルス生成手段がタイミングパルスを順次出力するシフト方向を切り替え可能な双方向シフトレジスタであり、
   上記各パルス生成手段は、当該各パルス生成手段に対して上記シフト方向の前段となるパルス生成手段の出力するタイミングパルスを選択して上記制御手段に入力する第１セレクター手段と、当該各パルス生成手段に対して所定段数だけ上記シフト方向の後段となるパルス生成手段の出力するタイミングパルスを選択して上記フリップフロップにリセット信号として入力する第２セレクター手段とを備えていることを特徴とする請求項２または３に記載の表示装置の駆動回路。
5. 上記各タイミングパルスの出力ラインの数と、上記各予備充電用パルスの出力ラインの数と、上記信号供給線の数とが対応しており、
   上記各第２スイッチを順次に導通させるとともに、上記各第１スイッチの導通期間が当該各第１スイッチの導通によって書き込みを行う信号供給線に対応する上記第２スイッチの導通期間と重ならないように、上記各第１スイッチを順次に導通させることを特徴とする請求項１から４のいずれか１項に記載の表示装置の駆動回路。
6. 上記各タイミングパルスの出力ラインの数と、上記各予備充電用パルスの出力ラインの数と、上記信号供給線の所定本数を１単位とするグループ数とが対応しており、
   上記各第２スイッチを上記各グループ内で同時かつ上記グループごとに順次に導通させるとともに、上記第１スイッチの導通期間が当該各第１スイッチの導通によって書き込みを行う信号供給線に対応する上記第２スイッチの導通期間と重ならないように、上記各第１スイッチを上記グループ内で同時かつ上記グループごとに順次に導通させることを特徴とする請求項１から５のいずれか１項に記載の表示装置の駆動回路。
7. 複数の画素と、上記画素に対応して設けられる複数の信号供給線としてのデータ信号線および複数の信号供給線としての走査信号線と、書き込み信号としてのビデオ信号を上記データ信号線および上記画素に書き込むデータ信号線ドライバと、上記ビデオ信号を書き込む画素を選択するために上記走査信号線に書き込み信号としての走査信号を書き込む走査信号線ドライバとを備えた表示装置であって、
   請求項１から６のいずれか１項に記載の表示装置の駆動回路を、上記データ信号線ドライバとして備えていることを特徴とする表示装置。

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