JP4564146B2 - 液晶駆動回路及びそれを用いた液晶表示装置 - Google Patents
液晶駆動回路及びそれを用いた液晶表示装置 Download PDFInfo
- Publication number
- JP4564146B2 JP4564146B2 JP2000262779A JP2000262779A JP4564146B2 JP 4564146 B2 JP4564146 B2 JP 4564146B2 JP 2000262779 A JP2000262779 A JP 2000262779A JP 2000262779 A JP2000262779 A JP 2000262779A JP 4564146 B2 JP4564146 B2 JP 4564146B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- circuit
- shift register
- output
- driving circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
Description
【０００１】
【発明の属する技術分野】
本発明は、ゲートドライバやデータドライバ等の液晶駆動回路及びそれを用いた液晶表示装置に関し、特に、ガラス基板上に画素領域と共に一体的に形成される液晶駆動回路及びそれを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、所定の間隙で貼り合わされたアレイ基板及び対向基板と、当該間隙に封入された液晶とを有している。アクティブマトリクス型の液晶表示装置の場合、アレイ基板上に複数のデータバスラインが互いに平行に形成されている。また、データバスラインとほぼ直交する方向に延びる複数のゲートバスラインが互いに平行に形成されている。各データバスラインはデータバスライン駆動回路に接続されており、データバスライン毎に所定の階調電圧が印加されるようになっている。また、複数のゲートバスラインのそれぞれは、ゲートバスライン駆動回路に接続されている。ゲートバスライン駆動回路は内蔵のシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン上に順にゲートパルスを出力するようになっている。
【０００３】
ゲートバスラインとデータバスラインとで画定される領域が画素領域となる。
マトリクス状に配置される各画素領域には薄膜トランジスタと表示電極とが形成されている。各ゲートバスラインは、行方向に並ぶ複数の薄膜トランジスタのゲート電極に接続されている。また、各データバスラインは、列方向に並ぶ複数の薄膜トランジスタのドレイン電極に接続されている。
【０００４】
ゲートバスライン駆動回路により複数のゲートバスラインのいずれか１つにゲートパルスが出力されると、当該ゲートバスラインに接続されている複数の薄膜トランジスタがオン状態になる。これにより、データバスライン駆動回路から複数のデータバスラインのそれぞれに印加されている階調電圧が各画素電極に印加される。
【０００５】
近年の低温ポリシリコンプロセス技術の発展に伴い、画素領域を形成するのと同時にアレイ基板上に周辺回路を形成する周辺回路一体型液晶表示装置が製造されるようになってきている。周辺回路として上述のゲートバスライン駆動回路やデータバスライン駆動回路が含まれる。
【０００６】
周辺回路一体型液晶表示装置には一般に、ガラス基板上に一体的に形成した周辺回路に断線や短絡等の欠陥が生じても、当該欠陥を自動的に修正する欠陥救済用の冗長回路が設けられている。冗長回路を持たせることにより、欠陥の生じたアレイ基板を廃棄したりする無駄を防止でき、製造歩留まりの低下を極力抑えることができる。
【０００７】
周辺回路の一つであるゲートバスライン駆動回路やデータバスライン駆動回路にも欠陥救済用の冗長回路が設けられている。例えば、ゲートバスライン駆動回路内の欠陥救済の冗長回路として特開平６−３２４６５１号公報に開示された以下のようなものがある。
【０００８】
図７は、ゲートバスライン駆動回路内のシフトレジスタの欠陥を救済する従来の冗長回路１００を示している。冗長回路１００はゲートバスライン毎に設けられているが、図７では代表的に第ｎ段目のゲートバスラインＧｎを駆動する駆動系Ｘｎの冗長回路１００を示している。冗長回路１００を含む駆動系Ｘｎは、３系統のシフトレジスタ（ＳＲ１）１０２、（ＳＲ２）１０４、（ＳＲ３）１０６を有している。これらシフトレジスタ１０２、１０４、１０６には前段の駆動系Ｘｎ−１から出力されたスタートインプット信号ＳＩが同時に入力するようになっている。シフトレジスタ１０２からはビット出力線Ａが引き出されている。また、シフトレジスタ１０４からはビット出力線Ｂが引き出され、シフトレジスタ１０６からはビット出力線Ｃが引き出されている。
【０００９】
ビット出力線Ａは、破線のブロックで示す選択回路１１０内のＮチャネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ）１２８のドレイン電極に接続されると共に、判定回路１２４の一入力端子に接続されている。ビット出力線Ｂは、判定回路１２４の他入力端子に接続されている。ビット出力線Ｃは、選択回路１１０内のＮチャネルＭＯＳＦＥＴ１３０のドレイン電極に接続されている。選択回路１１０内のＭＯＳＦＥＴ１２８と１３０のソース電極は共通接続されてゲートバスラインＧｎに接続されている。判定回路１２４の出力端子はＭＯＳＦＥＴ１３０のゲート電極に接続されると共に、選択回路１１０内のインバータ１２６を介してＭＯＳＦＥＴ１２８のゲート電極にも接続されている。
【００１０】
さて、このような構成を有する冗長回路１００において、回路に欠陥がない場合の動作について説明する。ここで判定回路１２４は排他的論理和（ＥＸＯＲ）回路であるとする。ビット出力線ＡとＢの出力レベルが同一であれば判定回路１２４は“Ｌ（ロー）”レベルを出力する。これにより、ＮチャネルＭＯＳＦＥＴ１２８はオン状態になり、ＮチャネルＭＯＳＦＥＴ１３０はオフ状態になる。従って、ビット出力線Ａの状態レベルがゲートバスラインＧｎに出力される。
【００１１】
次に、上記冗長回路１００において、回路に欠陥が生じている場合の動作について説明する。初めにシフトレジスタ１０２内の回路が断線して、ビット出力線Ａの出力が常時“Ｌ”レベルとなる“Ｌ”固定不良が存在する場合について説明する。ゲートバスラインＧｎにゲートパルスを出力する場合には、ビット出力線Ｂに“Ｈ（ハイ）”が出力される結果、判定回路１２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３０がオンになる。
これにより、ビット出力線Ａは遮断されてビット出力線Ｃの出力“Ｈ”が選択される。
【００１２】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路１２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３０がオフになる。これにより、ビット出力線Ａの出力“Ｌ”が選択される。
【００１３】
次に、シフトレジスタ１０２内のショート欠陥によりビット出力線Ａが常時“Ｈ”になる“Ｈ”固定不良が存在する場合の動作について説明する。ゲートバスラインＧｎにゲートパルスを出力する場合には、ビット出力線Ｂに“Ｈ”が出力される結果、判定回路１２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３０がオフになる。これにより、ビット出力線Ａの出力“Ｈ”が選択される。
【００１４】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路１２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３０がオンになる。これにより、ビット出力線Ａは遮断されてビット出力線Ｃの出力“Ｌ”が選択される。
上記冗長構成によれば、“Ｈ”固定不良、“Ｌ”固定不良のいずれが生じている場合にも、誤りなくゲートバスラインＧｎを駆動することができる。
【００１５】
【発明が解決しようとする課題】
このように図７を用いて説明した冗長回路１００は、３系統のシフトレジスタ１０２、１０４、１０６を用意して、同一のゲートバスラインＧｎを選択するビット出力線Ａ、Ｂ、Ｃのうち出力線Ａ、Ｂの状態を判定回路１２４で比較して、ビット出力線ＡとＣとを切り替えることにより、シフトレジスタの“Ｈ”、“Ｌ”固定不良のいずれも救済できるようにしている。
【００１６】
しかしながら従来の冗長回路１００では常に３系統のシフトレジスタ１０２、１０４、１０６を駆動しているため冗長構成を有さない回路に比べて３倍以上の電力を消費してしまうという問題がある。
【００１７】
本発明の目的は、冗長回路での消費電力を減少させた低消費電力の液晶駆動回路及びそれを用いた液晶表示装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的は、所定の信号が同時に入力して出力の状態レベルを変化させる第１、第２、及び第３シフトレジスタと、前記第１シフトレジスタの出力状態レベルと前記第２シフトレジスタの出力状態レベルとを比較して所定の選択信号を出力する判定回路と、前記選択信号に基づいて、前記第１シフトレジスタの出力と前記第３シフトレジスタの出力のいずれかを選択して出力する選択回路とを有する液晶駆動回路であって、前記第３シフトレジスタは、前記選択信号に基づいて自己の回路への電力の供給／遮断を切り替える切替スイッチを有していることを特徴とする液晶駆動回路によって達成される。
【００１９】
上記本発明の液晶駆動回路において、前記第１シフトレジスタの出力状態レベルと前記第２シフトレジスタの出力状態レベルとが異なる際の前記選択信号が前記判定回路から出力されると、前記選択回路は、第３シフトレジスタの出力を選択し、前記切替スイッチは、前記第３シフトレジスタ内の回路に電力を供給することを特徴とする。
【００２０】
また、上記本発明の液晶駆動回路において、前記切替スイッチは、前記第３シフトレジスタ内に設けられたＣＭＯＳインバータ回路の電源側に設けられていることを特徴とする。さらに上記本発明の液晶駆動回路において、前記切替スイッチは、前記第３シフトレジスタ内に設けられたＣＭＯＳインバータ回路のグランド側に設けられていることを特徴とする。
【００２１】
上記目的は、２枚の基板間に液晶を封止し、前記基板上に形成された複数のバスラインを制御して前記液晶を駆動する液晶駆動回路を備えた液晶表示装置において、前記液晶駆動回路は、上記本発明の液晶駆動回路を用いていることを特徴とする液晶表示装置によって達成される。
【００２２】
【発明の実施の形態】
本発明の一実施の形態による液晶駆動回路及びそれを用いた液晶表示装置について図１乃至図６を用いて説明する。図１は本実施例による液晶駆動回路及びそれを備えた液晶表示装置の概略の構成を示している。アレイ基板１上には、薄膜トランジスタ２と表示電極を有する画素領域４がマトリクス状に多数配置された表示領域６が画定されている。
【００２３】
表示領域６の周囲には、低温ポリシリコンプロセスにより形成された周辺回路が配置されている。周辺回路として液晶駆動回路が配置されており、液晶駆動回路として図中左方にはゲートバスライン駆動回路８が配置され、図中上方にはデータバスライン駆動回路１０が配置されている。
【００２４】
また、システム側からのドットクロックや、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、及びＲＧＢデータが入力する入力端子１２が図中パネル上方に設けられている。アレイ基板１は図示しないシール剤を介して対向基板１４と対向して貼り合わされている。アレイ基板１と対向基板１４との間のセルギャップに液晶ｌｃが封入されている。アレイ基板１上の表示電極と対向基板４上の対向電極、及びそれらに挟まれた液晶ｌｃで液晶容量Ｃｌｃが形成されている。一方、アレイ基板１側で表示電極と不図示のゲート絶縁膜を介して蓄積容量電極が形成されて蓄積容量Ｃｓが形成されている。
【００２５】
表示領域６内には図中上下方向に延びるデータバスライン１６が図中左右方向に平行に複数形成されている。複数のデータバスライン１６のそれぞれは、液晶駆動回路としてのデータバスライン駆動回路１０に接続されており、データバスライン１６毎に所定の階調電圧が印加されるようになっている。
【００２６】
また、データバスライン１６とほぼ直交する方向に延びるゲートバスライン１８が図中上下方向に平行に複数形成されている。複数のゲートバスライン１８のそれぞれは、液晶駆動回路としてのゲートバスライン駆動回路８に接続されている。ゲートバスライン駆動回路８は、内蔵したシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン１８に対して順にゲートパルスを出力するようになっている。
【００２７】
ゲートバスライン駆動回路８により複数のゲートバスライン１８のいずれか１つにゲートパルスが出力されると、当該ゲートバスライン１８に接続されている複数の薄膜トランジスタ２がオン状態になる。これにより、データバスライン駆動回路１０から複数のデータバスライン１６のそれぞれに印加されている階調電圧が各画素電極に印加される。
【００２８】
次に、本実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８における欠陥救済用の冗長回路について図２を用いて説明する。図２は、ゲートバスライン駆動回路８内のシフトレジスタの欠陥を救済する冗長回路を示している。冗長回路２０はゲートバスライン毎に設けられているが、図２では代表的に第ｎ段目のゲートバスラインＧｎを駆動する駆動系Ｘｎの冗長回路２０を示している。
【００２９】
冗長回路２０を含む駆動系Ｘｎは、３系統のシフトレジスタ（ＳＲ１）３２、（ＳＲ２）３４、（ＳＲ３）３６を有している。これらシフトレジスタ３２、３４、３６には前段の駆動系Ｘｎ−１からのスタートインプット信号ＳＩが同時に入力するようになっている。シフトレジスタ３２からはビット出力線Ａが引き出されている。また、シフトレジスタ３４からはビット出力線Ｂが引き出され、シフトレジスタ３６からはビット出力線Ｃが引き出されている。シフトレジスタ３２、３４、３６は入力したＳＩ信号の立ち上がり（または、立ち下がり）エッジに同期して各ビット出力線Ａ、Ｂ、Ｃの出力レベルを一定期間“Ｌ”から“Ｈ”に切り替えるようになっている。
【００３０】
ビット出力線Ａは、破線で示す選択回路４０内の例えばＮチャネルＭＯＳＦＥＴ２８のドレイン電極に接続されると共に、判定回路２４の一入力端子に接続されている。ビット出力線Ｂは、判定回路２４の他入力端子に接続されている。ビット出力線Ｃは、選択回路４０内の例えばＮチャネルＭＯＳＦＥＴ３０のドレイン電極に接続されている。選択回路４０内のＭＯＳＦＥＴ２８と３０のソース電極は共通接続されてゲートバスラインＧｎに接続されている。判定回路２４の出力端子はＭＯＳＦＥＴ３０のゲート電極に接続されると共に、選択回路４０内のインバータ２６を介してＭＯＳＦＥＴ２８のゲート電極にも接続されている。さらに、判定回路２４の出力信号は選択信号線３８を介してシフトレジスタ３６にも入力されるようになっている。
【００３１】
シフトレジスタ３６は電力切替スイッチを有しており、判定回路２４からの入力信号のレベルに応じてシフトレジスタ３６への電力供給のオン／オフを切り替えることができるようになっている。正常状態では、判定回路２４からの入力信号のレベルに応じてシフトレジスタ３６はオフ状態になっている。
【００３２】
ここでシフトレジスタ３６の構造について図３を用いて説明する。図３において、破線のブロックで示す２つのクロックドＣＭＯＳインバータ回路４４、４６がその出力側を共通接続されて形成されている。ＣＭＯＳインバータ回路４４は、ＣＭＯＳインバータ部４８とクロック入力部５２、５４とで構成されている。
クロック入力部５２、５４は、ＣＭＯＳインバータ部４８のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの両ソース電極側に付加されている。
【００３３】
クロック入力部５２、５４は、入力クロックＣＬＫのレベルによりオン／オフするＭＯＳＦＥＴを有している。クロック入力部５２、５４のＭＯＳＦＥＴを同時にオン／オフ状態にすることによりＣＭＯＳインバータ部４８をイネーブル状態またはディスエーブル状態にすることができる。
【００３４】
例えば図３に示すように、クロック入力部５２にＰチャネルＭＯＳＦＥＴが形成され、クロック入力部５４にＮチャネルＭＯＳＦＥＴが形成されているとする。クロック入力部５４のＮチャネルＭＯＳＦＥＴのゲート電極にはゲート制御信号ＣＬＫが印加され、クロック入力部５２のＰチャネルＭＯＳＦＥＴのゲート電極にはゲート制御信号ＣＬＫと逆極性のゲート制御信号／ＣＬＫ（“／”は逆極性を示す）が同時に入力する。
【００３５】
クロック入力部５４のＮチャネルＭＯＳＦＥＴのゲート電極に “Ｈ”レベルのゲート制御信号ＣＬＫが入力すると、クロック入力部５２のＰチャネルＭＯＳＦＥＴのゲート電極に“Ｌ”レベルゲート制御信号／ＣＬＫが入力して、両ＭＯＳＦＥＴはオン状態になる。この状態において、クロックドＣＭＯＳインバータ回路４４は通常のＭＯＳインバータとして機能する。
【００３６】
一方、クロック入力部５４のＮチャネルＭＯＳＦＥＴのゲート電極に “Ｌ”レベルのゲート制御信号ＣＬＫが入力すると、クロック入力部５２のＰチャネルＭＯＳＦＥＴのゲート電極に“Ｈ”レベルゲート制御信号／ＣＬＫが入力して、両ＭＯＳＦＥＴはオフ状態になる。この状態において、ＣＭＯＳインバータ部４８には電源（ＶＤＤ）もグランド（ＧＮＤ）も供給されなくなるため、ＣＭＯＳインバータ部４８入力端子の入力レベルに無関係に出力端子はＨｉ−Ｚ（高インピーダンス状態）となる。
以上がクロックドＣＭＯＳインバータ回路４４の概略構成である。なお、クロックドＣＭＯＳインバータ回路４６の構成も同様でありその説明は省略する。
【００３７】
さて、クロックドＣＭＯＳインバータ回路４４の入力端子は前段（Ｘｎ−１段）の駆動系から出力される信号ＳＩが入力するようになっている。また、クロックドＣＭＯＳインバータ回路４４及び４６の共通接続された出力端子はＣＭＯＳインバータ回路６０の入力端子に接続されている。ＣＭＯＳインバータ回路６０の出力端子は、ゲートバスラインＧｎに接続されると共に、クロックドＣＭＯＳインバータ回路４６の入力端子にも接続されている。
【００３８】
本実施の形態によるシフトレジスタは上記の構成に加えて、各論理ブロックに供給される電力の供給／遮断を切り替えるスイッチング素子が形成されている点に特徴を有している。まず、クロックドＣＭＯＳインバータ回路４４に関し、クロック入力部５２のＰチャネルＭＯＳＦＥＴのソース電極と電源（ＶＤＤ）との間に電力の供給／遮断を切り替えるスイッチング素子６２が形成されている。また、クロック入力部５４のＮチャネルＭＯＳＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力の供給／遮断を切り替えるスイッチング素子６４が形成されている。
【００３９】
同様に、クロックドＣＭＯＳインバータ回路４６に関し、クロック入力部５６のＰチャネルＭＯＳＦＥＴのソース電極と電源（ＶＤＤ）との間に電力の供給／遮断を切り替えるスイッチング素子６６が形成されている。また、クロック入力部５８のＮチャネルＭＯＳＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力の供給／遮断を切り替えるスイッチング素子６８が形成されている。
【００４０】
また、ＣＭＯＳインバータ回路６０に関し、ＰチャネルＭＯＳＦＥＴのソース電極と電源（ＶＤＤ）との間に電力の供給／遮断を切り替えるスイッチング素子７０が形成されている。また、ＮチャネルＭＯＳＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力の供給／遮断を切り替えるスイッチング素子７２が形成されている。これらのスイッチング素子６２〜７２は、選択信号線３８を介して判定回路２４からの出力信号が同時に入力するようになっている。
【００４１】
さて図２に戻り、このような構成を有する冗長回路２０において、まず、回路に欠陥がない場合の動作について説明する。判定回路２４がＥＸＯＲ回路で構成されている場合、ビット出力線ＡとＢの出力状態レベルが同一であると判定回路２４の出力（選択信号）は“Ｌ”になる。これにより、ＮチャネルＭＯＳＦＥＴ２８のゲート電極には、インバータ２６を介して“Ｈ”レベルが入力するため、ＮチャネルＭＯＳＦＥＴ２８はオン状態になり、一方、ＮチャネルＭＯＳＦＥＴ３０はオフ状態になる。従って、ビット出力線Ａの状態レベルがそのままゲートバスラインＧｎに出力される。
【００４２】
このとき、判定回路２４の出力“Ｌ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給される。一例として、図３に示すスイッチング素子６２〜７２がＮチャネルＭＯＳＦＥＴである場合について図４を用いて説明する。図４に示す構成では、判定回路２４からの“Ｌ”レベルの出力によりシフトレジスタ３６のスイッチング素子６２〜７２は全てオフ状態になる。これにより各論理ブロックに対する電力供給が遮断されて、シフトレジスタ３６は稼働停止状態となる。このように、正常動作中は２系統のシフトレジスタ３２、３４だけでゲートバスラインＧｎを駆動し、３つ目のシフトレジスタ３６には電力を供給しなくて済むため省電力化を図ることができる。
【００４３】
次に、上記冗長回路２０において、回路に欠陥が生じている場合の動作について説明する。初めにシフトレジスタ３２内の回路が断線して、ビット出力線Ａに“Ｌ”固定不良が存在する場合について説明する。信号ＳＩが入力してゲートバスラインＧｎにゲートパルスを出力しようとする場合にはビット出力線Ｂに“Ｈ”が出力されるがビット出力線Ａは“Ｌ”に固定されており、ビット出力線ＡとＢとの状態レベルが異なるため判定回路２４からは“Ｈ”が出力される。これにより、ＭＯＳＦＥＴ２８がオフになってＭＯＳＦＥＴ３０がオンになる。
【００４４】
これとほぼ同時に、判定回路２４の出力“Ｈ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給される。図４に示す構成では、判定回路２４からの“Ｈ”レベルの出力によりシフトレジスタ３６のスイッチング素子６２〜７２は全てオン状態になり各論理ブロックに電力が供給される。これにより、ビット出力線Ａに“Ｌ”固定不良が発生している状態で信号ＳＩが入力しても、第３のシフトレジスタ３６を即座に起動してビット出力線Ｃに“Ｈ”を出力することができる。選択回路４０ではＭＯＳＦＥＴ３０がオンになってビット出力線Ｃが選択されるのでゲートバスラインＧｎに適切なゲートパルスを出力させることができるようになる。
【００４５】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ２８がオンになると共にＭＯＳＦＥＴ３０がオフになる。これにより、ビット出力線Ａの出力“Ｌ”が選択される。
【００４６】
それと共に、判定回路２４の出力“Ｌ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給される。このため、シフトレジスタ３６のスイッチング素子６２〜７２は全てオフ状態になり、シフトレジスタ３６は稼働停止状態となる。従って、ビット出力線Ａに“Ｌ”固定不良が発生している状態でも信号ＳＩが入力しない限りは、３つ目のシフトレジスタ３６への電力供給を遮断して省電力化を図ることができる。
【００４７】
次に、シフトレジスタ３２内のショート欠陥によりビット出力線Ａに常時“Ｈ”が出力される“Ｈ”固定不良が存在する場合の動作について説明する。信号ＳＩが入力してゲートバスラインＧｎにゲートパルスを出力しようとする場合には、ビット出力線Ｂに“Ｈ”が出力されてビット出力線ＡとＢとの状態レベルが同じになるため判定回路２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ２８がオンになると共にＭＯＳＦＥＴ３０がオフになる。これにより、ビット出力線Ａの出力“Ｈ”が選択される。
【００４８】
それと共に、判定回路２４の出力“Ｌ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給される。このため、シフトレジスタ３６のスイッチング素子６２〜７２は全てオフ状態になり、シフトレジスタ３６は稼働停止状態となる。従って、ビット出力線Ａに“Ｈ”固定不良が発生している状態で信号ＳＩが入力しても、３つ目のシフトレジスタ３６の電力供給を遮断して省電力化を図ることができる。
【００４９】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ２８がオフになると共にＭＯＳＦＥＴ３０がオンになる。
【００５０】
これと同時に、判定回路２４の出力“Ｈ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給されて、スイッチング素子６２〜７２は全てオン状態になり各論理ブロックに電力が供給される。これにより、ビット出力線Ａに“Ｈ”固定不良が発生している状態でも信号ＳＩが入力しない場合は、第３のシフトレジスタ３６を即座に起動してビット出力線Ｃに“Ｌ”を出力することができる。選択回路４０ではＭＯＳＦＥＴ３０がオンになってビット出力線Ｃが選択されるのでゲートバスラインＧｎに適切な“Ｌ”状態を維持することができる。
【００５１】
上記構成によれば、ビット出力線Ａに“Ｈ”固定不良、“Ｌ”固定不良のいずれが生じている場合にも、誤りなくゲートバスラインＧｎを駆動することができる。さらに、本実施の形態による冗長回路２０では、３系統のシフトレジスタ３２、３４、３６のうち常時駆動しているのはシフトレジスタ３２及び３４であり、シフトレジスタ３６はシフトレジスタ３２が故障しない限り電力が供給されないので従来の冗長回路と比べて正常時で約２／３の消費電力にすることができる。また、ビット出力線Ａの出力に不良が生じていても、必要時以外においてビット出力線Ｃは稼働停止状態になるので、従来と比較して消費電力を低減させることができる。
【００５２】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、図３及び図４に示すように、電源側及びグランド側にスイッチング素子を設けて電力の供給／遮断をしたが、例えば図５に示すように、電源側だけにスイッチング素子を設けて各論理ブロックに対して電力の供給／遮断をするようにしてももちろんよいし、例えば図６に示すように、グランド側だけにスイッチング素子を設けて各論理ブロックに対して電力の供給／遮断をするようにしてももちろんよい。
【００５３】
また、上記実施の形態ではゲートバスラインを駆動するゲートバスライン駆動回路に本発明を適用したが、これに限らず、データバスライン駆動回路に本発明を適用することももちろん可能である。
【００５４】
また、上記実施の形態では、判定回路２４がＥＸＯＲ回路であることを前提として説明しているため、電源−グランド間の電気的通路を切断するスイッチング素子５２〜７２としてＮチャネルＭＯＳＦＥＴを用いているが、本発明はこれに限らず、ＥＸＮＯＲ回路からの出力、あるいはＥＸＯＲ回路とインバータ回路とを組み合わせた回路からの出力を選択信号として用いる場合は、上記実施の形態におけるスイッチング素子５２〜７２としてＰチャネルＭＯＳＦＥＴを用いることができる。
【００５５】
【発明の効果】
以上の通り、本発明によれば、冗長回路での消費電力を減少させた低消費電力の液晶駆動回路を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による液晶駆動回路及びそれを用いた液晶表示装置の概略構成を示す図である。
【図２】本発明の一実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８における欠陥救済用の冗長回路の概略構成を示す図である。
【図３】本発明の一実施の形態による液晶駆動回路におけるシフトレジスタ３６の概略構造を示す図である。
【図４】本発明の一実施の形態による液晶駆動回路におけるシフトレジスタ３６の具体的構造を示す図である。
【図５】本発明の一実施の形態による液晶駆動回路におけるシフトレジスタ３６の具体的構造の他の例を示す図である。
【図６】本発明の一実施の形態による液晶駆動回路におけるシフトレジスタ３６の具体的構造のさらに他の例を示す図である。
【図７】従来のゲートバスライン駆動回路に用いられているさらに他の冗長回路の概略を示す図である。
【符号の説明】
１ アレイ基板
２ 薄膜トランジスタ
４ 画素領域
６ 表示領域
８ ゲートバスライン駆動回路
１０ データバスライン駆動回路
１２ 入力端子
１４ 対向基板
１６ データバスライン
１８ ゲートバスライン
２０、１００ 冗長回路
２４、１２４ 判定回路
２６、１２６ インバータ
２８、３０、１２８、１３０ ＭＯＳＦＥＴ
３２、３４、３６、１０２、１０４、１０６ シフトレジスタ
３８ 選択信号線
４０、１１０ 選択回路
４４、４６ クロックドＣＭＯＳインバータ回路
４８、５０ ＣＭＯＳインバータ部
５２、５４、５６、５８ クロック入力部
６０ ＣＭＯＳインバータ回路
６２、６４、６６、６８、７０、７２ スイッチング素子
【発明の属する技術分野】
本発明は、ゲートドライバやデータドライバ等の液晶駆動回路及びそれを用いた液晶表示装置に関し、特に、ガラス基板上に画素領域と共に一体的に形成される液晶駆動回路及びそれを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、所定の間隙で貼り合わされたアレイ基板及び対向基板と、当該間隙に封入された液晶とを有している。アクティブマトリクス型の液晶表示装置の場合、アレイ基板上に複数のデータバスラインが互いに平行に形成されている。また、データバスラインとほぼ直交する方向に延びる複数のゲートバスラインが互いに平行に形成されている。各データバスラインはデータバスライン駆動回路に接続されており、データバスライン毎に所定の階調電圧が印加されるようになっている。また、複数のゲートバスラインのそれぞれは、ゲートバスライン駆動回路に接続されている。ゲートバスライン駆動回路は内蔵のシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン上に順にゲートパルスを出力するようになっている。
【０００３】
ゲートバスラインとデータバスラインとで画定される領域が画素領域となる。
マトリクス状に配置される各画素領域には薄膜トランジスタと表示電極とが形成されている。各ゲートバスラインは、行方向に並ぶ複数の薄膜トランジスタのゲート電極に接続されている。また、各データバスラインは、列方向に並ぶ複数の薄膜トランジスタのドレイン電極に接続されている。
【０００４】
ゲートバスライン駆動回路により複数のゲートバスラインのいずれか１つにゲートパルスが出力されると、当該ゲートバスラインに接続されている複数の薄膜トランジスタがオン状態になる。これにより、データバスライン駆動回路から複数のデータバスラインのそれぞれに印加されている階調電圧が各画素電極に印加される。
【０００５】
近年の低温ポリシリコンプロセス技術の発展に伴い、画素領域を形成するのと同時にアレイ基板上に周辺回路を形成する周辺回路一体型液晶表示装置が製造されるようになってきている。周辺回路として上述のゲートバスライン駆動回路やデータバスライン駆動回路が含まれる。
【０００６】
周辺回路一体型液晶表示装置には一般に、ガラス基板上に一体的に形成した周辺回路に断線や短絡等の欠陥が生じても、当該欠陥を自動的に修正する欠陥救済用の冗長回路が設けられている。冗長回路を持たせることにより、欠陥の生じたアレイ基板を廃棄したりする無駄を防止でき、製造歩留まりの低下を極力抑えることができる。
【０００７】
周辺回路の一つであるゲートバスライン駆動回路やデータバスライン駆動回路にも欠陥救済用の冗長回路が設けられている。例えば、ゲートバスライン駆動回路内の欠陥救済の冗長回路として特開平６−３２４６５１号公報に開示された以下のようなものがある。
【０００８】
図７は、ゲートバスライン駆動回路内のシフトレジスタの欠陥を救済する従来の冗長回路１００を示している。冗長回路１００はゲートバスライン毎に設けられているが、図７では代表的に第ｎ段目のゲートバスラインＧｎを駆動する駆動系Ｘｎの冗長回路１００を示している。冗長回路１００を含む駆動系Ｘｎは、３系統のシフトレジスタ（ＳＲ１）１０２、（ＳＲ２）１０４、（ＳＲ３）１０６を有している。これらシフトレジスタ１０２、１０４、１０６には前段の駆動系Ｘｎ−１から出力されたスタートインプット信号ＳＩが同時に入力するようになっている。シフトレジスタ１０２からはビット出力線Ａが引き出されている。また、シフトレジスタ１０４からはビット出力線Ｂが引き出され、シフトレジスタ１０６からはビット出力線Ｃが引き出されている。
【０００９】
ビット出力線Ａは、破線のブロックで示す選択回路１１０内のＮチャネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ）１２８のドレイン電極に接続されると共に、判定回路１２４の一入力端子に接続されている。ビット出力線Ｂは、判定回路１２４の他入力端子に接続されている。ビット出力線Ｃは、選択回路１１０内のＮチャネルＭＯＳＦＥＴ１３０のドレイン電極に接続されている。選択回路１１０内のＭＯＳＦＥＴ１２８と１３０のソース電極は共通接続されてゲートバスラインＧｎに接続されている。判定回路１２４の出力端子はＭＯＳＦＥＴ１３０のゲート電極に接続されると共に、選択回路１１０内のインバータ１２６を介してＭＯＳＦＥＴ１２８のゲート電極にも接続されている。
【００１０】
さて、このような構成を有する冗長回路１００において、回路に欠陥がない場合の動作について説明する。ここで判定回路１２４は排他的論理和（ＥＸＯＲ）回路であるとする。ビット出力線ＡとＢの出力レベルが同一であれば判定回路１２４は“Ｌ（ロー）”レベルを出力する。これにより、ＮチャネルＭＯＳＦＥＴ１２８はオン状態になり、ＮチャネルＭＯＳＦＥＴ１３０はオフ状態になる。従って、ビット出力線Ａの状態レベルがゲートバスラインＧｎに出力される。
【００１１】
次に、上記冗長回路１００において、回路に欠陥が生じている場合の動作について説明する。初めにシフトレジスタ１０２内の回路が断線して、ビット出力線Ａの出力が常時“Ｌ”レベルとなる“Ｌ”固定不良が存在する場合について説明する。ゲートバスラインＧｎにゲートパルスを出力する場合には、ビット出力線Ｂに“Ｈ（ハイ）”が出力される結果、判定回路１２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３０がオンになる。
これにより、ビット出力線Ａは遮断されてビット出力線Ｃの出力“Ｈ”が選択される。
【００１２】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路１２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３０がオフになる。これにより、ビット出力線Ａの出力“Ｌ”が選択される。
【００１３】
次に、シフトレジスタ１０２内のショート欠陥によりビット出力線Ａが常時“Ｈ”になる“Ｈ”固定不良が存在する場合の動作について説明する。ゲートバスラインＧｎにゲートパルスを出力する場合には、ビット出力線Ｂに“Ｈ”が出力される結果、判定回路１２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３０がオフになる。これにより、ビット出力線Ａの出力“Ｈ”が選択される。
【００１４】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路１２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３０がオンになる。これにより、ビット出力線Ａは遮断されてビット出力線Ｃの出力“Ｌ”が選択される。
上記冗長構成によれば、“Ｈ”固定不良、“Ｌ”固定不良のいずれが生じている場合にも、誤りなくゲートバスラインＧｎを駆動することができる。
【００１５】
【発明が解決しようとする課題】
このように図７を用いて説明した冗長回路１００は、３系統のシフトレジスタ１０２、１０４、１０６を用意して、同一のゲートバスラインＧｎを選択するビット出力線Ａ、Ｂ、Ｃのうち出力線Ａ、Ｂの状態を判定回路１２４で比較して、ビット出力線ＡとＣとを切り替えることにより、シフトレジスタの“Ｈ”、“Ｌ”固定不良のいずれも救済できるようにしている。
【００１６】
しかしながら従来の冗長回路１００では常に３系統のシフトレジスタ１０２、１０４、１０６を駆動しているため冗長構成を有さない回路に比べて３倍以上の電力を消費してしまうという問題がある。
【００１７】
本発明の目的は、冗長回路での消費電力を減少させた低消費電力の液晶駆動回路及びそれを用いた液晶表示装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的は、所定の信号が同時に入力して出力の状態レベルを変化させる第１、第２、及び第３シフトレジスタと、前記第１シフトレジスタの出力状態レベルと前記第２シフトレジスタの出力状態レベルとを比較して所定の選択信号を出力する判定回路と、前記選択信号に基づいて、前記第１シフトレジスタの出力と前記第３シフトレジスタの出力のいずれかを選択して出力する選択回路とを有する液晶駆動回路であって、前記第３シフトレジスタは、前記選択信号に基づいて自己の回路への電力の供給／遮断を切り替える切替スイッチを有していることを特徴とする液晶駆動回路によって達成される。
【００１９】
上記本発明の液晶駆動回路において、前記第１シフトレジスタの出力状態レベルと前記第２シフトレジスタの出力状態レベルとが異なる際の前記選択信号が前記判定回路から出力されると、前記選択回路は、第３シフトレジスタの出力を選択し、前記切替スイッチは、前記第３シフトレジスタ内の回路に電力を供給することを特徴とする。
【００２０】
また、上記本発明の液晶駆動回路において、前記切替スイッチは、前記第３シフトレジスタ内に設けられたＣＭＯＳインバータ回路の電源側に設けられていることを特徴とする。さらに上記本発明の液晶駆動回路において、前記切替スイッチは、前記第３シフトレジスタ内に設けられたＣＭＯＳインバータ回路のグランド側に設けられていることを特徴とする。
【００２１】
上記目的は、２枚の基板間に液晶を封止し、前記基板上に形成された複数のバスラインを制御して前記液晶を駆動する液晶駆動回路を備えた液晶表示装置において、前記液晶駆動回路は、上記本発明の液晶駆動回路を用いていることを特徴とする液晶表示装置によって達成される。
【００２２】
【発明の実施の形態】
本発明の一実施の形態による液晶駆動回路及びそれを用いた液晶表示装置について図１乃至図６を用いて説明する。図１は本実施例による液晶駆動回路及びそれを備えた液晶表示装置の概略の構成を示している。アレイ基板１上には、薄膜トランジスタ２と表示電極を有する画素領域４がマトリクス状に多数配置された表示領域６が画定されている。
【００２３】
表示領域６の周囲には、低温ポリシリコンプロセスにより形成された周辺回路が配置されている。周辺回路として液晶駆動回路が配置されており、液晶駆動回路として図中左方にはゲートバスライン駆動回路８が配置され、図中上方にはデータバスライン駆動回路１０が配置されている。
【００２４】
また、システム側からのドットクロックや、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、及びＲＧＢデータが入力する入力端子１２が図中パネル上方に設けられている。アレイ基板１は図示しないシール剤を介して対向基板１４と対向して貼り合わされている。アレイ基板１と対向基板１４との間のセルギャップに液晶ｌｃが封入されている。アレイ基板１上の表示電極と対向基板４上の対向電極、及びそれらに挟まれた液晶ｌｃで液晶容量Ｃｌｃが形成されている。一方、アレイ基板１側で表示電極と不図示のゲート絶縁膜を介して蓄積容量電極が形成されて蓄積容量Ｃｓが形成されている。
【００２５】
表示領域６内には図中上下方向に延びるデータバスライン１６が図中左右方向に平行に複数形成されている。複数のデータバスライン１６のそれぞれは、液晶駆動回路としてのデータバスライン駆動回路１０に接続されており、データバスライン１６毎に所定の階調電圧が印加されるようになっている。
【００２６】
また、データバスライン１６とほぼ直交する方向に延びるゲートバスライン１８が図中上下方向に平行に複数形成されている。複数のゲートバスライン１８のそれぞれは、液晶駆動回路としてのゲートバスライン駆動回路８に接続されている。ゲートバスライン駆動回路８は、内蔵したシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン１８に対して順にゲートパルスを出力するようになっている。
【００２７】
ゲートバスライン駆動回路８により複数のゲートバスライン１８のいずれか１つにゲートパルスが出力されると、当該ゲートバスライン１８に接続されている複数の薄膜トランジスタ２がオン状態になる。これにより、データバスライン駆動回路１０から複数のデータバスライン１６のそれぞれに印加されている階調電圧が各画素電極に印加される。
【００２８】
次に、本実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８における欠陥救済用の冗長回路について図２を用いて説明する。図２は、ゲートバスライン駆動回路８内のシフトレジスタの欠陥を救済する冗長回路を示している。冗長回路２０はゲートバスライン毎に設けられているが、図２では代表的に第ｎ段目のゲートバスラインＧｎを駆動する駆動系Ｘｎの冗長回路２０を示している。
【００２９】
冗長回路２０を含む駆動系Ｘｎは、３系統のシフトレジスタ（ＳＲ１）３２、（ＳＲ２）３４、（ＳＲ３）３６を有している。これらシフトレジスタ３２、３４、３６には前段の駆動系Ｘｎ−１からのスタートインプット信号ＳＩが同時に入力するようになっている。シフトレジスタ３２からはビット出力線Ａが引き出されている。また、シフトレジスタ３４からはビット出力線Ｂが引き出され、シフトレジスタ３６からはビット出力線Ｃが引き出されている。シフトレジスタ３２、３４、３６は入力したＳＩ信号の立ち上がり（または、立ち下がり）エッジに同期して各ビット出力線Ａ、Ｂ、Ｃの出力レベルを一定期間“Ｌ”から“Ｈ”に切り替えるようになっている。
【００３０】
ビット出力線Ａは、破線で示す選択回路４０内の例えばＮチャネルＭＯＳＦＥＴ２８のドレイン電極に接続されると共に、判定回路２４の一入力端子に接続されている。ビット出力線Ｂは、判定回路２４の他入力端子に接続されている。ビット出力線Ｃは、選択回路４０内の例えばＮチャネルＭＯＳＦＥＴ３０のドレイン電極に接続されている。選択回路４０内のＭＯＳＦＥＴ２８と３０のソース電極は共通接続されてゲートバスラインＧｎに接続されている。判定回路２４の出力端子はＭＯＳＦＥＴ３０のゲート電極に接続されると共に、選択回路４０内のインバータ２６を介してＭＯＳＦＥＴ２８のゲート電極にも接続されている。さらに、判定回路２４の出力信号は選択信号線３８を介してシフトレジスタ３６にも入力されるようになっている。
【００３１】
シフトレジスタ３６は電力切替スイッチを有しており、判定回路２４からの入力信号のレベルに応じてシフトレジスタ３６への電力供給のオン／オフを切り替えることができるようになっている。正常状態では、判定回路２４からの入力信号のレベルに応じてシフトレジスタ３６はオフ状態になっている。
【００３２】
ここでシフトレジスタ３６の構造について図３を用いて説明する。図３において、破線のブロックで示す２つのクロックドＣＭＯＳインバータ回路４４、４６がその出力側を共通接続されて形成されている。ＣＭＯＳインバータ回路４４は、ＣＭＯＳインバータ部４８とクロック入力部５２、５４とで構成されている。
クロック入力部５２、５４は、ＣＭＯＳインバータ部４８のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの両ソース電極側に付加されている。
【００３３】
クロック入力部５２、５４は、入力クロックＣＬＫのレベルによりオン／オフするＭＯＳＦＥＴを有している。クロック入力部５２、５４のＭＯＳＦＥＴを同時にオン／オフ状態にすることによりＣＭＯＳインバータ部４８をイネーブル状態またはディスエーブル状態にすることができる。
【００３４】
例えば図３に示すように、クロック入力部５２にＰチャネルＭＯＳＦＥＴが形成され、クロック入力部５４にＮチャネルＭＯＳＦＥＴが形成されているとする。クロック入力部５４のＮチャネルＭＯＳＦＥＴのゲート電極にはゲート制御信号ＣＬＫが印加され、クロック入力部５２のＰチャネルＭＯＳＦＥＴのゲート電極にはゲート制御信号ＣＬＫと逆極性のゲート制御信号／ＣＬＫ（“／”は逆極性を示す）が同時に入力する。
【００３５】
クロック入力部５４のＮチャネルＭＯＳＦＥＴのゲート電極に “Ｈ”レベルのゲート制御信号ＣＬＫが入力すると、クロック入力部５２のＰチャネルＭＯＳＦＥＴのゲート電極に“Ｌ”レベルゲート制御信号／ＣＬＫが入力して、両ＭＯＳＦＥＴはオン状態になる。この状態において、クロックドＣＭＯＳインバータ回路４４は通常のＭＯＳインバータとして機能する。
【００３６】
一方、クロック入力部５４のＮチャネルＭＯＳＦＥＴのゲート電極に “Ｌ”レベルのゲート制御信号ＣＬＫが入力すると、クロック入力部５２のＰチャネルＭＯＳＦＥＴのゲート電極に“Ｈ”レベルゲート制御信号／ＣＬＫが入力して、両ＭＯＳＦＥＴはオフ状態になる。この状態において、ＣＭＯＳインバータ部４８には電源（ＶＤＤ）もグランド（ＧＮＤ）も供給されなくなるため、ＣＭＯＳインバータ部４８入力端子の入力レベルに無関係に出力端子はＨｉ−Ｚ（高インピーダンス状態）となる。
以上がクロックドＣＭＯＳインバータ回路４４の概略構成である。なお、クロックドＣＭＯＳインバータ回路４６の構成も同様でありその説明は省略する。
【００３７】
さて、クロックドＣＭＯＳインバータ回路４４の入力端子は前段（Ｘｎ−１段）の駆動系から出力される信号ＳＩが入力するようになっている。また、クロックドＣＭＯＳインバータ回路４４及び４６の共通接続された出力端子はＣＭＯＳインバータ回路６０の入力端子に接続されている。ＣＭＯＳインバータ回路６０の出力端子は、ゲートバスラインＧｎに接続されると共に、クロックドＣＭＯＳインバータ回路４６の入力端子にも接続されている。
【００３８】
本実施の形態によるシフトレジスタは上記の構成に加えて、各論理ブロックに供給される電力の供給／遮断を切り替えるスイッチング素子が形成されている点に特徴を有している。まず、クロックドＣＭＯＳインバータ回路４４に関し、クロック入力部５２のＰチャネルＭＯＳＦＥＴのソース電極と電源（ＶＤＤ）との間に電力の供給／遮断を切り替えるスイッチング素子６２が形成されている。また、クロック入力部５４のＮチャネルＭＯＳＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力の供給／遮断を切り替えるスイッチング素子６４が形成されている。
【００３９】
同様に、クロックドＣＭＯＳインバータ回路４６に関し、クロック入力部５６のＰチャネルＭＯＳＦＥＴのソース電極と電源（ＶＤＤ）との間に電力の供給／遮断を切り替えるスイッチング素子６６が形成されている。また、クロック入力部５８のＮチャネルＭＯＳＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力の供給／遮断を切り替えるスイッチング素子６８が形成されている。
【００４０】
また、ＣＭＯＳインバータ回路６０に関し、ＰチャネルＭＯＳＦＥＴのソース電極と電源（ＶＤＤ）との間に電力の供給／遮断を切り替えるスイッチング素子７０が形成されている。また、ＮチャネルＭＯＳＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力の供給／遮断を切り替えるスイッチング素子７２が形成されている。これらのスイッチング素子６２〜７２は、選択信号線３８を介して判定回路２４からの出力信号が同時に入力するようになっている。
【００４１】
さて図２に戻り、このような構成を有する冗長回路２０において、まず、回路に欠陥がない場合の動作について説明する。判定回路２４がＥＸＯＲ回路で構成されている場合、ビット出力線ＡとＢの出力状態レベルが同一であると判定回路２４の出力（選択信号）は“Ｌ”になる。これにより、ＮチャネルＭＯＳＦＥＴ２８のゲート電極には、インバータ２６を介して“Ｈ”レベルが入力するため、ＮチャネルＭＯＳＦＥＴ２８はオン状態になり、一方、ＮチャネルＭＯＳＦＥＴ３０はオフ状態になる。従って、ビット出力線Ａの状態レベルがそのままゲートバスラインＧｎに出力される。
【００４２】
このとき、判定回路２４の出力“Ｌ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給される。一例として、図３に示すスイッチング素子６２〜７２がＮチャネルＭＯＳＦＥＴである場合について図４を用いて説明する。図４に示す構成では、判定回路２４からの“Ｌ”レベルの出力によりシフトレジスタ３６のスイッチング素子６２〜７２は全てオフ状態になる。これにより各論理ブロックに対する電力供給が遮断されて、シフトレジスタ３６は稼働停止状態となる。このように、正常動作中は２系統のシフトレジスタ３２、３４だけでゲートバスラインＧｎを駆動し、３つ目のシフトレジスタ３６には電力を供給しなくて済むため省電力化を図ることができる。
【００４３】
次に、上記冗長回路２０において、回路に欠陥が生じている場合の動作について説明する。初めにシフトレジスタ３２内の回路が断線して、ビット出力線Ａに“Ｌ”固定不良が存在する場合について説明する。信号ＳＩが入力してゲートバスラインＧｎにゲートパルスを出力しようとする場合にはビット出力線Ｂに“Ｈ”が出力されるがビット出力線Ａは“Ｌ”に固定されており、ビット出力線ＡとＢとの状態レベルが異なるため判定回路２４からは“Ｈ”が出力される。これにより、ＭＯＳＦＥＴ２８がオフになってＭＯＳＦＥＴ３０がオンになる。
【００４４】
これとほぼ同時に、判定回路２４の出力“Ｈ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給される。図４に示す構成では、判定回路２４からの“Ｈ”レベルの出力によりシフトレジスタ３６のスイッチング素子６２〜７２は全てオン状態になり各論理ブロックに電力が供給される。これにより、ビット出力線Ａに“Ｌ”固定不良が発生している状態で信号ＳＩが入力しても、第３のシフトレジスタ３６を即座に起動してビット出力線Ｃに“Ｈ”を出力することができる。選択回路４０ではＭＯＳＦＥＴ３０がオンになってビット出力線Ｃが選択されるのでゲートバスラインＧｎに適切なゲートパルスを出力させることができるようになる。
【００４５】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ２８がオンになると共にＭＯＳＦＥＴ３０がオフになる。これにより、ビット出力線Ａの出力“Ｌ”が選択される。
【００４６】
それと共に、判定回路２４の出力“Ｌ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給される。このため、シフトレジスタ３６のスイッチング素子６２〜７２は全てオフ状態になり、シフトレジスタ３６は稼働停止状態となる。従って、ビット出力線Ａに“Ｌ”固定不良が発生している状態でも信号ＳＩが入力しない限りは、３つ目のシフトレジスタ３６への電力供給を遮断して省電力化を図ることができる。
【００４７】
次に、シフトレジスタ３２内のショート欠陥によりビット出力線Ａに常時“Ｈ”が出力される“Ｈ”固定不良が存在する場合の動作について説明する。信号ＳＩが入力してゲートバスラインＧｎにゲートパルスを出力しようとする場合には、ビット出力線Ｂに“Ｈ”が出力されてビット出力線ＡとＢとの状態レベルが同じになるため判定回路２４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ２８がオンになると共にＭＯＳＦＥＴ３０がオフになる。これにより、ビット出力線Ａの出力“Ｈ”が選択される。
【００４８】
それと共に、判定回路２４の出力“Ｌ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給される。このため、シフトレジスタ３６のスイッチング素子６２〜７２は全てオフ状態になり、シフトレジスタ３６は稼働停止状態となる。従って、ビット出力線Ａに“Ｈ”固定不良が発生している状態で信号ＳＩが入力しても、３つ目のシフトレジスタ３６の電力供給を遮断して省電力化を図ることができる。
【００４９】
ゲートバスラインＧｎにゲートパルスを出力しない場合には、ビット出力線Ｂに“Ｌ”が出力される結果、判定回路２４からは“Ｈ”が出力されて、ＭＯＳＦＥＴ２８がオフになると共にＭＯＳＦＥＴ３０がオンになる。
【００５０】
これと同時に、判定回路２４の出力“Ｈ”は選択信号線３８を介してシフトレジスタ３６のスイッチング素子６２〜７２に供給されて、スイッチング素子６２〜７２は全てオン状態になり各論理ブロックに電力が供給される。これにより、ビット出力線Ａに“Ｈ”固定不良が発生している状態でも信号ＳＩが入力しない場合は、第３のシフトレジスタ３６を即座に起動してビット出力線Ｃに“Ｌ”を出力することができる。選択回路４０ではＭＯＳＦＥＴ３０がオンになってビット出力線Ｃが選択されるのでゲートバスラインＧｎに適切な“Ｌ”状態を維持することができる。
【００５１】
上記構成によれば、ビット出力線Ａに“Ｈ”固定不良、“Ｌ”固定不良のいずれが生じている場合にも、誤りなくゲートバスラインＧｎを駆動することができる。さらに、本実施の形態による冗長回路２０では、３系統のシフトレジスタ３２、３４、３６のうち常時駆動しているのはシフトレジスタ３２及び３４であり、シフトレジスタ３６はシフトレジスタ３２が故障しない限り電力が供給されないので従来の冗長回路と比べて正常時で約２／３の消費電力にすることができる。また、ビット出力線Ａの出力に不良が生じていても、必要時以外においてビット出力線Ｃは稼働停止状態になるので、従来と比較して消費電力を低減させることができる。
【００５２】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、図３及び図４に示すように、電源側及びグランド側にスイッチング素子を設けて電力の供給／遮断をしたが、例えば図５に示すように、電源側だけにスイッチング素子を設けて各論理ブロックに対して電力の供給／遮断をするようにしてももちろんよいし、例えば図６に示すように、グランド側だけにスイッチング素子を設けて各論理ブロックに対して電力の供給／遮断をするようにしてももちろんよい。
【００５３】
また、上記実施の形態ではゲートバスラインを駆動するゲートバスライン駆動回路に本発明を適用したが、これに限らず、データバスライン駆動回路に本発明を適用することももちろん可能である。
【００５４】
また、上記実施の形態では、判定回路２４がＥＸＯＲ回路であることを前提として説明しているため、電源−グランド間の電気的通路を切断するスイッチング素子５２〜７２としてＮチャネルＭＯＳＦＥＴを用いているが、本発明はこれに限らず、ＥＸＮＯＲ回路からの出力、あるいはＥＸＯＲ回路とインバータ回路とを組み合わせた回路からの出力を選択信号として用いる場合は、上記実施の形態におけるスイッチング素子５２〜７２としてＰチャネルＭＯＳＦＥＴを用いることができる。
【００５５】
【発明の効果】
以上の通り、本発明によれば、冗長回路での消費電力を減少させた低消費電力の液晶駆動回路を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による液晶駆動回路及びそれを用いた液晶表示装置の概略構成を示す図である。
【図２】本発明の一実施の形態による液晶駆動回路としてのゲートバスライン駆動回路８における欠陥救済用の冗長回路の概略構成を示す図である。
【図３】本発明の一実施の形態による液晶駆動回路におけるシフトレジスタ３６の概略構造を示す図である。
【図４】本発明の一実施の形態による液晶駆動回路におけるシフトレジスタ３６の具体的構造を示す図である。
【図５】本発明の一実施の形態による液晶駆動回路におけるシフトレジスタ３６の具体的構造の他の例を示す図である。
【図６】本発明の一実施の形態による液晶駆動回路におけるシフトレジスタ３６の具体的構造のさらに他の例を示す図である。
【図７】従来のゲートバスライン駆動回路に用いられているさらに他の冗長回路の概略を示す図である。
【符号の説明】
１ アレイ基板
２ 薄膜トランジスタ
４ 画素領域
６ 表示領域
８ ゲートバスライン駆動回路
１０ データバスライン駆動回路
１２ 入力端子
１４ 対向基板
１６ データバスライン
１８ ゲートバスライン
２０、１００ 冗長回路
２４、１２４ 判定回路
２６、１２６ インバータ
２８、３０、１２８、１３０ ＭＯＳＦＥＴ
３２、３４、３６、１０２、１０４、１０６ シフトレジスタ
３８ 選択信号線
４０、１１０ 選択回路
４４、４６ クロックドＣＭＯＳインバータ回路
４８、５０ ＣＭＯＳインバータ部
５２、５４、５６、５８ クロック入力部
６０ ＣＭＯＳインバータ回路
６２、６４、６６、６８、７０、７２ スイッチング素子
Claims (4)
- 所定の信号が同時に入力して出力の状態の論理レベルを変化させる第１、第２、及び第３シフトレジスタと、前記第１シフトレジスタの出力状態の論理レベルと前記第２シフトレジスタの出力状態の論理レベルとを比較して一致又は不一致を判定した後に所定の選択信号を出力する判定回路と、前記選択信号に基づいて、前記第１シフトレジスタの出力と前記第３シフトレジスタの出力のいずれかを選択して出力する選択回路とを有する液晶駆動回路であって、
前記第３シフトレジスタは、前記選択信号に基づいて自己の回路への電力の供給／遮断を切り替える切替スイッチを有し、
前記第１シフトレジスタの出力状態の論理レベルと前記第２シフトレジスタの出力状態の論理レベルとが異なる際の前記選択信号が前記判定回路から出力されると、
前記選択回路は、第３シフトレジスタの出力を選択し、
前記切替スイッチは、前記第３シフトレジスタ内の回路に電力を供給すること
を特徴とする液晶駆動回路。 - 請求項１記載の液晶駆動回路において、
前記切替スイッチは、前記第３シフトレジスタ内に設けられたＣＭＯＳインバータ回路の電源側に設けられていること
を特徴とする液晶駆動回路。 - 請求項１又は２に記載の液晶駆動回路において、
前記切替スイッチは、前記第３シフトレジスタ内に設けられたＣＭＯＳインバータ回路のグランド側に設けられていること
を特徴とする液晶駆動回路。 - ２枚の基板間に液晶を封止し、前記基板上に形成された複数のバスラインを制御して前記液晶を駆動する液晶駆動回路を備えた液晶表示装置において、
前記液晶駆動回路は、前記請求項１乃至３のいずれか１項に記載の液晶駆動回路を用いていること
を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262779A JP4564146B2 (ja) | 2000-08-31 | 2000-08-31 | 液晶駆動回路及びそれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262779A JP4564146B2 (ja) | 2000-08-31 | 2000-08-31 | 液晶駆動回路及びそれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002072979A JP2002072979A (ja) | 2002-03-12 |
| JP4564146B2 true JP4564146B2 (ja) | 2010-10-20 |
Family
ID=18750409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000262779A Expired - Fee Related JP4564146B2 (ja) | 2000-08-31 | 2000-08-31 | 液晶駆動回路及びそれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4564146B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003330430A (ja) * | 2002-05-17 | 2003-11-19 | Sharp Corp | 信号線駆動回路、および、それを用いた画像表示装置 |
| US7483013B2 (en) * | 2005-05-20 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit, display device, and electronic appliance therewith |
| JP4277055B2 (ja) | 2007-05-29 | 2009-06-10 | シャープ株式会社 | 駆動回路、表示装置、およびテレビジョンシステム |
| WO2008146799A1 (ja) * | 2007-05-29 | 2008-12-04 | Sharp Kabushiki Kaisha | 駆動回路、表示装置、およびテレビジョンシステム |
| US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
| JP5154386B2 (ja) * | 2008-11-28 | 2013-02-27 | シャープ株式会社 | 駆動回路および表示装置 |
| TWI721041B (zh) * | 2016-08-17 | 2021-03-11 | 日商半導體能源研究所股份有限公司 | 驅動電路、顯示裝置及電子裝置 |
| CN109286393B (zh) * | 2018-11-08 | 2022-09-02 | 京东方科技集团股份有限公司 | 阵列基板、电子设备、信号同步方法、可读存储介质 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06324651A (ja) * | 1992-10-19 | 1994-11-25 | Fujitsu Ltd | 液晶表示装置の駆動回路 |
| JPH0991984A (ja) * | 1995-09-25 | 1997-04-04 | Nikon Corp | 集積回路装置 |
-
2000
- 2000-08-31 JP JP2000262779A patent/JP4564146B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06324651A (ja) * | 1992-10-19 | 1994-11-25 | Fujitsu Ltd | 液晶表示装置の駆動回路 |
| JPH0991984A (ja) * | 1995-09-25 | 1997-04-04 | Nikon Corp | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002072979A (ja) | 2002-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5784042A (en) | Liquid crystal display device and method for driving the same | |
| US8174477B2 (en) | Gate driver and repairing method thereof | |
| US7636412B2 (en) | Shift register circuit and image display apparatus equipped with the same | |
| US6839046B1 (en) | Display driving device and manufacturing method thereof and liquid crystal module employing the same | |
| US10885822B2 (en) | Gate driving circuit and display panel | |
| US8754838B2 (en) | Discharge circuit and display device with the same | |
| JP2004103226A (ja) | シフトレジスタ及び該シフトレジスタを備えた液晶表示装置 | |
| KR100195276B1 (ko) | 구동회로를 내장한 액정 표시장치 및 그 구동방법 | |
| KR20030032199A (ko) | 쉬프트 레지스터 및 이를 갖는 액정표시장치 | |
| WO2006114875A1 (ja) | 半導体集積回路 | |
| KR101133768B1 (ko) | 표시 장치 | |
| US20080186266A1 (en) | Display driver ic having embedded memory | |
| JP4564146B2 (ja) | 液晶駆動回路及びそれを用いた液晶表示装置 | |
| KR20050009110A (ko) | 표시 장치 | |
| JP3758503B2 (ja) | 電気光学装置、駆動回路および電子機器 | |
| US7327343B2 (en) | Display driving circuit | |
| US6467057B1 (en) | Scan driver of LCD with fault detection and correction function | |
| JP3794802B2 (ja) | 表示パネル駆動回路および表示パネル | |
| JP4598252B2 (ja) | 液晶駆動回路及びそれを用いた液晶表示装置 | |
| US20080084380A1 (en) | Display Device | |
| JP4564145B2 (ja) | 液晶駆動回路及びそれを用いた液晶表示装置 | |
| JP2008139610A (ja) | 液晶表示装置および液晶表示装置の駆動方法 | |
| JP2628592B2 (ja) | 走査回路 | |
| JP2001265297A (ja) | 走査線駆動回路およびその走査線駆動回路を有する平面表示装置ならびにその駆動方法 | |
| KR20070079615A (ko) | 액정표시장치 및 이의 리페어 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050722 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061011 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100708 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100727 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100730 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4564146 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |