KR20110089434A

KR20110089434A - 구동 회로, 표시 장치 및 구동 회로의 자기 검출ㆍ자기 수복 방법

Info

Publication number: KR20110089434A
Application number: KR1020117014516A
Authority: KR
Inventors: 신스께 안자이; 히로아끼 후지노; 마사후미 가쯔따니
Original assignee: 샤프 가부시키가이샤
Priority date: 2008-11-28
Filing date: 2009-11-25
Publication date: 2011-08-08
Also published as: CN102227764A; WO2010061839A1; KR101247904B1; TWI424402B; CN102227764B; US20110254822A1; JP5154386B2; JP2010128324A; TW201037659A

Abstract

본 발명의 구동 회로(20)는 출력 회로 블록(30)과, 예비 출력 회로 블록(40)과, 참조 출력 회로 블록(41)과, 비교 판정 회로(50)와, 전환 회로(60, 61)를 구비한다. 자기 검출 시에는, 전환 회로(60)는 출력 회로 블록(40)으로부터 1개의 출력 회로를 선택하여, 선택된 출력 회로와 표시 패널(80)의 데이터 라인의 접속을 분리함과 함께, 예비 출력 회로 블록(40)을 표시 패널(80)의 데이터 라인에 접속한다. 비교 판정 회로(50)는, 선택된 출력 회로로부터의 테스트용 출력 신호와, 참조 출력 회로 블록(41)으로부터의 참조용 출력 신호를 비교하여, 그 비교 결과에 기초하여, 선택된 출력 회로가 불량인지의 여부를 판정한다. 이에 의해, 표시 불량을 발생시키지 않고 표시 패널의 구동을 행하면서, 출력 회로의 문제를 검출 가능한 구동 회로를 실현한다.

Description

구동 회로, 표시 장치 및 구동 회로의 자기 검출ㆍ자기 수복 방법 {DRIVE CIRCUIT, DISPLAY DEVICE AND METHOD FOR SELF-DETECTING AND SELF-REPAIRING DRIVE CIRCUIT}

본 발명은 자기 검출ㆍ자기 수복을 행하는 기능을 갖는 구동 회로를 구비하는 표시 장치에 관한 것이다.

액정 표시 장치 등에서는 반도체 집적 회로(LSI)로 구성된 구동 회로를 표시 패널에 복수 실장하고, 구동 회로가 표시 패널에 계조 전압을 출력함으로써 표시를 행하고 있다.

이러한 표시 장치에 있어서, 구동 회로에 문제가 발생한 경우, 표시 불량으로서 유저에게 직접 인식된다. 이러한 문제가 발생한 경우, 표시 장치의 메이커는 신속하게 문제 개소의 수리를 행할 필요가 있고, 가능하다면 유저가 표시 장치를 사용하고 있는 장소에서 단시간에 수리를 종료하는 것이 바람직하다. 표시 신호를 처리하는 컨트롤 기판이면, 표시 패널과 커넥터로 접속되어 있기 때문에 교환은 용이하다. 그러나, 구동 회로는 커넥터 등을 개재하지 않고 표시 패널에 직접 접속되어 있기 때문에, 유저가 표시 장치를 사용하고 있는 장소에서의 교환은 곤란하다.

또한, 구동 회로를 표시 패널과 일체화한 제품에 있어서는, 제품 완성 후에 구동 회로를 교환 또는 수리하는 것은 곤란하다.

이로 인해, 특허문헌 1에서는 표시 패널에 구동 회로를 일체화한 제품의 구동 회로에 용장성을 갖게 하고, 제품 완성 후에 있어서도 구동 회로를 수복 가능하게 하는 기술이 개시되어 있다. 또한, 특허문헌 1에서는 구동 회로 내에 예비 출력 회로를 설치하여, 구동 회로 내의 1개의 출력 회로의 출력과 예비 출력 회로의 출력을 비교하여, 그들 출력이 서로 동등한지를 판단함으로써, 출력 회로가 정상인 것을 확인하는 자기 검출을 행함과 함께, 이 자기 검출 중, 검출 대상의 출력 회로 대신에 예비 출력 회로에 의해 표시 패널의 구동을 행하는 기술도 개시되어 있다.

일본 공표 특허 공보 「일본 특허 공표 제2004-511022호 공보(공표일: 2004년 4월 8일）」

특허문헌 1에 있어서는 검출 대상의 출력 회로를 표시 패널로부터 분리하고, 표시 패널의 구동을 예비 출력 회로에 의해 행함과 함께, 예비 출력 회로의 출력과, 검출 대상의 출력 회로의 출력을 비교하여, 검출 대상의 출력 회로의 불량을 판정하고 있다. 그러나, 검출 대상의 출력 회로와, 예비 출력 회로에는 표시를 행하기 위한 계조 데이터가 동시에 입력되기 때문에, 비교를 위한 데이터는 한정되게 된다.

특허문헌 1에 기재된 기술에서는 아날로그 클램프 전압을 선택하여 출력하는 경우에는, 표시 데이터로부터 일부의 데이터를 비교하여, 예비 출력 회로의 출력과, 검출 대상의 출력 회로의 출력의 차를 검출하는 것은 가능하다고 생각된다. 한편, 디지털 데이터에 의한 다계조화를 행한 구동 회로에 있어서는, 디지털 데이터에 대응하는 계조 전압을 출력하는 DA 변환 회로(DAC 회로)가 필요하게 되고, 256 계조 표시의 구동 회로에서는 256의 계조 데이터를 선택하는 DA 변환 회로가 필요하다. DAC 회로의 문제를 검출하기 위해서는, 256의 계조 전압이 출력되는 모든 입력 데이터에 대하여 비교할 필요가 있기 때문에, 검출 대상의 출력 회로와 예비 출력 회로가 표시 패널의 구동을 행하지 않는 상태로 하여, 표시 데이터에 관계가 없는 데이터를, 검출 대상의 출력 회로와 예비 출력 회로에 제공하여 문제의 검출을 행할 필요가 있다.

그러나, 출력 회로의 문제의 검출을 행하기 위하여, 검출 대상의 출력 회로와 예비 출력 회로가 표시 패널의 구동을 행하지 않는 상태로 하면, 검출 대상의 출력 회로가 구동을 행해야 할 표시 패널의 데이터 라인은 구동되지 않기 때문에 표시 불량이 발생하게 된다.

본 발명은 상기의 문제점을 감안하여 이루어진 것이며, 그 목적은 표시 불량을 발생시키지 않고 표시 패널의 구동을 행하면서, 출력 회로의 문제를 검출 가능한 구동 회로를 실현하는 데에 있다.

본 발명에 관한 구동 회로는, 상기 과제를 해결하기 위하여, 표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 자신의 불량을 검출하여 수복하는 수단을 갖는 구동 회로이며, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 p개 이상(p는 1 이상 n 이하의 자연수)의 제2 출력 회로와, 상기 출력 단자에 접속되지 않고, 입력 데이터를 영상 신호로 변환하는 제3 출력 회로와, 상기 제1 출력 회로로부터 p개의 출력 회로를 선택하고, 상기 출력 단자와의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 p개의 출력 회로를 상기 출력 단자에 접속하는 전환 수단과, 선택된 제1 출력 회로로부터의 영상 신호와, 상기 제3 출력 회로로부터의 영상 신호를 비교하는 비교 수단과, 당해 비교 수단의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 수단을 구비하는 것을 특징으로 하고 있다.

상기의 구성에 따르면, 제1 출력 회로는 출력 단자에 분리 가능하게 접속되어 있고, 전환 수단에 의해, 통상 동작 시에는 모든 제1 출력 회로가 데이터 라인에 접속되고, 제2 출력 회로는 데이터 라인에 접속되어 있지 않다. 한편, 자기 검출 시에는, 전환 수단에 의해, 선택된 제1 출력 회로와 출력 단자의 접속이 분리되고, 제2 출력 회로가 출력 단자와 접속된다. 이때, 비교 수단은, 출력 단자로부터 분리된 상태의 선택된 제1 출력 회로로부터의 영상 신호와 제3 출력 회로로부터의 영상 신호를 비교하여, 판정 수단이, 그 비교 결과에 기초하여, 선택된 제1 출력 회로가 불량인지의 여부를 판정한다.

즉, 자기 검출 시에는 선택된 제1 출력 회로를 제외한 제1 출력 회로와 제2 출력 회로가 출력 단자에 접속되고, 이들 출력 회로가 표시 패널을 구동한다. 이와 같이, 검출 대상이 되는 선택된 제1 출력 회로 대신에 제2 출력 회로가 표시 패널의 구동을 행하므로, 표시 불량을 발생시키지 않고 표시 패널의 구동을 행하면서, 출력 회로의 문제를 검출 가능한 구동 회로를 실현할 수 있다고 하는 효과를 발휘한다.

본 발명에 관한 구동 회로에서는, 상기 전환 수단은 q번째부터 q+p-1번째(q+p-1은 n 이하의 자연수)의 상기 제1 출력 회로가 선택된 경우, r번째(r은 q 미만의 자연수)의 상기 출력 단자에 r번째의 상기 제1 출력 회로를 접속함과 함께, s번째(s는 q 이상 n-p 이하의 자연수)의 상기 출력 단자에 s+p번째의 상기 제1 출력 회로를 접속하고, t번째(t는 n-p 초과 n 이하의 자연수)의 상기 출력 단자에 상기 제2 출력 회로를 접속하는 것이 바람직하다.

상기의 구성에 따르면, 예를 들어 제1 출력 회로가 1개 선택된 경우(p=1), 자기 검출 시에, 선택된 제1 출력 회로의 다음 열의 출력 회로부터 마지막 열의 출력 회로까지의 각 출력 회로는, 선택된 제1 출력 회로부터 마지막 열의 출력 회로의 전 열의 출력 회로까지의 각 출력 회로가 통상 구동 시에 접속되는 각 출력 단자에 영상 신호를 출력한다. 또한, 자기 검출 시에 제2 출력 회로는, 마지막 열의 출력 회로가 통상 구동 시에 접속되는 출력 단자에 영상 신호를 출력한다. 즉, 선택된 제1 출력 회로가 통상 구동 시에 접속되는 출력 단자부터 마지막 열의 전 열의 출력 단자에는, 통상 구동 시에 접속되는 출력 회로의 인접 출력 회로가 접속되고, 마지막 열의 출력 단자에는 제2 출력 회로가 접속된다. 이에 의해, 자기 검출 시에 있어서도, 선택된 제1 출력 회로를 제외한 제1 출력 회로와 제2 출력 회로에 의해 표시 불량을 발생시키지 않고 표시 패널의 구동을 행할 수 있다.

본 발명에 관한 구동 회로에서는, 상기 전환 수단은, 상기 선택된 제1 출력 회로가 접속을 분리한 출력 단자와 상기 제2 출력 회로를 접속하는 것이 바람직하다.

상기의 구성에 따르면, 자기 검출 시에 제2 출력 회로는, 선택된 제1 출력 회로가 통상 구동 시에 접속되는 출력 단자에 영상 신호를 출력한다. 따라서, 자기 검출 시에 있어서도, 선택된 제1 출력 회로를 제외한 제1 출력 회로와 제2 출력 회로에 의해 표시 불량을 발생시키지 않고 표시 패널의 구동을 행할 수 있다.

본 발명에 관한 구동 회로에서는, 상기 입력 데이터가 공급되는 데이터 버스를 통하여, 상기 제1 내지 제3 출력 회로에 상기 입력 데이터를 입력하는 제어 수단을 구비하고, 상기 제어 수단은, 상기 선택된 제1 출력 회로에 입력되는 입력 데이터와, 상기 제3 출력 회로에 입력되는 입력 데이터가 다른 값의 입력 데이터가 되도록 제어하는 것이 바람직하다.

본 발명에 관한 구동 회로에서는, 상기 데이터 버스는 제1 내지 제3 데이터 버스로 구성되고, 상기 제어 수단은, 상기 제1 데이터 버스를 통하여, 상기 선택된 제1 출력 회로를 제외한 제1 출력 회로와 상기 제2 출력 회로에 상기 입력 데이터를 입력하고, 상기 제2 데이터 버스를 통하여, 상기 선택된 제1 출력 회로에 상기 입력 데이터를 입력하고, 상기 제3 데이터 버스를 통하여, 상기 제3 출력 회로에 상기 입력 데이터를 입력하는 것이 바람직하다.

상기의 구성에 따르면, 제2 데이터 버스와 제3 데이터 버스를 통하여, 자기 검출을 위한 입력 데이터를 공급할 수 있다. 따라서, 1개의 데이터 버스를 통하여 입력 데이터를 공급하는 경우에 비하여 자기 검출을 위한 시간을 단축할 수 있다.

본 발명에 관한 구동 회로에서는, 상기 제어 수단은, 1개의 데이터 버스를 통하여 상기 제1 내지 제3 출력 회로에 상기 입력 데이터를 입력하는 것이 바람직하다.

상기의 구성에 따르면, 데이터 버스를 복수 설치하는 경우에 비하여 구동 회로의 면적을 작게 할 수 있다.

본 발명에 관한 구동 회로에서는, 상기 영상 신호가 계조 전압이며, 상기 제1 내지 제3 출력 회로는, 상기 입력 데이터를 상기 계조 전압으로 변환하는 디지털 아날로그 컨버터를 구비하고, 상기 비교 수단은, 상기 선택된 제1 출력 회로에 구비되는 디지털 아날로그 컨버터로부터의 계조 전압과, 상기 제3 출력 회로에 구비되는 디지털 아날로그 컨버터로부터의 계조 전압을 비교하여도 된다.

본 발명에 관한 구동 회로에서는, 상기 제1 출력 회로는, 상기 디지털 아날로그 컨버터의 출력 버퍼로서 연산 증폭기를 구비하고, 상기 연산 증폭기는, 당해 연산 증폭기를 구비하는 제1 출력 회로가 상기 전환 수단에 의해 선택되어 상기 출력 단자와 접속되어 있지 않을 때에 비교기로서 동작하고, 상기 비교 수단은, 상기 비교기로서 동작하는 연산 증폭기인 것이 바람직하다.

상기의 구성에 따르면, 제1 출력 회로가 구비하는 연산 증폭기를 비교 수단으로서 이용할 수 있으므로, 비교 수단을 제1 출력 회로와 별도로 설치할 필요가 없다. 따라서, 구동 회로의 면적을 작게 할 수 있다.

본 발명에 관한 구동 회로에서는, 상기 제3 출력 회로는, 상기 비교기로서 동작하는 연산 증폭기에 접속되는 것이 바람직하다.

상기의 구성에 따르면, 연산 증폭기에 의해, 선택된 제1 출력 회로로부터의 계조 전압과 제3 출력 회로로부터의 계조 전압을 비교할 수 있다.

본 발명에 관한 구동 회로에서는, 상기 연산 증폭기는, 당해 연산 증폭기를 구비하는 제1 출력 회로가 상기 출력 단자와 접속되어 있을 때에, 볼티지 팔로워로서 동작하는 것이 바람직하다.

본 발명에 관한 구동 회로에서는, 상기 판정 수단은, 상기 선택된 제1 출력 회로 및 상기 제3 출력 회로에 각각 입력되는 입력 데이터에 대응하는, 상기 비교 수단으로부터의 비교 결과를 기대값으로서 기억하고 있고, 상기 비교 결과와 상기 기대값이 상이한 경우에, 상기 선택된 제1 출력 회로를 불량하다고 판정하는 것이 바람직하다.

예를 들어, 선택된 제1 출력 회로에 계조 m의 입력 신호를 입력하고, 제3 출력 회로에 계조 m+1의 입력 신호를 입력한다. 또한, 계조 m의 계조 전압은 계조 m+1의 계조 전압보다도 낮은 전압이다. 여기서, 선택된 제1 출력 회로가 정상이면, 비교 수단은 제3 출력 회로로부터 입력한 계조 전압의 쪽이 높은 것을 나타내는 신호를 출력한다. 한편, 선택된 제1 출력 회로에 결함이 있어, 계조 m의 신호를 입력하여도, 선택된 제1 출력 회로가 높은 계조 전압밖에 출력할 수 없는 경우, 비교 수단은 선택된 제1 출력 회로로부터 입력한 계조 전압의 쪽이 높은 것을 나타내는 신호를 출력한다.

이와 같이, 비교 수단은, 선택된 제1 출력 회로 및 제3 출력 회로로부터 출력되는 계조 전압을 비교하고, 선택된 제1 출력 회로에 결함이 있는 경우와 없는 경우에 있어서, 다른 값의 신호를 출력한다. 또한, 판정 수단은, 비교 수단으로부터 출력된 신호로부터 선택된 제1 출력 회로가 불량인지의 여부를 판정한다. 구체적으로는, 상술한 바와 같은 선택된 제1 출력 회로에 계조 m의 입력 신호를 입력하고, 제3 출력 회로에 계조 m+1의 입력 신호를 입력한 경우에, 선택된 제1 출력 회로로부터의 계조 전압이 높은 것을 나타내는 신호를, 비교 수단으로부터 입력하였을 때에는, 선택된 제1 출력 회로는 불량하다고 판정한다. 한편, 제3 출력 회로로부터의 계조 전압이 높은 것을 나타내는 신호를, 비교 수단으로부터 입력한 경우에는, 판정 수단은 선택된 제1 출력 회로는 불량하지 않다고 판정한다.

이에 의해, 용이하게 출력 회로의 결함을 검출할 수 있고, 출력 회로에 결함이 있었던 경우에 자기 수복할 수 있다.

본 발명에 관한 구동 회로는, 표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 자신의 불량을 검출하여 수복하는 수단을 갖는 구동 회로이며, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 u개 이상(u는 2 이상 n 이하의 짝수)의 제2 출력 회로와, 상기 제1 출력 회로로부터 u개의 출력 회로를 선택하고, 상기 출력 단자와의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 u개의 출력 회로를 상기 출력 단자에 접속하는 전환 수단과, 선택된 제1 출력 회로 중 임의의 2개를 제1 선택 출력 회로 및 제2 선택 출력 회로로 하여, 상기 제1 선택 출력 회로로부터의 영상 신호와, 상기 제2 선택 출력 회로의 영상 신호를 비교하는 비교 수단과, 당해 비교 수단의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 수단을 구비하는 것을 특징으로 하고 있다.

상기의 구성에 따르면, 제1 출력 회로는 출력 단자에 분리 가능하게 접속되어 있고, 전환 수단에 의해, 통상 동작 시에는 모든 제1 출력 회로가 출력 단자에 접속되고, 제2 출력 회로는 출력 단자에 접속되어 있지 않다. 한편, 자기 검출 시에는, 전환 수단에 의해, 선택된 u개의 제1 출력 회로와 출력 단자의 접속이 분리되고, u개의 제2 출력 회로가 출력 단자와 접속된다. 이때, 비교 수단은, 출력 단자로부터 분리된 상태의 선택된 제1 출력 회로 중 제1 선택 출력 회로와 제2 선택 출력 회로로부터의 2개의 영상 신호를 비교하여, 판정 수단이, 그 비교 결과에 기초하여, 선택된 제1 출력 회로가 불량인지의 여부를 판정한다.

즉, 자기 검출 시에는, 선택된 제1 출력 회로를 제외한 제1 출력 회로와 제2 출력 회로가 출력 단자에 접속되고, 이들 출력 회로가 표시 패널을 구동한다. 이와 같이, 검출 대상이 되는 선택된 제1 출력 회로 대신에 제2 출력 회로가 표시 패널의 구동을 행하므로, 표시 불량을 발생시키지 않고 표시 패널의 구동을 행하면서, 출력 회로의 문제를 검출 가능한 구동 회로를 실현할 수 있다고 하는 효과를 발휘한다.

본 발명에 관한 구동 회로에서는, 상기 전환 수단은 v번째부터 v+u-1번째(v+u-1은 n 이하의 자연수)의 상기 출력 회로가 선택된 경우, w번째(w는 v 미만의 자연수)의 상기 출력 단자에 w번째의 상기 제1 출력 회로를 접속함과 함께, x번째(x는 v 이상 n-u 이하의 자연수)의 상기 출력 단자에 x+u번째의 상기 제1 출력 회로를 접속하고, y번째(y는 n-u 초과 n 이하의 자연수)의 상기 출력 단자에 상기 제2 출력 회로를 접속하는 것이 바람직하다.

상기의 구성에 따르면, 예를 들어 제1 출력 회로가 2개 선택된 경우(u=2), 자기 검출 시에, 선택된 제1 출력 회로 중 뒤의 열측의 다음 열의 출력 회로부터 마지막 열의 출력 회로까지의 각 출력 회로는, 선택된 제1 출력 회로부터 마지막 열의 출력 회로의 전전 열의 출력 회로까지의 각 출력 회로가 통상 구동 시에 접속되는 각 출력 단자에 영상 신호를 출력한다. 또한, 자기 검출 시에 2개의 제2 출력 회로는, 마지막 열의 출력 회로와 그 전 열의 출력 회로가 통상 구동 시에 접속되는 출력 단자에 영상 신호를 출력한다. 즉, 선택된 제1 출력 회로가 통상 구동 시에 접속되는 출력 단자부터 마지막 열의 전전 열까지의 출력 단자에는, 통상 구동 시에 접속되는 출력 회로의 2개 인접의 출력 회로가 접속되고, 마지막 열과 그 전 열의 출력 단자에는 제2 출력 회로가 접속된다. 이에 의해, 자기 검출 시에 있어서도, 선택된 제1 출력 회로를 제외한 제1 출력 회로와 제2 출력 회로에 의해 표시 불량을 발생시키지 않고 표시 패널의 구동을 행할 수 있다.

본 발명에 관한 구동 회로에서는, 상기 제1 및 제2 출력 회로에 상기 입력 데이터를 입력하는 제어 수단을 구비하고, 상기 제어 수단은, 상기 제1 선택 출력 회로에 입력되는 입력 데이터와, 상기 제2 선택 출력 회로에 입력되는 입력 데이터가 다른 값의 입력 데이터가 되도록 제어하는 것이 바람직하다.

본 발명에 관한 구동 회로에서는, 상기 영상 신호가 계조 전압이며, 상기 제1 출력 회로는, 상기 입력 데이터를 상기 계조 전압으로 변환하는 디지털 아날로그 컨버터를 구비하고, 상기 비교 수단은, 상기 제1 선택 출력 회로에 구비되는 디지털 아날로그 컨버터로부터의 계조 전압과, 상기 제2 선택 출력 회로에 구비되는 디지털 아날로그 컨버터로부터의 계조 전압을 비교하여도 된다.

본 발명에 관한 구동 회로에서는, 상기 판정 수단은, 상기 제1 선택 출력 회로와 상기 제2 선택 출력 회로에 입력되는 입력 데이터에 대응하는, 상기 비교 수단으로부터의 비교 결과를 기대값으로서 기억하고 있고, 상기 비교 결과와 상기 기대값이 상이한 경우에, 상기 선택된 제1 출력 회로를 불량하다고 판정하는 것이 바람직하다.

예를 들어, 제1 선택 출력 회로에 계조 m의 입력 신호를 입력하고, 제2 선택 출력 회로에 계조 m+1의 입력 신호를 입력한다. 또한, 계조 m의 계조 전압은 계조 m+1의 계조 전압보다도 낮은 전압이다. 여기서, 제1 선택 출력 회로가 정상이면, 비교 수단은 제2 선택 출력 회로로부터 입력한 계조 전압의 쪽이 높은 것을 나타내는 신호를 출력한다. 한편, 선택된 제1 출력 회로 중 어느 하나에 결함이 있어, 계조 m의 신호를 입력하여도, 선택된 제1 출력 회로가 높은 계조 전압밖에 출력할 수 없는 경우, 비교 수단은 선택된 제1 출력 회로로부터 입력한 계조 전압의 쪽이 높은 것을 나타내는 신호를 출력한다.

이와 같이, 비교 수단은, 제1 선택 출력 회로 및 제2 선택 출력 회로로부터 출력되는 계조 전압을 비교하고, 선택된 제1 출력 회로 중 어느 하나에 결함이 있는 경우와 없는 경우에 있어서, 다른 값의 신호를 출력한다. 또한, 판정 수단은, 비교 수단으로부터 출력된 신호로부터, 선택된 제1 출력 회로 중 어느 것이 불량인지의 여부를 판정한다. 구체적으로는, 상술한 바와 같은 제1 선택 출력 회로에 계조 m의 입력 신호를 입력하고, 제2 선택 출력 회로에 계조 m+1의 입력 신호를 입력한 경우에, 제1 선택 출력 회로로부터의 계조 전압이 높은 것을 나타내는 신호를, 비교 수단으로부터 입력하였을 때에는, 선택된 제1 출력 회로 중 어느 하나가 불량하다고 판정한다. 한편, 제2 선택 출력 회로로부터의 계조 전압이 높은 것을 나타내는 신호를, 비교 수단으로부터 입력한 경우에는, 판정 수단은 선택된 제1 출력 회로는 불량하지 않다고 판정한다.

본 발명에 관한 구동 회로에서는, 상기 제1 및 제2 출력 회로에 상기 입력 데이터를 입력하는 제어 수단을 구비하고, 상기 제어 수단은, 상기 제1 선택 출력 회로에 입력되는 입력 데이터와, 상기 제2 선택 출력 회로에 입력되는 입력 데이터가 다른 값의 입력 데이터가 되도록 제어하고, 상기 제1 출력 회로는, 상기 입력 데이터를 시분할로 취득하여 유지하는 샘플링 회로와, 상기 샘플링 회로에 유지된 입력 데이터를 시분할로 취득하여 상기 디지털 아날로그 컨버터에 출력하는 홀드 회로를 구비하고, 상기 제어 수단은, 통상 구동 시에, 상기 샘플링 회로에 상기 입력 데이터를 입력하고, 자기 검출 시에, 상기 선택된 제1 출력 회로의 디지털 아날로그 컨버터에 상기 입력 데이터를 입력하여도 된다.

본 발명에 관한 표시 장치는, 상기 구동 회로를 구비하고 있는 것을 특징으로 하고 있다.

상기의 구성에 따르면, 표시 불량을 발생시키지 않고 표시를 행하면서, 구동 회로의 출력 회로의 문제를 검출 가능한 표시 장치를 실현할 수 있다.

본 발명에 관한 구동 회로의 자기 검출ㆍ자기 수복 방법은, 표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 p개 이상(p는 1 이상 n 이하의 자연수)의 제2 출력 회로와, 상기 출력 단자에 접속되지 않고, 입력 데이터를 영상 신호로 변환하는 제3 출력 회로를 구비하는 구동 회로의 불량을 검출하여 수복하는 자기 검출ㆍ자기 수복 방법이며, 상기 제1 출력 회로로부터 p개의 출력 회로를 선택하여, 선택된 제1 출력 회로와 상기 출력 단자의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 p개의 출력 회로를 상기 출력 단자에 접속하는 전환 스텝과, 상기 선택된 제1 출력 회로로부터의 영상 신호와, 상기 제3 출력 회로로부터의 영상 신호를 비교하는 비교 스텝과, 상기 비교 스텝의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 스텝을 갖는 것을 특징으로 하고 있다.

상기의 구성에 따르면, 제1 출력 회로는 출력 단자에 분리 가능하게 접속되어 있고, 통상 동작 시에는, 모든 제1 출력 회로가 출력 단자에 접속되고, 제2 출력 회로는 출력 단자에 접속되어 있지 않다. 한편, 전환 스텝에 있어서, 선택된 제1 출력 회로와 출력 단자의 접속이 분리되고, 제2 출력 회로가 출력 단자와 접속된다. 비교 스텝에 있어서, 출력 단자로부터 분리된 상태의 선택된 제1 출력 회로로부터의 영상 신호와 제3 출력 회로로부터의 영상 신호가 비교되고, 판정 스텝에 있어서, 그 비교 결과에 기초하여, 선택된 제1 출력 회로가 불량인지의 여부가 판정된다.

즉, 자기 검출 시에는, 선택된 제1 출력 회로를 제외한 제1 출력 회로와 제2 출력 회로가 출력 단자에 접속되고, 이들 출력 회로가 표시 패널을 구동한다. 이와 같이, 검출 대상이 되는 선택된 제1 출력 회로 대신에 제2 출력 회로가 표시 패널의 구동을 행하므로, 표시 불량을 발생시키지 않고 표시 패널의 구동을 행하면서, 출력 회로의 문제를 검출할 수 있다.

본 발명에 관한 구동 회로의 자기 검출ㆍ자기 수복 방법은, 표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 u개 이상(u는 2 이상 n 이하의 짝수)의 제2 출력 회로를 구비하는 구동 회로의 불량을 검출하여 수복하는 자기 검출ㆍ자기 수복 방법이며, 상기 제1 출력 회로로부터 u개의 출력 회로를 선택하여, 선택된 제1 출력 회로와 상기 출력 단자의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 u개의 출력 회로를 상기 출력 단자에 접속하는 전환 스텝과, 상기 선택된 제1 출력 회로 중 임의의 2개를 제1 선택 출력 회로 및 제2 선택 출력 회로로 하여, 상기 선택된 제1 선택 출력 회로로부터의 영상 신호와, 상기 제2 선택 출력 회로로부터의 영상 신호를 비교하는 비교 스텝과, 상기 비교 스텝의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 스텝을 갖는 것을 특징으로 하고 있다.

상기의 구성에 따르면, 제1 출력 회로는 출력 단자에 분리 가능하게 접속되어 있고, 통상 동작 시에는, 모든 제1 출력 회로가 출력 단자에 접속되고, 제2 출력 회로는 출력 단자에 접속되어 있지 않다. 한편, 전환 스텝에 있어서, 선택된 제1 출력 회로와 출력 단자의 접속이 분리되고, 제2 출력 회로가 출력 단자와 접속된다. 비교 스텝에 있어서, 출력 단자로부터 분리된 상태의 선택된 제1 출력 회로의 한쪽으로부터의 영상 신호와 다른쪽으로부터의 영상 신호가 비교되고, 판정 스텝에 있어서, 그 비교 결과에 기초하여, 선택된 제1 출력 회로가 불량인지의 여부가 판정된다.

본 발명에 관한 구동 장치는, 이상과 같이 표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 자신의 불량을 검출하여 수복하는 수단을 갖는 구동 회로이며, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 p개 이상(p는 1 이상 n 이하의 자연수)의 제2 출력 회로와, 상기 출력 단자에 접속되지 않고, 입력 데이터를 영상 신호로 변환하는 제3 출력 회로와, 상기 제1 출력 회로로부터 p개의 출력 회로를 선택하고, 상기 출력 단자와의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 p개의 출력 회로를 상기 출력 단자에 접속하는 전환 수단과, 선택된 제1 출력 회로로부터의 영상 신호와, 상기 제3 출력 회로로부터의 영상 신호를 비교하는 비교 수단과, 당해 비교 수단의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 수단을 구비하는 것을 특징으로 하고 있다.

본 발명에 관한 구동 회로는, 이상과 같이 표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 자신의 불량을 검출하여 수복하는 수단을 갖는 구동 회로이며, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 u개 이상(u는 2 이상 n 이하의 짝수)의 제2 출력 회로와, 상기 제1 출력 회로로부터 u개의 출력 회로를 선택하고, 상기 출력 단자와의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 u개의 출력 회로를 상기 출력 단자에 접속하는 전환 수단과, 선택된 제1 출력 회로 중 임의의 2개를 제1 선택 출력 회로 및 제2 선택 출력 회로로 하여, 상기 제1 선택 출력 회로로부터의 영상 신호와, 상기 제2 선택 출력 회로의 영상 신호를 비교하는 비교 수단과, 당해 비교 수단의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 수단을 구비하는 것을 특징으로 하고 있다.

본 발명에 관한 구동 회로의 자기 검출ㆍ자기 수복 방법은, 이상과 같이 표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 p개 이상(p는 1 이상 n 이하의 자연수)의 제2 출력 회로와, 상기 출력 단자에 접속되지 않고, 입력 데이터를 영상 신호로 변환하는 제3 출력 회로를 구비하는 구동 회로의 불량을 검출하여 수복하는 자기 검출ㆍ자기 수복 방법이며, 상기 제1 출력 회로로부터 p개의 출력 회로를 선택하여, 선택된 제1 출력 회로와 상기 출력 단자의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 p개의 출력 회로를 상기 출력 단자에 접속하는 전환 스텝과, 상기 선택된 제1 출력 회로로부터의 영상 신호와, 상기 제3 출력 회로로부터의 영상 신호를 비교하는 비교 스텝과, 상기 비교 스텝의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 스텝을 갖는 것을 특징으로 하고 있다.

본 발명에 관한 구동 회로의 자기 검출ㆍ자기 수복 방법은, 이상과 같이 표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와, 입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 u개 이상(u는 2 이상 n 이하의 짝수)의 제2 출력 회로를 구비하는 구동 회로의 불량을 검출하여 수복하는 자기 검출ㆍ자기 수복 방법이며, 상기 제1 출력 회로로부터 u개의 출력 회로를 선택하여, 선택된 제1 출력 회로와 상기 출력 단자의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 u개의 출력 회로를 상기 출력 단자에 접속하는 전환 스텝과, 상기 선택된 제1 출력 회로 중 임의의 2개를 제1 선택 출력 회로 및 제2 선택 출력 회로로 하여, 상기 선택된 제1 선택 출력 회로로부터의 영상 신호와, 상기 제2 선택 출력 회로로부터의 영상 신호를 비교하는 비교 스텝과, 상기 비교 스텝의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 스텝을 갖는 것을 특징으로 하고 있다.

따라서, 표시 불량을 발생시키지 않고 표시 패널의 구동을 행하면서, 출력 회로의 문제를 검출할 수 있다고 하는 효과를 발휘한다.

도 1은 본 발명의 실시의 일 형태에 관한 액정 텔레비전의 구성을 도시하는 블록도.
도 2는 본 발명의 제1 실시 형태에 관한 표시 장치의 개략 구성을 도시하는 블록도.
도 3은 본 발명의 제1 실시 형태에 관한 구동 회로의 구성을 도시하는 설명도.
도 4는 테스트 신호 test 및 반전 테스트 신호 testB를 생성하기 위한 테스트 신호 생성 회로를 도시하는 회로도.
도 5는 도 3에 도시하는 구동 회로에서의 동작 확인 테스트 시의 리셋 신호 RESET, 신호 TESTSP, 신호 TESTCK 및 테스트 신호 test1 내지 testn의 파형을 나타내는 도면.
도 6은 도 3에 도시하는 구동 회로에서의 동작 확인 테스트 시의 리셋 신호 RESET, 신호 TESTSP, 신호 TESTCK, 테스트 신호 test1 내지 testn 및 신호 Flag2의 파형을 나타내는 도면.
도 7은 테스트 신호 test 및 반전 테스트 신호 testB를 생성하기 위한 다른 테스트 신호 생성 회로를 도시하는 회로도.
도 8은 본 발명의 제1 실시 형태에 관한 동작 확인 테스트의 첫번째 수순을 나타내는 흐름도.
도 9는 본 발명의 제1 실시 형태에 관한 동작 확인 테스트의 두번째 수순을 나타내는 흐름도.
도 10은 본 발명의 제1 실시 형태에 관한 동작 확인 테스트의 세번째 수순을 나타내는 흐름도.
도 11은 본 발명의 제1 실시 형태에 관한 동작 확인 테스트의 네번째 수순을 나타내는 흐름도.
도 12는 본 발명의 제1 실시 형태에 관한 동작 확인 테스트의 다섯번째 수순을 나타내는 흐름도.
도 13은 본 발명의 제1 실시 형태에 관한 자기 수복 수순을 나타내는 흐름도.
도 14는 본 발명의 제2 실시 형태에 관한 표시 장치의 개략 구성을 도시하는 블록도.
도 15는 본 발명의 제2 실시 형태에 관한 구동 회로의 구성을 도시하는 설명도.
도 16은 본 발명의 제3 실시 형태에 관한 표시 장치의 개략 구성을 도시하는 블록도.
도 17은 본 발명의 제3 실시 형태에 관한 구동 회로의 구성을 도시하는 설명도.
도 18은 테스트 신호 test 및 반전 테스트 신호 testB를 생성하기 위한 또 다른 테스트 신호 생성 회로를 도시하는 회로도.
도 19는 도 17에 도시하는 구동 회로에서의 동작 확인 테스트 시의 리셋 신호 RESET, 신호 TESTSP, 신호 TESTCK 및 테스트 신호 test1 내지 test(n/2)의 파형을 나타내는 도면.
도 20은 도 17에 도시하는 구동 회로에서의 동작 확인 테스트 시의 리셋 신호 RESET, 신호 TESTSP, 신호 TESTCK, 테스트 신호 test1 내지 testn 및 신호 Flag2의 파형을 나타내는 도면.
도 21은 본 발명의 제4 실시 형태에 관한 표시 장치의 개략 구성을 도시하는 블록도.
도 22는 본 발명의 제4 실시 형태에 관한 구동 회로의 구성을 도시하는 설명도.
도 23은 본 발명의 제5 실시 형태에 관한 표시 장치의 개략 구성을 도시하는 블록도.
도 24는 본 발명의 제5 실시 형태에 관한 구동 회로의 구성을 도시하는 설명도.
도 25는 도 24에 도시하는 구동 회로에서의 동작 확인 테스트 시의 샘플링 신호 STR1 내지 STR3, 샘플링 회로 6-1 내지 6-3으로부터의 출력, 신호 LS, 홀드 회로 7-1 내지 7-3으로부터의 출력 및 출력 단자 OUT로부터의 출력의 파형을 나타내는 도면.
도 26은 도 24에 도시하는 구동 회로에서의 동작 확인 테스트 시의 신호 LS, 신호 TCLK1, TCLK2, 게이트 신호 TA1 내지 TA3, TB1 내지 TB3, 테스트 신호 test1 내지 test3 및 테스트 신호 testA1 내지 testA3의 파형을 나타내는 도면.
도 27은 도 26에 도시하는 신호 TCLK1, TCLK2가 교대로 「H」레벨이 되는 기간 전후에 있어서의 신호 LS, 신호 TCLK1, TCLK2, 게이트 신호 TA1, 테스트 신호 testA1, 게이트 신호 TB1, 테스트 신호 test1, 신호 TSTR1, TSTR2의 파형을 나타내는 도면.

이하, 본 발명에 관한 실시 형태를 도면에 기초하여 설명한다.

[실시 형태 1]

본 발명의 제1 실시 형태에 대하여, 도 1 내지 도 13을 참조하여 이하에 설명한다.

(액정 텔레비전(400))

표시용 구동 회로를 사용한 표시 장치의 대표적인 것으로서는 액정 텔레비전으로 대표되는 박형 텔레비전을 들 수 있다. 액정 텔레비전(액정 표시 장치)은 표시 패널에 반도체 집적 회로(LSI)로 작성한 구동 회로를 복수 실장하여 표시를 행하고 있다. 이러한 표시 장치에 있어서, 표시 구동용 회로에 문제가 발생한 경우, 직접 표시 불량으로서 유저에게 인식된다. 이러한 문제가 발생한 경우, 신속히 문제 개소의 수리를 행할 필요가 있고, 가능하다면 유저가 사용하고 있는 장소에서 단시간에 수리를 종료하는 것이 바람직하다. 표시 신호를 처리하는 컨트롤 기판이면, 표시 패널과 커넥터로 접속되어 있기 때문에 교환은 용이하지만, 표시 구동용 회로는 커넥터 등으로 접속되어 있지 않고, 표시 패널에 직접 접속되어 있기 때문에, 유저가 제품을 사용하고 있는 장소에서의 교환은 곤란하다.

이로 인해, 본 출원인은 표시 구동용 회로 자신의 문제에 대한 자기 진단 자기 수복 기능(자기 검출 및 자기 수복 기능)을 갖는 구동 회로를 제안하고 있다(예를 들어, 일본 특허 출원 제2007-302289호, 일본 특허 출원 제2008-048639호, 일본 특허 출원 제2008-048640호, 일본 특허 출원 제2008-054130호, 일본 특허 출원 제2008-130848호, 일본 특허 출원 제2008-246724호, 일본 특허 출원 제2008-246725호, 일본 특허 출원 제2008-246726호 및 일본 특허 출원 제2008-246727호: 모두 본원 출원 전의 확인 시점에서 미공개).

도 1은 본 발명에 관한 액정 텔레비전(400)의 구성을 도시하는 블록도이다. 도 1에 도시한 바와 같이, 액정 텔레비전(400)은 TFT-LCD 모듈(표시 장치)(90), 스위치 버튼(401), DVD 장치(402), HDD 장치(403) 및 DVDㆍHDD 제어 장치(404)를 포함하여 구성된다. 또한, 표시 장치(90)는 소스 드라이버(구동 회로)(10), TFT-LCD 패널(표시 패널)(80), 게이트 드라이버(99) 및 컨트롤러(100)를 구비하고 있다. 그리고, 소스 드라이버(10)가 상술한 자기 검출 및 자기 수복 기능을 갖는 표시용 구동용 회로이다.

(표시 장치(90)의 구성)

도 2를 참조하여 본 실시 형태에 관한 표시 장치(90)의 개략 구성을 설명한다. 도 2는 도 1에 도시하는 표시 장치(90)의 개략 구성을 도시하는 블록도이다.

도 2에 도시한 바와 같이, 표시 장치(90)는 표시 패널(80)과, 외부로부터 입력되는 계조 데이터에 기초하여 표시 패널(80)을 구동하는 표시 구동용 회로(이하, 구동 회로라고 함)(20)를 구비하고 있다. 또한, 구동 회로(20)는 전환 회로(60)(전환 수단), 전환 회로(61)(제어 수단), 출력 회로 블록(30)(제1 출력 회로), 예비 출력 회로 블록(40)(제2 출력 회로), 참조 출력 회로 블록(41)(제3 출력 회로) 및 비교 판정 회로(50)(비교 수단, 판정 수단, 자기 검출ㆍ자기 수복 수단)를 구비하고 있다. 또한, 표시 패널(80)은 구동 회로(20)로부터의 계조 전압이 인가되는 화소(70)를 구비하고 있다. 후술하는 바와 같이, 출력 회로 블록(30)은 계조 데이터가 공급되는 데이터 버스에 병렬로 접속되는 n(n은 짝수)열의 출력 회로를 구비하고 있다.

(표시 장치(90)의 기본 동작)

이어서, 표시 장치(90)에서의 기본 동작을 설명한다. 표시 장치(90)는 외부로부터 입력된 계조 데이터를, 구동 회로(20)가 계조 전압(출력 신호)으로 변환하고, 표시 패널(80)이 이 계조 전압에 기초하여 영상을 표시하는 통상 동작을 행함과 함께, 구동 회로(20)가 출력 회로 블록(30)이 불량인지의 여부를 검출하고, 출력 회로 블록(30)에 불량의 출력 회로가 있었던 경우에, 구동 회로(20)가 자신을 자기 수복하는 자기 검출 수복 동작을 행한다.

이하에, 구동 회로(20)가 행하는 자기 검출 수복 동작의 개략에 대하여 설명한다. 우선, 자기 검출 수복 동작을 행하는 경우, 전환 회로(61)는 출력 회로 블록(30)으로부터 1개의 출력 회로를 선택하고, 당해 출력 회로에 테스트용 계조 데이터를 입력함과 함께, 참조 출력 회로 블록(41)에 참조용 계조 데이터를 입력한다. 테스트용 계조 데이터와 참조용 계조 데이터는 서로 다른 데이터이다.

이때, 상기 선택한 출력 회로는 표시 패널(80)을 구동하지 않도록 화소(70)와의 접속이 절단된다. 대신에 전환 회로(60, 61)를 사용하여, 출력 회로 블록(30)의 남은 출력 회로와 예비 출력 회로 블록(40)이 화소(70)에 접속되도록 접속 상태를 변경한다. 이에 의해, 자기 검출 수복 동작을 행하는 동안도 표시 패널(80)의 구동을 계속해서 행할 수 있다.

상기 선택한 출력 회로는, 입력된 테스트용 계조 데이터를 테스트용 출력 신호로 변환하고, 비교 판정 회로(50)에 출력한다. 또한, 참조 출력 회로 블록(41)은, 입력된 참조용 계조 데이터를 참조 출력 신호로 변환하고, 비교 판정 회로(50)에 출력한다. 비교 판정 회로(50)는, 테스트용 출력 신호와 참조 출력 신호의 대소를 비교하여, 당해 대소 관계가 상기 다른 데이터에 대하여 미리 설정된 것인지를 확인하고, 선택한 출력 회로가 불량인지의 여부를 판정한다.

전환 회로(61)에 의한 출력 회로의 선택을 순차적으로 전환하여 마찬가지의 판정을 행하여, 출력 회로 블록(30) 내의 모든 출력 회로에 대하여 불량인지의 여부를 판정한다.

또한, 비교 판정 회로(50)는, 출력 회로 블록(30)이 불량인지의 여부를 나타내는 판정 결과를 전환 회로(61) 및 전환 회로(60)에 출력한다. 전환 회로(61)는, 비교 판정 회로(50)로부터의 판정 결과에 기초하여, 외부로부터의 계조 데이터의 출력처를 전환한다. 한편, 전환 회로(60)는, 출력 회로 블록(30) 및 예비 출력 회로 블록(40)의 각각으로부터 계조 전압이 입력되고, 비교 판정 회로로부터의 판정 결과에 기초하여, 입력된 계조 전압 중에서 표시 패널(80)에 출력하는 계조 전압을 선택한다.

보다 구체적으로 설명하면, 전환 회로(61)는, 출력 회로 블록(30)이 선택한 출력 회로가 불량인 것을 나타내는 판정 결과가 입력되면, 불량으로 판정된 출력 회로의 사용을 중지한다. 이때, 선택한 출력 회로에 통상 동작 시에 입력되고 있던 계조 데이터는 다음 열의 출력 회로에 입력되고, 당해 다음 열의 출력 회로에 통상 동작 시에 입력되고 있던 계조 데이터는 또 다음 열의 출력 회로에 입력되고 있다. 마찬가지로, 계조 데이터는 통상 동작 시에 입력되고 있던 출력 회로의 다음 열의 출력 회로에 입력되고, 마지막 열의 출력 회로에 통상 동작 시에 입력되고 있던 계조 데이터는 예비 출력 회로 블록(40)에 입력되고 있다.

전환 회로(61)가 이 접속 상태를 유지함으로써, 구동 회로(20)는, 출력 회로 블록(30) 중 어느 하나의 출력 회로가 불량하게 되었다고 하여도, 불량으로 판정된 출력 회로 대신에 예비 출력 회로 블록을 사용하여, 정상의 계조 전압을 표시 패널(80)에 출력하는 것이 가능하게 된다.

이상과 같이, 본 실시 형태의 구동 회로(20)는 비교 판정 회로(50), 전환 회로(60) 및 전환 회로(61)를 구비함으로써 자신의 문제를 검출하고, 또한 자신의 문제를 자기 수복하는 것이 가능하게 된다. 바꿔 말하면, 구동 회로(20)는 자신의 문제를 검출하고, 또한 자신의 문제를 자기 수복하는 자기 검출ㆍ자기 수복 회로(자기 검출ㆍ자기 수복 수단)를 구비하고 있다.

(구동 회로(20)의 구성)

도 3을 참조하여 본 실시 형태의 구동 회로(20)의 구성에 대하여 설명한다. 도 3은 구동 회로(20)의 개략 구성을 도시하는 블록도이다.

도 3에 도시한 바와 같이, 구동 회로(20)는 계조 데이터 입력 단자(도시하지 않음)로부터 데이터 버스를 통하여 n개의 액정 구동용 신호 출력 단자 OUT1 내지 OUTn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 출력 단자 OUT라고 함)의 각각에 대응하는 계조 데이터를 입력하는 n개의 샘플링 회로 6-1 내지 6-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 샘플링 회로(6)라고 함)과, n개의 홀드 회로 7-1 내지 7-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 홀드 회로(7)라고 함)과, 계조 데이터를 계조 전압 신호로 변환하는 n개의 DAC 회로 8-1 내지 8-n, 예비 DAC 회로 8-B(이하, 본 실시 형태에 있어서 총칭하는 경우에는, DAC 회로(8)라고 함) 및 참조용 계조 데이터를 참조 출력 신호로 변환하는 참조용 DAC 회로 8-A와, DAC 회로(8)로부터의 계조 전압 신호에 대한 버퍼 회로의 역할을 갖는 n개의 연산 증폭기 1-1 내지 1-n 및 예비 연산 증폭기 1-B(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 연산 증폭기(1)라고 함)와, n개의 판정 회로 3-1 내지 3-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 회로(3)라고 함)과, n개의 판정 플래그 4-1 내지 4-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 플래그(4)라고 함)과, n개의 풀 업ㆍ풀 다운 회로 5-1 내지 5-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 풀 업ㆍ풀 다운 회로(5)라고 함)을 구비하고 있다.

또한, 도 3에 도시한 바와 같이, 구동 회로(20)는 테스트 신호 test(test1 내지 testn)에 의해 ON, OFF가 전환되는 복수의 스위치(2a)와, 테스트 신호 test를 반전한 반전 테스트 신호 testB(testB1 내지 testBn)에 의해 ON, OFF가 전환되는 복수의 스위치(2b)와, 게이트 신호 T1 내지 T(n-1)에 의해 접속처를 변경하는 (n-1)개의 스위치 SWA1 내지 SWA(n-1)(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 스위치 SWA라고 함)과, 게이트 신호 T1 내지 Tn에 의해 접속처를 변경하는 n개의 스위치 SWB1 내지 SWBn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 스위치 SWB라고 함)을 구비하고 있다.

스위치(2a, 2b)는 어느 쪽도 「H」레벨의 신호를 입력한 경우에 ON이 되고, 「L」레벨의 신호를 입력한 경우에 OFF가 된다.

또한, 스위치 SWAㆍSWB는 각각 단자 0, 단자 1 및 단자 2를 구비하고 있고, 단자 0과 단자 1을 접속하는 상태 및 단자 0과 단자 2를 접속하는 상태의 2개의 접속 상태를 갖는 스위치 회로이다. 구체적으로는, 스위치 SWAi(i=1 내지 n-1)의 단자 0, 1 및 2는 각각 DAC 회로 8-(i+1), 홀드 회로 7-(i+1) 및 홀드 회로 7-i에 접속된다. 또한, 스위치 SWBi(i=1 내지 n-1)의 단자 0, 1 및 2는 각각 출력 단자 OUTi, 연산 증폭기 1-i의 출력 단자 및 연산 증폭기 1-(i+1)의 출력 단자에 접속되고, 스위치 SWBn의 단자 0, 1 및 2는 각각 출력 단자 OUTn, 연산 증폭기 1-n의 출력 단자 및 예비 연산 증폭기 1-B의 출력 단자에 접속된다.

스위치 SWAㆍSWB의 접속 상태는 게이트 신호의 값에 기초하여 전환된다. 구체적으로는, 게이트 신호가 「H」일 때 단자 0과 단자 2가 접속(도통)되고, 게이트 신호가 「L」일 때 단자 0과 단자 1이 접속(도통)된다. 게이트 신호 T1 내지 Tn은, 하기 수학식 1에 나타내는 논리식으로 나타내어진다.

즉, 게이트 신호 Tk(k=1 내지 n)는 테스트 신호 test1 내지 testk의 논리합이 된다.

또한, 도 3에 있어서, DAC 회로(8) 및 연산 증폭기(1)가 도 2에 도시한 출력 회로 블록(30)에 상당하고, 참조용 DAC 회로 8-A가 도 2에 도시한 참조 출력 회로 블록(41)에 상당하고, 예비 DAC 회로 8-B가 도 2에 도시한 예비 출력 회로 블록(40)에 상당한다. 또한, 연산 증폭기(1), 판정 회로(3) 및 판정 플래그(4)가 도 2에 도시한 비교 판정 회로(50)에 상당하고, 연산 증폭기(1)는 출력 회로 블록(30)의 버퍼와, 비교 판정 회로(50)의 비교기를 겸용하고 있다. 또한, 스위치 SWA 및 DAC 회로 8-1 내지 8-n의 입력 단자에 접속되는 스위치(2a, 2b)가 도 2에 도시한 전환 회로(61)에 상당한다. 또한, 스위치 SWB가 도 2에 도시한 전환 회로(60)에 상당한다. 또한, 도 2에 도시하는 구동 회로(20)는 출력 단자 OUT1 내지 OUTn을 통하여, 도 2에 도시하는 표시 패널(80)과 접속되어 있으며, 도 3에 있어서는 표시 패널(80)의 도시를 생략하고 있다.

연산 증폭기(1)는, 통상 동작 시에는, 출력을 부극성 입력으로 피드백시켜 볼티지 팔로워의 버퍼로서 기능하고 있다. 한편, 동작 확인 시에는, 연산 증폭기(1)가 비교기로서 기능하도록 접속이 변경되고, 자신에 직렬로 접속되는 DAC 회로(8)로부터의 출력을 자신의 정극성 입력 단자에 입력하고, 또한 참조용 DAC 회로 8-A로부터의 출력을 자신의 부극성 입력 단자에 입력한다. 구체적으로는, 도 3에 도시한 바와 같이, 연산 증폭기 1-1은 DAC 회로 8-1로부터의 출력을 자신의 정극성 입력 단자에 입력하고, 참조용 DAC 회로 8-A로부터의 출력을 테스트 신호 test1에 의해 제어되는 스위치(2a)를 통하여 자신의 부극성 입력 단자에 입력한다. 마찬가지로, 연산 증폭기 1-2는 DAC 회로 8-2로부터의 출력을 자신의 정극성 입력 단자에 입력하고, 참조용 DAC 회로 8-A로부터의 출력을 테스트 신호 test2에 의해 제어되는 스위치(2a)를 통하여 자신의 부극성 입력 단자에 입력한다. 즉, 연산 증폭기 1-k(k=1 내지 n)는 DAC 회로 8-k로부터의 출력을 자신의 정극성 입력 단자에 입력하고, 참조용 DAC 회로 8-A로부터의 출력을 테스트 신호 testk에 의해 제어되는 스위치(2a)를 통하여 자신의 부극성 입력 단자에 입력한다.

(구동 회로(20)의 통상 동작)

도 4는 테스트 신호 test 및 반전 테스트 신호 testB를 생성하기 위한 테스트 신호 생성 회로(51)를 도시하는 회로도이다. 테스트 신호 생성 회로(51)는 n개의 D형 플립플롭 DFF1 내지 DFFn, 1개의 NOR 게이트 NOR1, 1개의 AND 게이트 AND1 및 n개의 인버터 INV1 내지 INVn을 구비하고 있고, D형 플립플롭 DFF1 내지 DFFn은 시프트 레지스터(301)를 구성하고 있다.

각 플립플롭 DFF1 내지 DFFn의 리셋 단자 R에는 리셋 신호 RESET가 입력된다. 구동 회로(20)의 통상 동작 시에서는, 리셋 신호 RESET는 「H」레벨로 유지되고, 시프트 레지스터(301)는 리셋 상태로 된다. 또한, 각 플립플롭 DFF1 내지 DFFn의 클록 단자 CK에는, AND 게이트 AND1로부터의 클록 TCK가 입력된다. 또한, 1열째의 플립플롭 DFF1의 데이터 입력 단자 D에는 신호 TESTSP가 입력된다. 각 플립플롭 DFFk(k=1 내지 n)의 출력 단자 Q로부터의 출력 신호가 테스트 신호 testk로 되고, 당해 출력 신호가 인버터 INVk에 의해 반전된 신호가 반전 테스트 신호 testBk로 된다. 이에 의해, 시프트 레지스터(301)가 리셋되면, 테스트 신호 test1 내지 testn은 「L」레벨이 되고, 반전 테스트 신호 testB1 내지 testBn은 「H」레벨이 된다. 이때, 수학식 1에 의해, 게이트 신호 T1 내지 T(n-1)은 모두 「L」레벨이 된다.

또한, AND 게이트 AND1의 2개의 입력 단자에는, 신호 TESTCK와 NOR 게이트 OR1로부터의 신호 Flag_HB가 입력된다. NOR 게이트 NOR1은 n개의 입력 단자를 갖고 있고, 각 입력 단자에는 도 3에 도시하는 판정 플래그 4-1 내지 4-n으로부터 출력되는 신호 Flag1 내지 Flagn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 신호 Flag라고 함)이 입력된다. 후술하는 바와 같이, 신호 Flag는 연산 증폭기(1)의 동작 이상이 검출되었을 때에만 「H」레벨이 되므로, 통상 동작 시에는 신호 Flag_HB는 「H」레벨이다.

도 3에 있어서, 데이터 버스에 공급되는 계조 데이터를 샘플링하기 위하여, 도시하지 않은 포인터용 시프트 레지스터로부터 샘플링 회로 6-1 내지 6-n의 게이트에 입력되는 샘플링 신호 STR1 내지 STRn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 샘플링 신호 STR이라고 함)이 순차적으로 「H」레벨이 된다. 샘플링 회로(6)는 게이트가 「H」레벨인 기간에 계조 데이터를 취득하는 래치 회로로 구성되어 있고, 샘플링 신호 STR이 「H」레벨인 기간 샘플링 회로는 데이터 버스의 계조 데이터를 취득하고, 샘플링 신호 STR이 「L」레벨인 경우에는 「H」레벨 기간에 취득한 계조 데이터를 유지한다.

샘플링 회로 6-1 내지 6-n에 의한 데이터 취득 종료 후, 홀드 회로(7)에 접속되는 신호 LS선에 「H」레벨의 신호 LS가 공급된다. 신호 LS는 홀드 회로 7-1 내지 7-n의 게이트에 공급되고, 게이트가 「H」레벨인 기간, 홀드 회로 7-1 내지 7-n은 자신에 접속된 샘플링 회로 6-1 내지 6-n이 유지하고 있는 계조 데이터를 취득한다. 또한, 홀드 회로 7-1 내지 7-n은, 신호 LS가 「L」레벨로 된 후에는 취득한 계조 데이터를 유지한다.

구동 회로(20)에서는 계조 데이터를 취득하고 있는 동안도 표시를 행할 필요가 있다. 이로 인해, 상기한 바와 같이 홀드 회로(7)는 취득한 계조 데이터를 유지하고, 유지한 데이터에 의해 표시용 구동 신호를 출력한다. 또한, 홀드 회로(7)는 표시용 구동 신호를 출력하고 있는 동안에, 데이터 버스로부터 데이터의 취득을 행하도록 하고 있다.

상기한 바와 같이, 스위치 SWA1 내지 SWA(n-1)에 입력되는 게이트 신호 T1 내지 T(n-1)은 모두 「L」레벨이기 때문에, 스위치 SWA에서는 단자 0과 단자 1이 접속된다. 따라서, 홀드 회로 7-1 내지 7-n의 계조 데이터는 각각 DAC 회로 8-1 내지 8-n에 출력된다. 이에 의해, DAC 회로 8-1 내지 8-n은, 홀드 회로 7-1 내지 7-n에 유지된 계조 데이터를 계조 전압 신호로 변환하여, 계조 전압으로서 연산 증폭기 1-1 내지 1-n의 정극성 입력 단자에 출력한다.

여기서, 연산 증폭기 1-1 내지 1-n의 출력은, 스위치(2b)가 ON하고 있기 때문에, 자신의 부극성 입력 단자로 마이너스 귀환된다. 이에 의해, 연산 증폭기 1-1 내지 1-n은 볼티지 팔로워로서 동작한다. 따라서, 연산 증폭기 1-1 내지 1-n은, DAC 회로 8-1 내지 8-n으로부터의 계조 전압을 버퍼하고, 대응하는 각 출력 단자 OUT1 내지 OUTn에 출력한다.

(동작 확인 테스트 개요)

도 5는 구동 회로(20)에서의 동작 확인 테스트 시의 리셋 신호 RESET, 신호 TESTSP, 신호 TESTCK 및 테스트 신호 test1 내지 testn의 파형을 나타내는 도면이다. 동작 확인 테스트는 신호 TESTSP를 「H」레벨로 함으로써 개시된다. 신호 TESTCK의 상승에 의해 신호 TESTSP가 「H」레벨인 것이 플립플롭 DFF1에 인식된다. 이에 의해 시프트 레지스터(301)의 각 플립플롭 DFF1 내지 DFFn은, 신호 TESTCK의 상승에 동기한 펄스 신호를 테스트 신호 test1 내지 testn 및 반전 테스트 신호 testB1 내지 testBn으로서 순차적으로 출력한다.

이때, 도 3에 있어서, 테스트 신호 test1이 「H」레벨일 때(즉, 반전 테스트 신호 testB1이 「L」레벨일 때), 수학식 1로부터 게이트 신호 T1 내지 Tn은 모두 「H」레벨이 되고, 스위치 SWA1 내지 SWAn 및 스위치 SWB1 내지 SWBn에서는 단자 0과 단자 2가 접속 상태가 된다. 이에 의해, 홀드 회로 7-1은 DAC 회로 8-2와 접속되고, 홀드 회로 7-2는 DAC 회로 8-3과 접속되고, 순차적으로 접속이 보류되어, 마지막에 홀드 회로 7-n은 예비 DAC 회로 8-B와 접속된다. 또한, 출력 단자 OUT1은 연산 증폭기 1-2와 접속되고, 출력 단자 OUT2는 연산 증폭기 1-3과 접속되고, 순차적으로 접속이 뒤로 밀려져, 마지막에 출력 단자 OUTn은 예비 연산 증폭기 1-B와 접속된다.

상기한 바와 같이, 스위치 SWAㆍSWB의 접속 상태가 변경된 것에 의해, DAC 회로 8-1과 홀드 회로 7-1의 접속 및 연산 증폭기 1-1과 출력 단자 OUT1의 접속이 각각 분리되고, DAC 회로 8-1 및 연산 증폭기 1-1은 표시 패널의 구동과 무관계로 된다. 여기서, 테스트 신호 test1이 「H」이기 때문에, 연산 증폭기 1-1의 입력 단자 및 출력 단자에 접속되어 있는 스위치(2a) 및 스위치(2b)는 각각 「ON」「OFF」가 된다. 따라서, 연산 증폭기 1-1의 부극성 입력 단자와 출력 단자의 접속이 분리되고, 연산 증폭기 1-1의 부극성 입력 단자에는 참조용 DAC 회로 8-A가 접속된다. 이 접속에 의해 연산 증폭기 1-1은 DAC 회로 8-1의 전압과 참조용 DAC 회로 8-A의 전압을 비교하는 비교기로서 동작하고, 연산 증폭기 1-1의 출력은 판정 회로 3-1에 출력된다. 또한, 연산 증폭기 1-1의 정극성 입력 단자에는, DAC 회로 8-1 외에 풀 업ㆍ풀 다운 회로 5-1이 접속된다.

한편, DAC 회로 8-1에의 입력은, 홀드 회로 7-1로부터 테스트용 데이터 버스 TDATA2로 전환된다. 또한, 참조용 DAC 회로 8-A의 입력에는, 테스트용 데이터 버스 TDATA2와는 다른 테스트용 데이터 버스 TDATA1이 접속되어 있다.

이에 의해, 테스트용 데이터 버스 TDATA1 및 TDATA2로부터, 참조용 DAC 회로 8-A 및 DAC 회로 8-1에, 각각 참조용 계조 데이터 및 테스트용 계조 데이터가 입력된다. 이에 대해, 참조용 DAC 회로 8-A 및 DAC 회로 8-1은, 각각 참조 출력 신호 및 테스트용 출력 신호를 출력한다. 따라서, 연산 증폭기 1-1의 부극성 입력 단자에는 참조용 DAC 회로 8-A의 참조 출력 신호가 입력되고, 연산 증폭기 1-1의 정극성 입력 단자에 DAC 회로 8-1로부터의 테스트용 출력 신호가 입력된다. 여기서, 참조용 계조 데이터와 테스트용 계조 데이터는 서로 다른 계조 데이터이므로, 참조용 DAC 회로 8-A로부터의 참조 출력 신호와 DAC 회로 8-1로부터의 테스트용 출력 신호는 다른 전압으로 된다.

연산 증폭기 1-1은 비교기로서 기능하므로, 정극성 입력 단자에의 입력 전압이 부극성 입력 단자에의 입력 전압보다 크면, 즉 DAC 회로 8-1로부터의 테스트용 출력 신호가 참조용 DAC 회로 8-A로부터의 참조용 계조 데이터보다 크면, 연산 증폭기 1-1의 출력은 「H」가 된다. 한편, 정극성 입력 단자에의 입력 전압이 부극성 입력 단자에의 입력 전압값보다 작으면, 즉 DAC 회로 8-1로부터의 테스트용 출력 신호가 참조용 DAC 회로 8-A로부터의 참조용 계조 데이터보다 작으면, 연산 증폭기 1-1의 출력은 「L」이 된다.

참조용 DAC 회로 8-A 및 DAC 회로 8-1에 입력되는 계조 데이터에 의해 연산 증폭기의 출력 전압이 「H」인지 「L」인지는 미리 기대값으로서 설정할 수 있다. 판정 회로 3-1에는 이 기대값이 기억되어 있어, 기대값과 연산 증폭기 1-1의 출력이 일치하는지의 여부를 판정 회로 3-1에 의해 판정하여, 연산 증폭기 1-1의 출력이 기대값과 상이하면, 판정 플래그 4-1에 「H」레벨의 신호가 입력되고, 판정 플래그 4-1로부터 출력되는 신호 Flag1은 「H」레벨이 된다.

상기한 바와 같이, 테스트 신호 test1이 「H」인 기간, 스위치 SWA 및 SWB의 접속 전환에 의해 홀드 회로 7-i(i=1 내지 n-1)은 DAC 회로 8-(i+1)과 접속되고, 마지막 열의 홀드 회로 7-n은 예비 DAC 회로 8-B와 접속되고, 연산 증폭기 1-j(j=2 내지 n)는 출력 단자 OUT(j-1)과 접속되고, 예비 연산 증폭기 1-B는 마지막 열의 출력 단자 OUTn과 접속된다. 즉, 연산 증폭기 1-2 내지 1-n 및 예비 연산 증폭기 1-B는, 통상 동작의 버퍼로서 기능한다. 이로 인해, 통상 동작용의 데이터 버스로부터 입력된 계조 데이터를 계조 전압으로 변환하여 출력 단자 OUT로부터 출력하여 표시 패널(80)의 구동을 행하면서, DAC 회로 8-1의 기능 동작의 확인을 행하는 것이 가능하게 된다.

이어서, 테스트 신호 test2가 「H」레벨이 되고, 반전 테스트 신호 testB2가 「L」레벨이 되었을 때, 수학식 1로부터 게이트 신호 T1은 「L」레벨이 되고, 게이트 신호 T2 내지 Tn은 「H」레벨이 된다. 게이트 신호 T1이 「L」레벨이기 때문에, 통상 동작 시와 마찬가지로 홀드 회로 7-1은 DAC 회로 8-1과 접속되고, 연산 증폭기 1-1은 출력 단자 OUT1과 접속된다.

한편, 게이트 신호 T2 내지 Tn이 「H」레벨이기 때문에, 홀드 회로 7-2는 DAC 회로 8-3과 접속되고, 홀드 회로 7-3은 DAC 회로 8-4와 접속되고, 순차적으로 접속이 보류되어, 마지막 열의 홀드 회로 7-n은 예비 DAC 회로 8-B와 접속된다. 또한, 출력 단자 OUT2는 연산 증폭기 1-3과 접속되고, 출력 단자 OUT3은 연산 증폭기 1-4와 접속되고, 순차적으로 접속이 뒤로 밀려져, 마지막 열의 출력 단자 OUTn은 예비 연산 증폭기 1-B와 접속된다.

상기한 바와 같이, 스위치 SWAㆍSWB의 접속 상태가 변경된 것에 의해, DAC 회로 8-2와 홀드 회로(7)의 접속 및 연산 증폭기 1-2와 출력 단자 OUT1의 접속이 각각 분리되고, DAC 회로 8-2 및 연산 증폭기 1-2는 표시 동작과 무관계로 된다. 여기서, 테스트 신호 test2가 「H」레벨이기 때문에, 연산 증폭기 1-2의 입력 단자 및 출력 단자에 접속되어 있는 스위치(2a) 및 스위치(2b)는 각각 「ON」「OFF」가 된다. 따라서, 연산 증폭기 1-2의 부극성 입력 단자와 출력 단자의 접속이 분리되고, 연산 증폭기 1-2의 부극성 입력 단자에는 참조용 DAC 회로 8-A가 접속된다. 이 접속의 전환에 의해, 연산 증폭기 1-2는 DAC 회로 8-2의 전압과 참조용 DAC 회로 8-A의 전압을 비교하는 비교기로서 동작하고, 연산 증폭기 1-2의 출력은 판정 회로 3-2에 출력된다. 또한, 연산 증폭기 1-2의 정극성 입력 단자는, DAC 회로 8-2 외에 풀 업ㆍ풀 다운 회로 5-2가 접속된다.

한편, DAC 회로 8-2에의 입력은, 홀드 회로 7-2로부터 테스트용 데이터 버스 TDATA2로 전환된다. 이에 의해, 테스트용 데이터 버스 TDATA1 및 TDATA2로부터, 참조용 DAC 회로 8-A 및 DAC 회로 8-2에 서로 다른 계조 데이터인 참조용 계조 데이터 및 테스트용 계조 데이터가 각각 입력된다. 연산 증폭기 1-2의 정극성 입력 단자에 DAC 회로 8-2로부터의 테스트용 계조 데이터가 입력되고, 연산 증폭기 1-2의 부극성 입력 단자에는 참조용 DAC 회로 8-A로부터의 참조용 계조 데이터가 입력되어, 연산 증폭기 1-2는 비교기로서 기능한다.

여기서, 참조용 DAC 회로 8-A로부터의 참조 출력 신호와 DAC 회로 8-2로부터의 테스트용 출력 신호는 서로 다른 전압이므로, DAC 회로 8-2로부터의 테스트용 출력 신호가 참조용 DAC 회로 8-A로부터의 참조용 계조 데이터보다 크면, 연산 증폭기 1-2의 출력은 「H」가 되고, DAC 회로 8-2로부터의 테스트용 출력 신호가 참조용 DAC 회로 8-A로부터의 참조용 계조 데이터보다 작으면, 연산 증폭기 1-2의 출력은 「L」이 된다. 참조용 DAC 회로 8-A 및 DAC 회로 8-2에 입력되는 계조 데이터에 의해 연산 증폭기의 출력 전압이 「H」인지 「L」인지는 미리 기대값으로서 설정할 수 있다. 따라서, 이 기대값과 연산 증폭기 1-2의 출력이 일치하는지의 여부를 판정 회로 3-2에 의해 판정하여, 연산 증폭기 1-2의 출력이 기대값과 상이하면, 판정 플래그 4-2로부터 출력되는 신호 Flag2는 「H」레벨이 된다.

상기한 바와 같이, 표시 패널의 구동을 행함과 동시에, DAC 회로 8-2의 동작 확인을 행할 수 있다.

마찬가지로, 테스트 신호 test3 내지 testn이 「H」레벨인 기간에, 각각 접속의 변경이 행해지고, DAC 회로 8-3으로부터 DAC 회로 8-n의 동작 확인이 행해진다. 여기서, 판정 플래그(4)로부터 출력되는 신호 Flag가 모두 「L」레벨이었던 경우에는, 상기한 바와 같이 마지막 열의 DAC 회로 8-n까지 동작 확인이 행해진다. 한편, 동작 확인 도중에 어느 하나의 신호 Flag가 「H」레벨이 된 경우, 즉 어느 하나의 출력 회로가 불량으로 판정된 경우에는, 이하와 같은 동작을 행한다. 예로서, 도 3에 도시하는 연산 증폭기 1-2가 불량으로 판정되고, 신호 Flag2가 「H」레벨이 된 경우를 설명한다.

도 6은 리셋 신호 RESET, 신호 TESTSP, 신호 TESTCK, 테스트 신호 test1 내지 testn 및 신호 Flag2의 파형을 나타내는 도면이다. 테스트 신호 test2가 「H」레벨이 되었을 때, 반전 테스트 신호 testB2는 「L」레벨이 되므로, DAC 회로 8-2 이외의 DAC 회로(8)(즉, DAC 회로 8-1, 8-3 내지 8-n 및 예비 DAC 회로 8-B) 및 연산 증폭기 1-2 이외의 연산 증폭기(1)(즉, 연산 증폭기 1-1, 1-3 내지 1-n 및 예비 연산 증폭기 1-B)에 의해 통상의 표시 구동이 행해진다.

신호 Flag2가 「H」레벨이 되었을 때, 도 4에 도시하는 NOR 게이트 NOR1의 출력 신호 FlagHB가 「L」레벨이 된다. 이로 인해, 도 6에 도시한 바와 같이, 시프트 레지스터(301)를 동작시키는 클록 TCK는 「L」이 되고, 그대로 유지된다. 따라서, 테스트 신호 test2는 「H」레벨, 반전 테스트 신호 testB2는 「L」의 상태 그대로 유지된다. 이에 의해, 신호 Flag2가 「H」레벨이 된 시점의 접속 상태 그대로 표시 패널의 구동이 계속된다. 즉, DAC 회로 8-2 이외의 DAC 회로(8) 및 연산 증폭기 1-2 이외의 연산 증폭기(1)에 의해 통상의 표시 구동이 행해진다. 따라서, 동작 불량으로 된 연산 증폭기 1-2는 사용되지 않게 되고, 그 밖의 연산 증폭기(1)에 의해 표시 패널의 구동이 행해지게 된다.

또한, 도 4에 도시하는 테스트 신호 생성 회로(51)에서는, 전원 공급의 정지 등에 의해 시프트 레지스터(301)의 값이 바뀌면, 신호 Flag가 「H」레벨이 된 시점의 접속 상태를 유지할 수 없게 되기 때문에, 다시 동작 확인을 행하여 신호 Flag의 설정을 행할 필요가 있다. 따라서, 이하에서는 일단 동작 불량의 연산 증폭기를 검출하면, 시프트 레지스터(301)의 값이 바뀌어도 검출 시점의 접속 상태를 유지하여, 신호 Flag의 재설정을 불필요로 하는 구성을 도 7에 기초하여 설명한다.

도 7은 테스트 신호 test 및 반전 테스트 신호 testB를 생성하기 위한 테스트 신호 생성 회로(52)를 도시하는 회로도이다. 테스트 신호 생성 회로(52)는, 도 4에 도시하는 테스트 신호 생성 회로(51)에 있어서, n개의 OR 게이트 OR1 내지 ORn을 더 설치한 구성이다. OR 게이트 OR1 내지 ORn의 입력 단자의 한쪽은, 각각 플립플롭 DFF1 내지 DFFn의 출력 단자 Q에 접속되어 있다. 또한, OR 게이트 OR1 내지 ORn의 입력 단자의 다른쪽에는 신호 Flag1 내지 Flagn이 각각 입력되고, OR 게이트 OR1 내지 ORn의 출력이 테스트 신호 test1 내지 testn이 된다.

도 3에 도시하는 판정 플래그(4)는 불휘발성 기억 장치로 구성되어 있다. 동작 불량의 연산 증폭기가 검출되어 「H」레벨의 신호 Flag가 대응하는 판정 플래그(4)에 저장되면, 전원 공급을 정지하여도, 당해 신호 Flag의 값은 변화하지 않는다. 테스트 신호 생성 회로(52)에서는 OR 게이트 OR1 내지 ORn을 통하여 테스트 신호 test1 내지 testn을 출력하고 있으므로, 시프트 레지스터(301)가 리셋되어도 「H」레벨의 신호 Flag가 입력되는 OR 게이트로부터는 「H」레벨의 테스트 신호 test가 출력된다. 따라서, 신호 Flag의 재설정을 할 필요가 없다.

(실시 형태 1의 동작 확인 테스트 1)

이어서, 제1 실시 형태에 관한 동작 확인 테스트의 첫번째 수순을 도 8을 참조하여 이하에 설명한다. 도 8은 제1 실시 형태에 관한 동작 확인 테스트의 첫번째 수순을 나타내는 흐름도이다.

도 8에 나타내는 스텝 S1(이하, S1이라고 약칭함)에 있어서, 테스트 신호 test1을 「H」레벨로, 반전 테스트 신호 testB1을 「L」레벨로 한다(S1). 이에 의해, 연산 증폭기 1-1은 비교기로서 동작한다(S2).

이어서, 도시하지 않은 제어 회로가 판정 회로 3-1의 기대값을 「L」레벨로 설정하고, 자신이 구비하는 카운터 m을 0으로 초기화한다(S3).

계속해서, 제어 회로는, 연산 증폭기 1-1의 정극성 입력에 연결되는 DAC 회로 8-1에 계조 m의 테스트용 계조 데이터를 입력함과 함께, 연산 증폭기 1-1의 부극성 입력 단자에 연결되는 참조용 DAC 회로 8-A에 계조 m+1의 테스트용 계조 데이터를 입력한다(S4).

여기서, 카운터 m의 값이 0인 경우, 연산 증폭기 1-1의 정극성 입력 단자에는 DAC 회로 8-1로부터 계조 0의 테스트용 출력 신호가 입력된다. 또한, 연산 증폭기 1-1의 부극성 입력 단자에는 참조용 DAC 회로 8-A로부터 계조 1의 참조 출력 신호가 입력된다. 연산 증폭기 1-1의 2개의 입력 단자에 접속하는 DAC 회로 8-1이 정상이면, 계조 m의 전압값은 계조 m+1의 전압값보다 낮으므로, 연산 증폭기 1-1의 출력은 「L」레벨이 된다.

이어서, 판정 회로 3-1은, 연산 증폭기 1-1로부터의 출력 신호의 레벨이 자신이 기억하는 기대값에 합치하는지를 판정한다(S5). 여기서, 연산 증폭기 1-1로부터의 출력이 기대값과 상이한 경우, 판정 회로 3-1은 판정 플래그 4-1에 「H」레벨의 신호를 입력하고, 판정 플래그 4-1은 「H」레벨의 신호 Flag를 출력한다(S6).

이상의 S4 내지 S6까지의 처리를, 카운터 m의 값을 1개씩 증가시키고, 카운터 m의 값이 t-1이 될 때까지 반복하여 행한다(S7, S8). 또한, 「t」는 구동 회로(20)를 출력할 수 있는 계조수이다.

(실시 형태 1의 동작 확인 테스트 2)

이어서, 제1 실시 형태에 관한 동작 확인 테스트의 두번째 수순을 도 9를 참조하여 이하에 설명한다. 도 9는 제1 실시 형태에 관한 동작 확인 테스트의 두번째 수순을 나타내는 흐름도이다. 이 동작 확인 테스트 2는, 동작 확인 테스트 1에 있어서의 정극성 입력 단자 및 부극성 입력 단자에 각각 입력되는 테스트용 출력 신호 및 참조 출력 신호의 전압 관계를 반대로 한 구성이다.

우선, 도시하지 않은 제어 회로가 판정 회로 3-1의 기대값을 「H」레벨로 설정하고, 자신이 구비하는 카운터 m을 0으로 초기화한다(S11).

계속해서, 제어 회로는, 연산 증폭기의 정극성 입력에 연결되는 DAC 회로 8-1에 계조 m+1의 테스트용 계조 데이터를 입력함과 함께, 연산 증폭기의 부극성 입력 단자에 연결되는 참조용 DAC 회로 8-A에 계조 m의 테스트용 계조 데이터를 입력한다(S12). 연산 증폭기(1)의 2개의 입력 단자에 접속하는 DAC 회로 8-1이 정상이면, 계조 m+1의 전압값은 계조 m의 전압값보다 높으므로, 연산 증폭기(1)의 출력은 「H」레벨이 된다.

이어서, 판정 회로 3-1은, 연산 증폭기(1)로부터의 출력 신호의 레벨이 자신이 기억하는 기대값에 합치하는지를 판정한다(S13). 여기서, 연산 증폭기 1-1로부터의 출력이 기대값과 상이한 경우, 판정 회로 3-1은 판정 플래그 4-1에 「H」레벨의 신호를 입력하고, 판정 플래그 4-1은 「H」레벨의 신호 Flag를 출력한다(S14).

이상의 S12 내지 S14까지의 처리를 카운터 m의 값을 1개씩 증가시키고, 카운터 m의 값이 t-1이 될 때까지 반복하여 행한다(S15, S16).

(실시 형태 1의 동작 확인 테스트 3)

이어서, 제1 실시 형태에 관한 동작 확인 테스트의 세번째 수순을 도 10을 참조하여 이하에 설명한다.

DAC 회로 8-1에 있어서, 출력이 오픈으로 되는 문제가 있는 경우, 실행 완료된 확인 테스트에 의해 연산 증폭기 1-1에 입력된 계조 전압을 연산 증폭기(1)가 계속해서 유지하여, 동작 확인 테스트 1 및 2에 있어서 문제를 검출할 수 없는 경우가 있다. 동작 확인 테스트 1은, 정극성 입력 단자의 전압이 부극성 입력 단자의 전압보다 낮은 것을 검출하는 구성이다. 그러나, 정극성 입력 단자에 접속되는 DAC 회로로부터 일부의 계조가 출력되지 않는 경우에도, 먼저 출력된 전압이 기생 용량 등에 의해 유지되기 때문에, 정극성 입력 단자의 전압은 부극성 입력 단자의 전압보다 낮아진다. 이로 인해 DAC 회로의 오픈 불량을 발견하기 위해서는, 일단 DAC 회로의 출력을 「H」레벨로 하고, 그 후 DAC 회로의 출력으로부터 계조 데이터에 따른 전압을 출력시킨다.

도 10은 제1 실시 형태에 관한 동작 확인 테스트의 세번째 수순을 나타내는 흐름도이다.

우선, 동작 확인 테스트 1 내지 2와 마찬가지로, 도시하지 않은 제어 회로는 자신이 구비하는 카운터 m의 값을 0으로 초기화한다(S21). 또한, 구동 회로(20)는 DAC 회로 8-1의 정극성 입력 단자에 풀 업ㆍ풀 다운 회로 5-1을 접속하고 있다. 제어 회로는 판정 회로 3-1의 기대값을 「L」레벨로 설정한다.

여기서, 연산 증폭기 1-1의 정극성 입력 단자의 전위를 풀 업하도록, 제어 회로는 풀 업ㆍ풀 다운 회로 5-1을 제어한다(S22).

다음에 풀 업ㆍ풀 다운 회로 5-1을 비접속으로 하고, 제어 회로는 연산 증폭기 1-1의 정극성 입력에 연결되는 DAC 회로 8-1에 계조 m의 테스트용 계조 데이터를 입력함과 함께, 연산 증폭기 1-1의 부극성 입력 단자에 연결되는 참조용 DAC 회로 8-A에 계조 m+1의 테스트용 계조 데이터를 입력한다(S23).

정극성 입력 단자에 접속되는 DAC 회로 8-1이 정상이면, 계조 m의 전압을 출력하지만, 오픈 불량인 경우, 풀 업ㆍ풀 다운 회로 5-1에 의해 제공된 전압이 유지된 상태로 된다. 풀 업된 전압은 계조 m+1보다 높은 전압이므로, 연산 증폭기 1-1의 출력은 「H」레벨이 된다. 또한, 연산 증폭기 1-1의 2개의 입력 단자에 접속하는 DAC 회로 8-1이 정상이면, 계조 m의 전압값은 계조 m+1의 전압값보다 낮으므로, 연산 증폭기 1-1의 출력은 「L」이 된다.

이어서, 판정 회로 3-1은, 연산 증폭기 1-1로부터의 출력 신호의 레벨이 자신이 기억하는 기대값에 합치하는지를 판정한다(S24). 여기서, 연산 증폭기 1-1로부터의 출력이 기대값과 상이한 경우, 판정 회로 3-1은 판정 플래그 4-1에 「H」레벨의 신호를 입력하고, 판정 플래그 4-1은 「H」레벨의 신호 Flag를 출력한다(S25). 이상의 S22 내지 S25까지의 처리를 카운터 m의 값을 1개씩 증가시키고, 카운터 m의 값이 t-1이 될 때까지 반복하여 행한다(S26, S27).

(실시 형태 1의 동작 확인 테스트 4)

이어서, 제1 실시 형태에 관한 동작 확인 테스트의 네번째 수순을 도 11을 참조하여 이하에 설명한다. 도 11은 제1 실시 형태에 관한 동작 확인 테스트의 네번째의 수순을 나타내는 흐름도이다.

여기에서는 상기의 동작 확인 테스트 3과 마찬가지의 문제를 검출하는 것을 목적으로 하고 있다. 우선, 동작 확인 테스트 3과 마찬가지로, 도시하지 않은 제어 회로는 자신이 구비하는 카운터 m의 값을 0으로 초기화한다(S31). 또한, 구동 회로(20)는 DAC 회로 8-1의 정극성 입력 단자에 풀 업ㆍ풀 다운 회로 5-1을 접속하고 있다. 제어 회로는 판정 회로 3-1의 기대값을 「H」레벨로 설정한다.

여기서, 연산 증폭기 1-1의 정극성 입력 단자의 전위를 풀 다운하도록, 제어 회로는 풀 업ㆍ풀 다운 회로 5-1을 제어한다(S33).

다음에 풀 업ㆍ풀 다운 회로 5-1을 비접속으로 하고, 제어 회로는 연산 증폭기 1-1의 정극성 입력에 연결되는 DAC 회로 8-1에 계조 m+1의 테스트용 계조 데이터를 입력함과 함께, 연산 증폭기 1-1의 부극성 입력 단자에 연결되는 DAC 회로에 계조 m의 테스트용 계조 데이터를 입력한다(S33).

정극성 입력 단자에 접속되는 DAC 회로 8-1이 정상이면, 계조 m+1의 전압을 출력하지만, 오픈 불량인 경우, 풀 업ㆍ풀 다운 회로 5-1에 의해 제공된 전압이 유지된 상태로 된다. 풀 업된 전압은 계조 m보다 낮은 전압이므로, 연산 증폭기 1-1의 출력은 「L」레벨이 된다. 또한, 연산 증폭기 1-1의 2개의 입력 단자에 접속하는 DAC 회로(8)가 정상이면, 계조 m+1의 전압값은 계조 m의 전압값보다 높으므로, 연산 증폭기(1)의 출력은 「H」레벨이 된다.

이어서, 판정 회로 3-1은, 연산 증폭기 1-1로부터의 출력 신호의 레벨이 자신이 기억하는 기대값에 합치하는지를 판정한다(S34). 여기서, 연산 증폭기 1-1로부터의 출력이 기대값과 상이한 경우, 판정 회로 3-1은 판정 플래그 4-1에 「H」레벨의 신호를 입력하고, 판정 플래그 4-1은 「H」레벨의 신호 Flag를 출력한다(S35). 이상의 S32 내지 S35까지의 처리를 카운터 m의 값을 1개씩 증가시키고, 카운터 m의 값이 t-1이 될 때까지 반복하여 행한다(S36, S37).

(실시 형태 1의 동작 확인 테스트 5)

이어서, 제1 실시 형태에 관한 동작 확인 테스트의 다섯번째 수순을 도 12를 참조하여 이하에 설명한다. 도 12는 제1 실시 형태에 관한 동작 확인 테스트의 다섯번째 수순을 나타내는 흐름도이다.

DAC 회로에 있어서는, 자신에 있어서의 인접하는 2개 계조가 쇼트된다고 하는 문제가 발생하는 경우가 있다. 이와 같이 인접하는 2개 계조가 쇼트된 경우, DAC 회로는 쇼트된 2개의 계조의 중간 전압을 출력하게 된다. 이 문제의 경우, DAC 회로가 출력하는 계조 전압은, 정상인 경우에 비하여 1 계조 이상의 전압의 어긋남으로 되지 않으므로, 동작 확인 테스트 1 내지 4에 있어서, 이 문제를 검출할 수 없다. 따라서, 동작 확인 테스트 5는, 이러한 DAC 회로에서의 인접하는 2개의 계조가 쇼트된 문제를 검출하는 것을 목적으로 한다.

우선, 도시하지 않은 제어 회로는, 자신이 구비하는 카운터 m의 값을 0으로 초기화한다(S41). 이어서, 연산 증폭기 1-1의 정극성 입력 및 부극성 입력에 연결되는 DAC 회로 8-1 및 참조용 DAC 회로 8-A에 각각 입력되는 테스트용 계조 데이터 및 참조용 계조 데이터의 계조를 m으로 한다. 즉, DAC 회로 8-1 및 참조용 DAC 회로 8-A에 동일한 계조 m의 계조 전압을 출력한다(S142).

이어서, 도시하지 않은 스위치를 통하여, 제어 회로는 연산 증폭기 1-1의 정극성 입력 단자와 부극성 입력 단자를 쇼트시킨다. 이 연산 증폭기 1-1의 정극성 입력 단자와 부극성 입력 단자를 쇼트시킨 것에 의해, 연산 증폭기 1-1의 정극성 입력 단자 및 부극성 입력 단자에는 동일한 전압이 입력되게 되므로, 연산 증폭기 1-1이 갖는 오프셋에 의해 연산 증폭기 1-1의 출력은 「H」레벨 혹은 「L」레벨이 된다. 이어서, 연산 증폭기 1-1의 정극성 입력 단자와 부극성 입력 단자를 쇼트한 경우의 연산 증폭기 1-1의 출력의 레벨을 판정 회로 3-1은 기대값으로서 기억한다(S43).

이어서, 도시하지 않은 스위치를 OFF로 하여, 연산 증폭기 1-1의 정극성 입력 단자와 부극성 입력 단자의 쇼트를 해제한다. 계속해서, 연산 증폭기 1-1의 정극성 입력 단자, 부극성 입력 단자에는 계조 m의 계조 전압이 입력된다. 여기서, 판정 회로 3-1은, 자신이 기억한 기대값과, 연산 증폭기 1-1로부터의 출력을 비교한다(S44).

또한, 판정 회로 3-1은, 연산 증폭기 1-1로부터의 출력이 자신이 기억하는 기대값과 상이한 경우에는, 판정 플래그 4-1은 「H」레벨의 신호 Flag를 출력한다(S45). 또한, 판정 플래그 4-1은, 판정 회로 3-1로부터 입력된 「H」플래그를 자신의 내부에 기억한다.

이어서, 제어 회로는 도시하지 않은 스위치를 사용하여 연산 증폭기 1-1의 정극성 입력 단자에 입력되는 신호와, 부극성 입력 단자에 입력되는 신호를 교체한다(S46). 이후, S44의 처리와 동일한 처리를 행한다(S47). 또한, S45와 마찬가지로, 판정 회로 3-1은, 연산 증폭기 1-1로부터의 출력이 자신이 기억하는 기대값과 상이한 경우에는, 판정 플래그 4-1은 「H」레벨의 신호 Flag를 출력시킨다(S48).

이상의 S142 내지 S148의 처리를 카운터 m의 값이 t가 될 때까지 카운터 m의 값을 1개씩 증가시켜 반복하여 행한다(S49, S50).

(실시 형태 1의 자기 수복)

이어서, 판정 플래그(4)가 「H」레벨의 신호 Flag를 기억하고 있는 경우, 바꿔 말하면, 상기 동작 확인 테스트 1 내지 5에 있어서, DAC 회로(8)에 문제가 있다고 판정 회로(3)가 판정한 경우의 자기 수복에 대하여, 도 13을 참조하여 이하에 설명한다. 도 13은 제1 실시 형태에 관한 자기 수복 수순을 나타내는 흐름도이다.

상기 동작 확인 테스트 1 내지 5에 의해, 1열째의 출력 회로의 동작 확인 테스트가 종료된다. 이 동작 확인 테스트 1 내지 5에 있어서, 판정 플래그 4-1로부터 「H」레벨의 신호 Flag1이 출력된 경우, 즉 S6, S14, S25, S35, S45, S48 중 어느 하나의 스텝으로 이행한 경우(S51에 있어서 「예」), 동작 확인을 종료하여, 판정 플래그 4-1로부터 「H」레벨의 신호 Flag1이 출력된 시점의 접속 상태가 유지된다(S55). 이에 의해, 문제가 있다고 판정된 DAC 회로 8-1과 표시 패널의 접속이 분리된 채, DAC 회로 8-1 이외의 DAC 회로(8) 및 연산 증폭기 1-1 이외의 연산 증폭기(1)에 의해 통상의 표시 패널의 구동이 행해진다.

한편, 동작 확인 테스트 1 내지 5에 있어서, 판정 플래그 4-1로부터 「H」레벨의 신호 Flag1이 출력되지 않은 경우(S51에 있어서 「아니오」), 다음 열의 출력 회로(DAC 회로 8-2 및 연산 증폭기 1-2)의 동작 확인 테스트를 상기 동작 확인 테스트 1 내지 5와 마찬가지로 행한다(S53). 이 경우에도 판정 플래그 4-2로부터 「H」레벨의 신호 Flag2가 출력된 경우(S54에 있어서 「예」), 동작 확인을 종료하여, 판정 플래그 4-2로부터 「H」레벨의 신호 Flag2가 출력된 시점의 접속 상태가 유지된다(S55).

S53 및 S54를 최종단의 출력 회로(DAC 회로 8-n 및 연산 증폭기 1-n)까지 행하여, 한번도 판정 플래그(4)로부터 「H」레벨의 신호 Flag가 출력되지 않고, 모든 출력 회로의 동작 확인이 종료되면(S55에 있어서 「예」), 모든 테스트 신호 test 및 반전 테스트 신호 testB가 각각 「L」레벨 및 「H」레벨로 되어 통상 동작으로 이행한다.

[실시 형태 2]

본 발명의 제2 실시 형태에 대하여, 도 14 및 도 15를 참조하여 이하에 설명한다. 본 실시 형태에서는, 제1 실시 형태에 관한 표시 장치(90)의 변형예인 표시 장치(190)에 대하여 설명한다.

(표시 장치(190)의 구성)

도 14를 참조하여 본 실시 형태에 관한 표시 장치(190)의 개략 구성을 설명한다. 도 14는 표시 장치(190)의 개략 구성을 도시하는 블록도이다. 표시 장치(190)는 표시 패널(80)과 구동 회로(120)를 구비하고 있다. 구동 회로(120)는 도 2에 도시하는 구동 회로(20)에 있어서, 전환 회로(60 및 61)를 각각 전환 회로(160 및 161)로 치환한 구성이다.

도 2에 도시하는 구동 회로(20)에서는, 동작 확인 테스트 시에, 외부로부터의 계조 데이터를, 통상 동작 시에 입력하는 출력 회로의 다음 열의 출력 회로에 입력하고, 마지막 열의 출력 회로에 입력하는 계조 데이터를, 예비 출력 회로 블록(40)에 입력하도록, 전환 회로(60, 61)가 접속 상태를 전환함으로써, 동작 확인 대상이 되는 출력 회로를 표시 패널로부터 분리하고 있었다. 한편, 도 14에 도시하는 전환 회로(160, 161)는, 동작 확인 대상의 출력 회로에 통상 동작 시에 입력되는 입력 데이터를 예비 출력 회로에 입력하고, 동작 확인 대상의 출력 회로에 통상 동작 시에 접속되는 출력 단자를 예비 출력 회로에 접속함으로써, 동작 확인 대상의 출력 회로를 표시 패널의 구동으로부터 분리하는 구성이다.

(구동 회로(120)의 구성)

도 15를 참조하여 본 실시 형태에 관한 구동 회로(120)의 구성에 대하여 설명한다. 도 15는 구동 회로(120)의 개략 구성을 도시하는 블록도이다.

도 15에 도시한 바와 같이, 구동 회로(20)는 계조 데이터 입력 단자(도시하지 않음)로부터 데이터 버스를 통하여 n개의 액정 구동용 신호 출력 단자 OUT1 내지 OUTn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 출력 단자 OUT라고 함)의 각각에 대응하는 계조 데이터를 입력하는 n개의 샘플링 회로 6-1 내지 6-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 샘플링 회로(6)라고 함)과, n개의 홀드 회로 7-1 내지 7-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 홀드 회로(7)라고 함)과, 계조 데이터를 계조 전압 신호로 변환하는 n개의 DAC 회로 8-1 내지 8-n, 예비 DAC 회로 8-B(이하, 본 실시 형태에 있어서 총칭하는 경우에는, DAC 회로(8)라고 함) 및 참조용 계조 데이터를 참조 출력 신호로 변환하는 참조용 DAC 회로 8-A와, DAC 회로(8)로부터의 계조 전압 신호에 대한 버퍼 회로의 역할을 갖는 n개의 연산 증폭기 1-1 내지 1-n 및 예비 연산 증폭기 1-B(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 연산 증폭기(1)라고 함)와, n개의 판정 회로 3-1 내지 3-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 회로(3)라고 함)과, n개의 판정 플래그 4-1 내지 4-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 플래그(4)라고 함)과, n개의 풀 업ㆍ풀 다운 회로 5-1 내지 5-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 풀 업ㆍ풀 다운 회로(5)라고 함)을 구비하고 있다.

또한, 도 15에 도시한 바와 같이, 구동 회로(20)는 테스트 신호 test(test1 내지 testn)에 의해 ON, OFF가 전환되는 복수의 스위치(2a)와, 테스트 신호 test를 반전한 반전 테스트 신호 testB(testB1 내지 testBn)에 의해 ON, OFF가 전환되는 복수의 스위치(2b)를 구비하고 있다. 또한, 스위치(2a, 2b)는 어느 쪽도 「H」레벨의 신호를 입력한 경우에 ON이 되고, 「L」레벨의 신호를 입력한 경우에 OFF가 된다.

또한, 도 15에 있어서, DAC 회로(8) 및 연산 증폭기(1)가 도 14에 도시한 출력 회로 블록(30)에 상당하고, 참조용 DAC 회로 8-A가 도 14에 도시한 참조 출력 회로 블록(41)에 상당하고, 예비 DAC 회로 8-B가 도 14에 도시한 예비 출력 회로 블록(40)에 상당한다. 또한, 연산 증폭기(1), 판정 회로(3) 및 판정 플래그(4)가 도 14에 도시한 비교 판정 회로(50)에 상당하고, 연산 증폭기(1)는, 출력 회로 블록(30)의 버퍼와 비교 판정 회로(50)의 비교기를 겸용하고 있다. 또한, 홀드 회로(7)와 예비 DAC 회로 8-B의 사이에 설치되는 스위치(2a), 홀드 회로 7-1 내지 7-n과 DAC 회로 8-1 내지 8-n의 사이에 설치되는 스위치(2b) 및 DAC 회로 8-1 내지 8-n과 테스트용 데이터 버스의 사이에 설치되는 스위치(2a)가 도 14에 도시한 전환 회로(161)에 상당한다. 또한, 스위치 SWB가 도 14에 도시한 전환 회로(160)에 상당한다. 또한, 도 14에 도시하는 구동 회로(120)는 출력 단자 OUT1 내지 OUTn을 통하여 도 14에 도시하는 표시 패널(80)과 접속되어 있으며, 도 15에 있어서는 표시 패널(80)의 도시를 생략하고 있다.

테스트 신호 test 및 반전 테스트 신호 testB는, 도 4에 도시하는 테스트 신호 생성 회로(51)에 의해 생성된다. 즉, 본 실시 형태에서의 테스트 신호 test 및 반전 테스트 신호 testB의 파형은, 상기의 제1 실시 형태에서의 테스트 신호 test 및 반전 테스트 신호 testB의 파형과 동일하다. 또한, 본 실시 형태에서의 테스트 신호 test 및 반전 테스트 신호 testB를, 도 7에 도시하는 테스트 신호 생성 회로(52)에 의해 생성하여도 된다.

(구동 회로(120)의 통상 동작)

통상 동작 시에는, 도 4에 도시하는 테스트 신호 생성 회로(51)에서는 시프트 레지스터가 리셋되어 있기 때문에, 테스트 신호 test1 내지 testn은 모두 「L」레벨이다.

도 15에 있어서, 데이터 버스에 공급되는 계조 데이터를 샘플링하기 위하여, 도시하지 않은 포인터용 시프트 레지스터로부터 샘플링 회로 6-1 내지 6-n의 게이트에 입력되는 샘플링 신호 STR1 내지 STRn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 샘플링 신호 STR이라고 함)이 순차적으로 「H」레벨이 된다. 샘플링 회로(6)는 게이트가 「H」레벨인 기간에 데이터를 취득하는 래치 회로로 구성되어 있고, 샘플링 신호가 「H」레벨인 기간 샘플링 회로(6)는 데이터 버스의 데이터를 취득하고, 게이트 신호가 「L」레벨인 경우에는 「H」레벨 기간에 취득한 데이터를 유지한다.

샘플링 회로 6-1 내지 6-n에 의한 데이터 취득 종료 후, 홀드 회로(7)에 접속되는 신호 LS선에 「H」레벨의 신호 LS가 공급된다. 신호 LS는 홀드 회로(7)의 게이트에 공급되고, 게이트가 「H」레벨인 기간, 홀드 회로(7)는 자신에 접속된 샘플링 회로(6)가 유지하고 있는 데이터를 취득한다. 또한, 홀드 회로(7)는 신호 LS가 「L」레벨로 된 후에는 취득한 데이터를 유지한다.

이때, 테스트 신호 test1 내지 testn은 모두 「L」레벨이므로, 반전 테스트 신호 testB1 내지 testBn은 모두 「H」레벨이다. 이에 의해, 홀드 회로 7-1 내지 7-n으로부터의 계조 데이터는, 각각 DAC 회로 8-1 내지 8-n에 입력된다. 계속해서, DAC 회로 8-1 내지 8-n은, 홀드 회로 7-1 내지 7-n에 유지된 입력 계조 데이터를 계조 전압 신호로 변환하여, 계조 전압으로서 연산 증폭기 1-1 내지 1-n의 정극성 입력 단자에 출력한다.

여기서, 연산 증폭기 1-1 내지 1-n의 출력은, 스위치(2b)가 ON하고 있기 때문에, 자신의 부극성 입력 단자로 마이너스 귀환된다. 이에 의해, 연산 증폭기 1-1 내지 1-n은 볼티지 팔로워로서 동작한다. 이와 같이 연산 증폭기 1-1 내지 1-n은, DAC 회로 8-1 내지 8-n으로부터의 계조 전압을 버퍼하고, 대응하는 각 출력 단자 OUT1 내지 OUTn에 출력한다.

(동작 확인 테스트 개요)

동작 확인 테스트가 개시되면, 테스트 신호 test1이 「H」레벨이 되고, 반전 테스트 신호 testB1이 「L」레벨이 된다. 이때, 홀드 회로 7-1의 출력과 예비 DAC 회로 8-B의 사이에 설치되어 있는 스위치(2a)가 ON함으로써, 홀드 회로 7-1이 예비 DAC 회로 8-B와 접속된다. 그 밖의 홀드 회로 7-2 내지 7-n과 DAC 회로 8-2 내지 8-n의 접속은, 통상 동작 시와 동일하다.

또한, 출력 단자 OUT1과 예비 연산 증폭기 1-B의 사이에 설치되어 있는 스위치(2a)가 ON함으로써, 출력 단자 OUT1이 예비 연산 증폭기 1-B와 접속된다. 그 밖의 출력 단자 OUT2 내지 OUTn과 연산 증폭기 1-2 내지 1-n의 접속은, 통상 동작 시와 동일하다.

상기한 바와 같이, 반전 테스트 신호 testB1이 「L」레벨이 되므로, DAC 회로 8-1과 홀드 회로 7-1의 사이 및 연산 증폭기 1-1과 출력 단자 OUT1의 사이에 설치되어 있는 스위치(2b)가 OFF가 된다. 이에 의해, DAC 회로 8-1과 홀드 회로 7-1의 접속 및 연산 증폭기 1-1과 출력 단자 OUT1의 접속이 각각 분리되고, DAC 회로 8-1 및 연산 증폭기 1-1은 표시 패널의 구동과 무관계로 된다.

이하, 연산 증폭기 1-1 및 DAC 회로 8-1의 동작 확인 테스트의 구체적 내용은, 제1 실시 형태에서의 동작 확인 테스트 1 내지 5와 마찬가지이다. 즉, 테스트 신호 test1이 「H」이기 때문에, 연산 증폭기 1-1의 입력 단자 및 출력 단자에 접속되어 있는 스위치(2a) 및 스위치(2b)는 각각 「ON」「OFF」가 된다. 따라서, 연산 증폭기 1-1의 부극성 입력 단자와 출력 단자의 접속이 분리되고, 연산 증폭기 1-1의 부극성 입력 단자에는 참조용 DAC 회로 8-A가 접속된다. 이 접속에 의해 연산 증폭기 1-1은 DAC 회로 8-1의 전압과 참조용 DAC 회로 8-A의 전압을 비교하는 비교기로서 동작하고, 연산 증폭기 1-1의 출력은 판정 회로 3-1에 출력된다. 또한, 연산 증폭기 1-2 내지 1-n 및 예비 연산 증폭기 1-B는, 통상 동작의 버퍼로서 기능하기 때문에, 동작 확인 테스트를 행하면서, 표시 패널의 구동을 행하는 것이 가능하다.

DAC 회로 8-1 및 연산 증폭기 1-1의 동작 확인이 종료되면, 테스트 신호 test2가 「H」레벨이 되고, 반전 테스트 신호 testB2가 「L」레벨이 된다. 이때, 홀드 회로 7-2의 출력과 예비 DAC 회로 8-B의 사이에 설치되어 있는 스위치(2a)가 ON함으로써, 홀드 회로 7-2가 예비 DAC 회로 8-B와 접속된다. 그 밖의 홀드 회로 7-1, 7-3 내지 7-n과 DAC 회로 8-1, 8-3 내지 8-n의 접속은, 통상 동작 시와 동일하다.

또한, 출력 단자 OUT2와 예비 연산 증폭기 1-B의 사이에 설치되어 있는 스위치(2a)가 ON함으로써, 출력 단자 OUT2가 예비 연산 증폭기 1-B와 접속된다. 그 밖의 출력 단자 OUT1, OUT3 내지 OUTn과 연산 증폭기 1-1, 1-3 내지 1-n의 접속은, 통상 동작 시와 동일하다.

상기한 바와 같이, 테스트 신호 test2가 「H」레벨인 기간, 반전 테스트 신호 testB2가 「L」레벨이 되므로, DAC 회로 8-2와 홀드 회로 7-2의 사이 및 연산 증폭기 1-2와 출력 단자 OUT2의 사이에 설치되어 있는 스위치(2b)가 OFF가 된다. 이에 의해, DAC 회로 8-2와 홀드 회로 7-2의 접속 및 연산 증폭기 1-2와 출력 단자 OUT2의 접속이 각각 분리되고, DAC 회로 8-2 및 연산 증폭기 1-2는 표시 패널의 구동과 무관계로 된다.

이하, 연산 증폭기 1-2 및 DAC 회로 8-2의 동작 확인 테스트의 구체적 내용은, 제1 실시 형태에서의 동작 확인 테스트 1 내지 5와 마찬가지이다. 또한, 연산 증폭기 1-1, 1-3 내지 1-n 및 예비 연산 증폭기 1-B는, 통상 동작의 버퍼로서 기능하기 때문에, 동작 확인 테스트를 행하면서, 표시 패널의 구동을 행하는 것이 가능하다.

마찬가지로, 테스트 신호 test3 내지 testn이 「H」레벨인 기간에, 각각 접속의 변경이 행해지고, DAC 회로 8-3으로부터 DAC 회로 8-n의 동작 확인이 행해진다. 여기서, 판정 플래그(4)로부터 출력되는 신호 Flag가 모두 「L」레벨이었던 경우, 및 동작 확인 도중에 어느 하나의 신호 Flag가 「H」레벨로 된 경우의 구체적인 처리 내용은 제1 실시 형태에서의 것과 마찬가지이다.

[실시 형태 3]

본 발명의 제3 실시 형태에 대하여, 도 16 내지 도 19를 참조하여 이하에 설명한다. 본 실시 형태에서는, 제1 실시 형태에 관한 표시 장치(90)의 다른 변형예인 표시 장치(290)에 대하여 설명한다.

(표시 장치(290)의 구성)

우선, 도 16을 참조하여 본 실시 형태에 관한 표시 장치(290)의 개략 구성을 설명한다. 도 16은 표시 장치(290)의 개략 구성을 도시하는 블록도이다. 표시 장치(290)는 표시 패널(80)과 구동 회로(220)를 구비하고 있다. 구동 회로(220)는, 도 2에 도시하는 구동 회로(20)에 있어서, 참조 출력 회로 블록(41)을 설치하지 않고, 전환 회로(60 및 61)를 각각 전환 회로(260 및 261)로 치환한 구성이다.

도 2에 도시하는 구동 회로(20)에서는, 동작 확인 테스트 시에, 출력 회로 블록(30)의 선택된 출력 회로로부터의 출력 신호와, 참조 출력 회로 블록(41)으로부터의 참조 출력 신호를 비교하고 있었다. 한편, 도 16에 도시하는 구동 회로(220)에서는, 출력 회로 블록(30)의 선택된 2개의 출력 회로로부터의 테스트용 출력 신호를 비교함으로써, 출력 회로의 불량을 검출하는 구성이다.

(구동 회로(220)의 구성)

도 17을 참조하여 본 실시 형태의 구동 회로(220)의 구성에 대하여 설명한다. 도 3에 도시하는 구동 회로(20)에서는, 동작 확인 테스트 시에, 홀드 회로(7)와 DAC 회로(8)의 사이의 접속을 전환하는 구성이었지만, 도 17에 도시하는 구동 회로(220)에서는 샘플링 회로(6)와 홀드 회로(7)의 사이의 접속을 전환하는 구성이다.

도 17에 도시한 바와 같이, 구동 회로(220)는 계조 데이터 입력 단자(도시하지 않음)로부터 데이터 버스를 통하여 n개의 액정 구동용 신호 출력 단자 OUT1 내지 OUTn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 출력 단자 OUT라고 함)의 각각에 대응하는 계조 데이터를 입력하는 n개의 샘플링 회로 6-1 내지 6-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 샘플링 회로(6)라고 함)과, n개의 홀드 회로 7-1 내지 7-n 및 2개의 예비 홀드 회로 7-C, 7-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 홀드 회로(7)라고 함)와, 계조 데이터를 계조 전압 신호로 변환하는 n개의 DAC 회로 8-1 내지 8-n 및 2개의 예비 DAC 회로 8-C, 8-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, DAC 회로(8)라고 함)와, DAC 회로(8)로부터의 계조 전압 신호에 대한 버퍼 회로의 역할을 갖는 n개의 연산 증폭기 1-1 내지 1-n 및 예비 연산 증폭기 1-C, 1-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 연산 증폭기(1)라고 함)와, n개의 판정 회로 3-1 내지 3-n 및 2개의 예비 판정 회로 3-C, 3-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 회로(3)라고 함)와, n개의 판정 플래그 4-1 내지 4-n 및 2개의 예비 판정 플래그 4-C, 4-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 플래그(4)라고 함)와, n개의 풀 업ㆍ풀 다운 회로 5-1 내지 5-n 및 2개의 예비 풀 업ㆍ풀 다운 회로 5-C, 5-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 풀 업ㆍ풀 다운 회로(5)라고 함)를 구비하고 있다.

또한, 도 17에 도시한 바와 같이, 구동 회로(220)는 테스트 신호 test(test0 내지 test(n/2))에 의해 ON, OFF가 전환되는 복수의 스위치(2a)와, 테스트 신호 test를 반전한 반전 테스트 신호 testB(testB0 내지 testB(n/2))에 의해 ON, OFF가 전환되는 복수의 스위치(2b)와, 게이트 신호 T1 내지 T(n/2-1)에 의해 접속처를 변경하는 n개의 스위치 SWA1 내지 SWAn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 스위치 SWA라고 함)과, 게이트 신호 T1 내지 T(n/2)에 의해 접속처를 변경하는 n개의 스위치 SWB1 내지 SWBn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 스위치 SWB라고 함)을 구비하고 있다. 스위치(2a, 2b)는 어느 쪽도 「H」레벨의 신호를 입력한 경우에 ON이 되고, 「L」레벨의 신호를 입력한 경우에 OFF가 된다.

또한, 스위치 SWAㆍSWB는 각각 단자 0, 단자 1 및 단자 2를 구비하고 있고, 단자 0과 단자 1을 접속하는 상태 및 단자 0과 단자 2를 접속하는 상태의 2개의 접속 상태를 갖는 스위치 회로이다. 구체적으로는, 스위치 SWAh(h=1 내지 n-2)의 단자 0은 스위치(2b)를 통하여 홀드 회로 7-(h+2)에 접속되고, 스위치 SWAh(h=1 내지 n-2)의 단자 1 및 2는 각각 샘플링 회로 6-(h+2) 및 샘플링 회로 6-i에 접속된다. 또한, 스위치 SWA(n-1)의 단자 0은 스위치(2b)를 통하여 예비 홀드 회로 7-C에 접속되고, 스위치 SWA(n-1)의 단자 1 및 2는 각각 데이터 버스 및 샘플링 회로 6-(n-1)에 접속된다. 또한, 스위치 SWAn의 단자 0은 스위치(2b)를 통하여 예비 홀드 회로 7-D에 접속되고, 스위치 SWAn의 단자 1 및 2는 각각 데이터 버스 및 샘플링 회로 6-n에 접속된다.

한편, 스위치 SWBh(h=1 내지 n-2)의 단자 0, 1 및 2는, 각각 출력 단자 OUTh, 연산 증폭기 1-h의 출력 단자 및 연산 증폭기 1-(h+2)의 출력 단자에 접속된다. 또한, 스위치 SWB(n-1)의 단자 0, 1 및 2는, 각각 출력 단자 OUT(n-1), 연산 증폭기 1-(n-1)의 출력 단자 및 예비 연산 증폭기 1-C의 출력 단자에 접속된다. 또한, 스위치 SWBn의 단자 0, 1 및 2는, 각각 출력 단자 OUTn, 연산 증폭기 1-n의 출력 단자 및 예비 연산 증폭기 1-D의 출력 단자에 접속된다.

스위치 SWAㆍSWB의 접속 상태는 게이트 신호의 값에 기초하여 전환된다. 구체적으로는, 게이트 신호가 「H」일 때 단자 0과 단자 2가 접속(도통)되고, 게이트 신호가 「L」일 때 단자 0과 단자 1이 접속(도통)된다. 게이트 신호 T1 내지 Tn은, 하기 수학식 2에 나타내는 논리식으로 나타내어진다.

또한, 도 17에 있어서, DAC 회로(8) 및 연산 증폭기(1)가 도 16에 도시한 출력 회로 블록(30)에 상당하고, 예비 DAC 회로 8-C, 8-D가 도 16에 도시한 예비 출력 회로 블록(40)에 상당한다. 또한, 연산 증폭기(1), 판정 회로(3) 및 판정 플래그(4)가 도 14에 도시한 비교 판정 회로(50)에 상당하고, 연산 증폭기(1)는, 출력 회로 블록(30)의 버퍼와 비교 판정 회로(50)의 비교기를 겸용하고 있다. 또한, 홀드 회로(7)와 예비 DAC 회로 8-D의 사이에 설치되는 스위치(2a), 홀드 회로(7)에 접속되어 있는 스위치(2a, 2b) 및 스위치 SWA가, 도 16에 도시한 전환 회로(261)에 상당한다. 또한, 스위치 SWB가 도 16에 도시한 전환 회로(260)에 상당한다. 또한, 도 16에 도시하는 구동 회로(220)는, 출력 단자 OUT1 내지 OUTn을 통하여 도 16에 도시하는 표시 패널(80)과 접속되어 있으며, 도 17에 있어서는 표시 패널(80)의 도시를 생략하고 있다.

연산 증폭기(1)는, 통상 동작 시에는, 출력을 부극성 입력으로 피드백시켜 볼티지 팔로워의 버퍼로서 기능하고 있다. 한편, 동작 확인 시에는, 연산 증폭기(1)가 비교기로서 기능하도록 접속이 변경되고, 자신에 직렬로 접속되는 DAC 회로(8)로부터의 출력을 자신의 정극성 입력 단자에 입력함과 함께, 당해 DAC 회로(8)에 인접하는 DAC 회로(8)로부터의 출력을 자신의 부극성 입력 단자에 입력한다.

구체적으로는, 도 17에 도시한 바와 같이, 연산 증폭기 1-1은 DAC 회로 8-1로부터의 출력을 자신의 정극성 입력 단자에 입력함과 함께, 테스트 신호 test1에 의해 제어되는 스위치(2a)를 통하여 DAC 회로 8-2로부터의 출력을 자신의 부극성 입력 단자에 입력한다. 마찬가지로, 연산 증폭기 1-2는 DAC 회로 8-2로부터의 출력을 자신의 정극성 입력 단자에 입력함과 함께, 테스트 신호 test1에 의해 제어되는 스위치(2a)를 통하여 DAC 회로 8-1로부터의 출력을 자신의 부극성 입력 단자에 입력한다.

(구동 회로(220)의 통상 동작)

도 18은 테스트 신호 test 및 반전 테스트 신호 testB를 생성하기 위한 테스트 신호 생성 회로(53)를 도시하는 도면이다. 테스트 신호 생성 회로(53)는, 도 4에 도시하는 테스트 신호 생성 회로(51)에 있어서, 시프트 레지스터(301) 및 NOR 게이트 NOR1을, 각각 시프트 레지스터(302) 및 NOR 게이트 NOR2로 치환한 구성이다.

시프트 레지스터(302)는 (n/2)+1개의 D형 플립플롭 DFF0 내지 DFF(n/2)로 구성되어 있다. 또한, NOR 게이트 NOR2는 (n/2)개의 입력 단자를 갖고 있고, 각 입력 단자에는 도 17에 도시하는 판정 플래그 4-1 내지 4-n으로부터 출력되는 신호 Flag1 내지 Flag(n/2)(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 신호 Flag라고 함)가 입력된다. 후술하는 바와 같이, 신호 Flag는 연산 증폭기(1)의 동작 이상이 검출되었을 때에만 「H」레벨이 되므로, 통상 동작 시에는 신호 Flag_HB는 「H」레벨이다.

구동 회로(20)의 통상 동작 시에서는, 리셋 신호 RESET는 「H」레벨로 유지되고, 시프트 레지스터(302)는 리셋 상태로 된다. 이에 의해, 테스트 신호 test1 내지 test(n/2)는 「L」레벨이 되고, 반전 테스트 신호 testB1 내지 testB(n/2)는 「H」레벨이 된다. 이때, 수학식 2로부터 게이트 신호 T1 내지 T(n/2)는 모두 「L」레벨이 된다.

도 17에 있어서, 데이터 버스에 공급되는 계조 데이터를 샘플링하기 위하여, 도시하지 않은 포인터용 시프트 레지스터로부터 샘플링 회로 6-1 내지 6-n의 게이트에 입력되는 샘플링 신호 STR1 내지 STRn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 샘플링 신호 STR이라고 함)이 순차적으로 「H」레벨이 된다. 샘플링 회로(6)는 게이트가 「H」레벨인 기간에 데이터를 취득하는 래치 회로로 구성되어 있고, 샘플링 신호 STR이 「H」레벨인 기간 샘플링 회로는 데이터 버스의 계조 데이터를 취득하고, 샘플링 신호 STR이 「L」레벨인 경우에는 「H」레벨 기간에 취득한 계조 데이터를 유지한다.

상기한 바와 같이 게이트 신호 T1 내지 T(n/2)는 모두 「L」레벨이기 때문에, 스위치 SWA에서는 단자 0과 단자 1이 접속된다. 따라서, 샘플링 회로 6-1 내지 6-n은 각각 홀드 회로 7-1 내지 7-n에 접속된다.

샘플링 회로 6-1 내지 6-n에 의한 데이터 취득 종료 후, 홀드 회로 7-1 내지 7-n에 스위치(2b)를 통하여 접속되는 신호 LS선에 「H」레벨의 신호 LS가 공급된다. 이때, 반전 테스트 신호 testB는 모두 「H」레벨이므로, 신호 LS는 홀드 회로 7-1 내지 7-n의 게이트에 공급되고, 게이트가 「H」레벨인 기간, 홀드 회로 7-1 내지 7-n은 자신에 접속된 샘플링 회로 6-1 내지 6-n이 유지하고 있는 계조 데이터를 취득한다. 또한, 홀드 회로 7-1 내지 7-n은, 신호 LS가 「L」레벨로 된 후에는 취득한 계조 데이터를 유지한다.

구동 회로(220)에서는 계조 데이터를 취득하고 있는 동안도 표시를 행할 필요가 있다. 이로 인해, 상기한 바와 같이 홀드 회로(7)는 취득한 계조 데이터를 유지하고, 유지한 데이터에 의해 표시용 구동 신호를 출력한다. 또한, 홀드 회로(7)는 표시용 구동 신호를 출력하고 있는 동안에 데이터 버스로부터 데이터의 취득을 행하도록 하고 있다.

이에 의해, DAC 회로 8-1 내지 8-n은, 각각 홀드 회로 7-1 내지 7-n에 유지된 계조 데이터를 계조 전압 신호로 변환하여, 계조 전압으로서 연산 증폭기 1-1 내지 1-n의 정극성 입력 단자에 출력한다. 여기서 연산 증폭기 1-1 내지 1-n의 출력은, 스위치(2b)가 ON하고 있기 때문에, 자신의 부극성 입력 단자로 마이너스 귀환된다. 이에 의해, 연산 증폭기 1-1 내지 1-n은 볼티지 팔로워로서 동작한다. 따라서, 연산 증폭기 1-1 내지 1-n은, DAC 회로 8-1 내지 8-n으로부터의 계조 전압을 버퍼하고, 대응하는 각 출력 단자 OUT1 내지 OUTn에 출력한다.

(동작 확인 테스트 개요)

도 19는 구동 회로(220)에서의 동작 확인 테스트 시의 리셋 신호 RESET, 신호 TESTSP, 신호 TESTCK 및 테스트 신호 test1 내지 test(n/2)의 파형을 나타내는 도면이다. 동작 확인 테스트는 신호 TESTSP를 「H」레벨로 함으로써 개시된다. 신호 TESTCK의 상승에 의해 신호 TESTSP가 「H」레벨인 것이 플립플롭 DFF0에 인식된다. 이에 의해, 시프트 레지스터(302)의 각 플립플롭 DFF0 내지 DFF(n/2)는, 신호 TESTCK의 상승에 동기한 펄스 신호를, 테스트 신호 test0 내지 test(n/2) 및 반전 테스트 신호 testB0 내지 testB(n/2)로서 순차적으로 출력한다.

이때, 도 17에 있어서, 테스트 신호 test0이 「H」레벨일 때(즉, 반전 테스트 신호 testB0이 「L」레벨일 때), 수학식 2로부터 게이트 신호 T1 내지 Tn은 모두 「L」레벨이 되고, 스위치 SWA1 내지 SWAn 및 스위치 SWB1 내지 SWBn에서는 단자 0과 단자 1이 접속 상태가 된다. 즉, 테스트 신호 test0이 「H」레벨인 기간은 예비 출력 회로의 동작 확인 테스트 기간이다.

이때, 예비 홀드 회로 7-A, 7-B의 입력 단자는 테스트용 데이터 버스에 접속된다. 이에 의해, 예비 홀드 회로 7-C의 게이트에는 동작 확인 테스트용의 샘플링 신호인 신호 TSTR1이 입력되고, 예비 홀드 회로 7-D의 게이트에는 동작 확인 테스트용의 샘플링 신호인 신호 TSTR2가 입력된다. 이들 신호 TSTR1, TSTR2는 도 16에 나타내는 테스트용 계조 데이터에 상당한다.

여기서, 테스트용 데이터 버스에 계조 데이터를 세트하고, 신호 TSTR1을 「H」레벨로 함으로써 예비 홀드 회로 7-A에 계조 데이터를 유지시킨다. 계속해서, 테스트용 데이터 버스에 다른 계조 데이터를 세트하고, 신호 TSTR2를 「H」레벨로 함으로써 예비 홀드 회로 7-B에 다른 계조 데이터를 유지시킬 수 있다. 예비 홀드 회로 7-A 및 7-B에 서로 다른 계조 데이터가 유지된 것에 의해, 예비 DAC 회로 8-C로부터의 테스트용 출력 신호와 예비 DAC 회로 8-B로부터의 테스트용 출력 신호는 다른 전압으로 된다.

이에 의해, 예비 연산 증폭기 1-C의 정극성 입력 단자에는, 예비 DAC 회로 8-C로부터의 테스트용 출력 신호가 입력되고, 예비 연산 증폭기 1-C의 부극성 입력 단자에는, 예비 DAC 회로 8-D로부터의 테스트용 출력 신호가 입력된다. 예비 연산 증폭기 1-C는 비교기의 동작을 행하여, 정극성 입력 단자에의 입력이 부극성 입력 단자에의 입력 전압값보다 크면 출력을 「H」로, 반대이면 출력을 「L」로 한다. 예비 DAC 회로 8-C 및 DAC 회로 8-B에 입력하는 계조 데이터에 의해, 예비 연산 증폭기 1-C의 출력 전압이 「H」레벨인지 「L」레벨인지는 미리 기대값으로서 설정할 수 있다.

따라서, 이 기대값과 예비 연산 증폭기 1-C의 출력을 예비 판정 회로 3-C에 의해 판정하여, 기대값과 상이하면 예비 판정 플래그 4-C에 「H」레벨의 신호를 입력한다. 예비 연산 증폭기 1-D 및 예비 판정 회로 3-D에 있어서도, 예비 연산 증폭기 1-D로부터의 출력과 기대값의 비교가 행해지고, 예비 판정 회로 3-D는 예비 판정 플래그 4-D에 판정 결과를 입력한다. 여기서, 예비 판정 회로 3-C로부터의 판정 결과와 예비 판정 회로 3-D로부터의 판정 결과의 논리합이 신호 Flag0이 되므로, 예비 연산 증폭기 1-D 및 예비 판정 회로 3-D 중 어느 하나에서의 판정 결과가 「H」레벨이 되면, 신호 Flag0은 「H」레벨이 된다.

이상과 같이, 예비 출력 회로의 동작 확인이 행해진다. 동작 확인의 구체적 내용에 대해서는, DAC 회로에 계조 데이터를 제공할지, 홀드 회로에 계조 데이터를 제공할지의 차이는 있지만, 제1 실시 형태에서의 동작 확인 테스트와 대략 마찬가지이다.

계속해서, 테스트 신호 test1을 「H」레벨로 하고, 반전 테스트 신호 testB1을 「L」레벨로 하였을 때, 수학식 2로부터 게이트 신호 T1 내지 T(n/2)가 모두 「H」레벨이 된다. 이에 의해, 샘플링 회로 6-1이 홀드 회로 7-3과 접속되고, 샘플링 회로 6-2가 홀드 회로 7-4와 접속되고, 다른 샘플링 회로(6)와 홀드 회로(7)의 접속도 순차적으로 보류된다. 즉, 샘플링 회로 6-h(h=1 내지 n-2)가 홀드 회로 7-(h+2)와 접속되고, 샘플링 회로 6-(n-1)이 예비 홀드 회로 7-C에 접속되고, 마지막 열의 샘플링 회로 6-n이 예비 홀드 회로 7-D에 접속된다.

또한, 출력 단자 OUT1은 연산 증폭기 1-3과 접속되고, 출력 단자 OUT2는 연산 증폭기 1-4와 접속되고, 다른 출력 단자 OUT와 연산 증폭기(1)의 접속도 순차적으로 보류된다. 즉, 출력 단자 OUTh(h=1 내지 n-2)가 연산 증폭기 1-(h+2)와 접속되고, 출력 단자 OUT(n-1)이 예비 연산 증폭기 1-A와 접속되고, 마지막 열의 출력 단자 OUTn이 예비 연산 증폭기 1-B와 접속된다.

상기한 바와 같이, 스위치 SWAㆍSWB의 접속 상태가 변경된 것에 의해, 샘플링 회로 6-1과 홀드 회로 7-1의 접속 및 샘플링 회로 6-2와 홀드 회로 7-2의 접속이 분리되고, 연산 증폭기 1-1과 출력 단자 OUT1의 접속 및 연산 증폭기 1-2와 출력 단자 OUT2의 접속이 분리된다. 이에 의해, 홀드 회로 7-1, DAC 회로 8-1, 출력 단자 OUT1, 홀드 회로 7-2, DAC 회로 8-2 및 출력 단자 OUT2는 표시 패널의 구동과 무관계로 된다.

테스트 신호 test1이 「H」레벨이기 때문에, 연산 증폭기 1-1, 1-2의 입력 단자 및 출력 단자에 접속되어 있는 스위치(2a) 및 스위치(2b)는 각각 「ON」「OFF」가 된다. 연산 증폭기 1-1의 부극성 입력 단자와 출력 단자의 접속이 분리되고, 연산 증폭기 1-1의 부극성 입력 단자에는 DAC 회로 8-2가 접속된다. 이 접속에 의해 연산 증폭기 1-1은 DAC 회로 8-1로부터의 테스트용 출력 신호와 DAC 회로 8-2로부터의 테스트용 출력 신호를 비교하는 비교기로서 동작하고, 연산 증폭기 1-1의 출력은 판정 회로 3-1에 접속된다.

마찬가지로, 연산 증폭기 1-2의 부극성 입력 단자에는 DAC 회로 8-1이 접속된다. 이에 의해, 연산 증폭기 1-2는 DAC 회로 8-2로부터의 테스트용 출력 신호와 DAC 회로 8-1로부터의 테스트용 출력 신호를 비교하는 비교기로서 동작하고, 연산 증폭기 1-2의 출력은 판정 회로 3-2에 접속된다. 또한, 연산 증폭기 1-1, 1-2의 정극성 입력 단자에는, 각각 DAC 회로 8-1, 8-2 외에, 풀 업ㆍ풀 다운 회로 5-1, 5-2가 접속된다.

홀드 회로 7-1, 7-2에의 입력은, 샘플링 회로 6-1, 6-2로부터 테스트용 데이터 버스로 전환된다. 이에 의해, 홀드 회로 7-1의 게이트에는 신호 TSTR1이 입력되고, 홀드 회로 7-2의 게이트에는 신호 TSTR2가 입력된다.

여기서, 테스트용 데이터 버스에 계조 데이터를 세트하고, 신호 TSTR1을 「H」레벨로 함으로써 홀드 회로 7-1에 계조 데이터를 유지시킨다. 계속해서, 테스트용 데이터 버스에 다른 계조 데이터를 세트하고, 신호 TSTR2를 「H」레벨로 함으로써, 홀드 회로 7-2에 다른 계조 데이터를 유지시킬 수 있다. 홀드 회로 7-1 및 7-2에 다른 계조 데이터가 유지된 것에 의해, DAC 회로 8-1 및 DAC 회로 8-2의 계조 전압 신호는 차를 가진 전압으로 된다. DAC 회로 8-1로부터의 테스트용 출력 신호와 DAC 회로 8-2로부터의 테스트용 출력 신호는 다른 전압으로 된다.

이에 의해, 연산 증폭기 1-1의 정극성 입력 단자에는 DAC 회로 8-1로부터의 테스트용 출력 신호가 입력되고, 연산 증폭기 1-1의 부극성 입력 단자에는 DAC 회로 8-2로부터의 테스트용 출력 신호가 입력된다. 연산 증폭기 1-1은 비교기의 동작을 행하여, 정극성 입력 단자에의 입력이 부극성 입력 단자에의 입력 전압값보다 크면 출력을 「H」로, 반대이면 출력을 「L」로 한다. DAC 회로 8-1 및 DAC 회로 8-2에 입력하는 계조 데이터에 의해, 연산 증폭기 1-1의 출력 전압이 「H」레벨인지 「L」레벨인지는 미리 기대값으로서 설정할 수 있다.

따라서, 이 기대값과 연산 증폭기 1-1의 출력을 판정 회로 3-1에 의해 판정하여, 기대값과 상이하면 판정 플래그 4-1에 「H」레벨의 신호를 입력한다. 연산 증폭기 1-2 및 판정 회로 3-2에 있어서도, 연산 증폭기 1-2로부터의 출력과 기대값의 비교가 행해지며, 판정 회로 3-2는 판정 플래그 4-2에 판정 결과를 입력한다. 여기서, 판정 회로 3-1로부터의 판정 결과와 판정 회로 3-2로부터의 판정 결과의 논리합이 신호 Flag1이 되므로, 연산 증폭기 1-2 및 판정 회로 3-2 중 어느 하나에서의 판정 결과가 「H」레벨이 되면, 신호 Flag1은 「H」레벨이 된다.

이상과 같이 1열째 및 2단째의 출력 회로의 동작 확인이 행해진다. 테스트 신호 test1 「H」레벨의 기간은, 스위치 SWAㆍSWB의 접속 상태의 전환에 의해, 샘플링 회로 6-1 내지 6-n과, 홀드 회로 7-3 내지 7-nㆍ예비 홀드 회로 7-C, 7-D와, DAC 회로 8-3 내지 8-nㆍ예비 DAC 회로 8-C, 8-D와, 연산 증폭기 1-3 내지 1-nㆍ예비 연산 증폭기 1-C, 1-D와, 출력 단자 OUT1 내지 OUTn이 각각 접속된다. 이때, 연산 증폭기 1-3 내지 1-n 및 예비 연산 증폭기 1-C, 1-D는, DAC 회로 8-3 내지 8-n 및 예비 DAC 회로 8-C, 8-D로부터의 계조 전압을 각각 증폭하는 버퍼로서 기능한다. 이로 인해, 표시 패널(80)의 구동을 행하면서, 홀드 회로 7-1, 7-2, DAC 회로 8-1, 8-2 및 연산 증폭기 1-1, 1-2의 동작 확인을 행하는 것이 가능하게 된다.

또한, 본 실시 형태에서는 접속 상태의 전환의 타이밍이 중요하게 된다. (구동 회로(220)의 통상 동작)에서 설명한 바와 같이, 구동 회로(220)는 표시 패널(80)을 항상 구동하고 있고, 데이터 샘플링 중에도 홀드 회로(7)에 유지된 데이터에 의해 표시용 구동 신호를 출력하고 있다. 구동 회로(220)에서는 홀드 회로(7)와 DAC 회로(8)의 접속이 전환되지 않고, 홀드 회로(7)의 데이터는 신호 LS에 의해서만 변경 가능하다. 테스트 신호 test에 의해 접속 상태의 전환을 행하였을 때에, DAC 회로(8)와 출력 단자 OUT의 접속의 전환은 행해지지만, 홀드 회로(7)의 계조 데이터는 전환되지 않기 때문에 표시 불량이 발생한다. 이 표시 불량을 방지하기 위해서는, 테스트 신호 test에 의해 접속 상태의 전환을 행할 때에는, 신호 LS를 입력하여, 홀드 회로(7)에 샘플링 회로(6)의 데이터를 재입력할 필요가 있다.

구체적인 수단으로서는, 도 18에 도시하는 AND 게이트 AND1에 입력되는 신호 TESTCK를 신호 LS와 동기한 신호로 하는 것을 생각할 수 있다. 이에 의해, 시프트 레지스터(302)는 신호 LS가 「H」레벨이 될 때마다, 테스트 신호 test0 내지 test(n/2)가 순차적으로 「H」레벨이 되기 때문에, 테스트 신호 test에 의한 접속 상태의 전환은 신호 LS와 동기하여 행해진다.

또한, 논리적으로 동시에 변화하는 신호라도, 실제의 회로에서는 부하 용량의 차이에 의해 완전하게 동시에 변화하는 일은 없다. 그러나, 신호 LS의 「H」레벨 기간에 홀드 회로(7)는 계조 데이터를 취득하므로, 신호 LS가 「H」레벨인 기간에, 테스트 신호 test에 의한 접속 상태의 전환과 홀드 회로(7)의 계조 데이터의 취득이 완료되도록 회로 설계를 행하면 된다.

이어서, 테스트 신호 test2가 「H」레벨이 되고, 반전 테스트 신호 testB2가 「L」레벨이 되었을 때, 수학식 2로부터 게이트 신호 T1은 「L」레벨이 되고, 게이트 신호 T2 내지 T(n/2)는 「H」레벨이 된다. 게이트 신호 T1이 「L」레벨이기 때문에, 샘플링 회로 6-1과 홀드 회로 7-1의 접속 및 샘플링 회로 6-2와 홀드 회로 7-2의 접속은, 통상 동작 시와 동일하다.

한편, 게이트 신호 T2 내지 T(n/2)가 「H」레벨이기 때문에, 샘플링 회로 6-3이 홀드 회로 7-5와 접속되고, 샘플링 회로 6-4가 홀드 회로 7-6과 접속되고, 다른 샘플링 회로(6)와 홀드 회로(7)의 접속도 순차적으로 보류된다. 즉, 샘플링 회로 6-f(f=3 내지 n-2)가 홀드 회로 7-(f+2)와 접속되고, 샘플링 회로 6-(n-1)이 예비 홀드 회로 7-C에 접속되고, 마지막 열의 샘플링 회로 6-n이 예비 홀드 회로 7-D에 접속된다.

또한, 출력 단자 OUT1과 연산 증폭기 1-1의 접속 및 출력 단자 OUT2와 연산 증폭기 1-2의 접속은, 통상 동작 시와 동일하다. 한편, 출력 단자 OUT3은 연산 증폭기 1-5와 접속되고, 출력 단자 OUT4는 연산 증폭기 1-6과 접속되고, 다른 출력 단자 OUT와 연산 증폭기(1)의 접속도 순차적으로 보류된다. 즉, 출력 단자 OUTf(f=3 내지 n-2)가 연산 증폭기 1-(f+2)와 접속되고, 출력 단자 OUT(n-1)이 예비 연산 증폭기 1-A와 접속되고, 마지막 열의 출력 단자 OUTn이 예비 연산 증폭기 1-B와 접속된다.

상기한 바와 같이 스위치 SWAㆍSWB의 접속 상태가 변경된 것에 의해, 샘플링 회로 6-3과 홀드 회로 7-3의 접속 및 샘플링 회로 6-4와 홀드 회로 7-4의 접속이 분리되고, 연산 증폭기 1-3과 출력 단자 OUT3의 접속 및 연산 증폭기 1-4와 출력 단자 OUT4의 접속이 분리된다. 이에 의해, 홀드 회로 7-3, DAC 회로 8-3, 출력 단자 OUT3, 홀드 회로 7-4, DAC 회로 8-4 및 출력 단자 OUT4는 표시 패널(80)의 구동과 무관계로 된다.

테스트 신호 test2가 「H」레벨이기 때문에, 연산 증폭기 1-3, 1-4의 입력 단자 및 출력 단자에 접속되어 있는 스위치(2a) 및 스위치(2b)는 각각 「ON」「OFF」가 된다. 연산 증폭기 1-3의 부극성 입력 단자와 출력 단자의 접속이 분리되고, 연산 증폭기 1-3의 부극성 입력 단자에는 DAC 회로 8-4가 접속된다. 이 접속에 의해 연산 증폭기 1-3은 DAC 회로 8-3으로부터의 테스트용 출력 신호와 DAC 회로 8-4로부터의 테스트용 출력 신호를 비교하는 비교기로서 동작하고, 연산 증폭기 1-3의 출력은 판정 회로 3-3에 접속된다.

마찬가지로, 연산 증폭기 1-4의 부극성 입력 단자에는 DAC 회로 8-3이 접속된다. 이에 의해, 연산 증폭기 1-4는 DAC 회로 8-4로부터의 테스트용 출력 신호와 DAC 회로 8-3으로부터의 테스트용 출력 신호를 비교하는 비교기로서 동작하고, 연산 증폭기 1-4의 출력은 판정 회로 3-4에 접속된다. 또한, 연산 증폭기 1-3, 1-4의 정극성 입력 단자에는, 각각 DAC 회로 8-3, 8-4 외에, 풀 업ㆍ풀 다운 회로 5-3, 5-4가 접속된다.

홀드 회로 7-3, 7-4에의 입력은, 샘플링 회로 6-3, 6-4로부터 테스트용 데이터 버스로 전환된다. 이에 의해, 홀드 회로 7-3의 게이트에는 신호 TSTR1이 입력되고, 홀드 회로 7-4의 게이트에는 신호 TSTR2가 입력된다.

여기서, 테스트용 데이터 버스에 계조 데이터를 세트하고, 신호 TSTR1을 「H」레벨로 함으로써 홀드 회로 7-3에 계조 데이터를 유지시킨다. 계속해서, 테스트용 데이터 버스에 다른 계조 데이터를 세트하고, 신호 TSTR2를 「H」레벨로 함으로써, 홀드 회로 7-4에 다른 계조 데이터를 유지시킬 수 있다. 홀드 회로 7-3 및 7-4에 다른 계조 데이터가 유지된 것에 의해, DAC 회로 8-3 및 DAC 회로 8-4의 계조 전압 신호는 차를 가진 전압으로 된다. DAC 회로 8-3으로부터의 테스트용 출력 신호와 DAC 회로 8-4로부터의 테스트용 출력 신호는 다른 전압으로 된다.

이에 의해, 연산 증폭기 1-3의 정극성 입력 단자에는 DAC 회로 8-3으로부터의 테스트용 출력 신호가 입력되고, 연산 증폭기 1-3의 부극성 입력 단자에는 DAC 회로 8-4로부터의 테스트용 출력 신호가 입력된다. 연산 증폭기 1-3은 비교기의 동작을 행하여, 정극성 입력 단자에의 입력이 부극성 입력 단자에의 입력 전압값보다 크면 출력을 「H」로, 반대이면 출력을 「L」로 한다. DAC 회로 8-3 및 DAC 회로 8-4에 입력하는 계조 데이터에 의해, 연산 증폭기 1-3의 출력 전압이 「H」레벨인지 「L」레벨인지는 미리 기대값으로서 설정할 수 있다.

따라서, 이 기대값과 연산 증폭기 1-3의 출력을 판정 회로 3-3에 의해 판정하여, 기대값과 상이하면 판정 플래그 4-3에 「H」레벨의 신호를 입력한다. 연산 증폭기 1-4 및 판정 회로 3-4에 있어서도, 연산 증폭기 1-4로부터의 출력과 기대값의 비교가 행해지고, 판정 회로 3-4는 판정 플래그 4-4에 판정 결과를 입력한다. 여기서, 판정 회로 3-3으로부터의 판정 결과와 판정 회로 3-4로부터의 판정 결과의 논리합이 신호 Flag2가 되므로, 연산 증폭기 1-4 및 판정 회로 3-4 중 어느 하나에서의 판정 결과가 「H」레벨이 되면, 신호 Flag2는 「H」레벨이 된다. 이때, 도 18에 도시하는 테스트 신호 생성 회로(53)에서의 신호 파형은 이하와 같이 된다.

도 20은 리셋 신호 RESET, 신호 TESTSP, 신호 TESTCK, 테스트 신호 test1 내지 testn 및 신호 Flag2의 파형을 나타내는 도면이다. 테스트 신호 test2가 「H」레벨이 된 후, 신호 Flag2가 「H」레벨이 되었을 때, 도 18에 나타내는 NOR 게이트 NOR1의 출력 신호 FlagHB가 「L」레벨이 된다. 이로 인해, 도 20에 도시한 바와 같이, 시프트 레지스터(302)를 동작시키는 클록 TCK는 「L」이 되어, 그대로 유지된다. 따라서, 테스트 신호 test2는 「H」레벨, 반전 테스트 신호 testB2는 「L」의 상태 그대로 유지된다. 이에 의해, 신호 Flag2가 「H」레벨이 된 시점의 접속 상태 그대로 표시 패널의 구동이 계속된다. 즉, 홀드 회로 7-3, 7-4 이외의 홀드 회로(7), DAC 회로 8-3, 8-4 이외의 DAC 회로(8) 및 연산 증폭기 1-3, 1-4 이외의 연산 증폭기(1)에 의해 통상의 표시 구동이 행해진다. 따라서, 동작 불량으로 된 3단째 및 4단째의 출력 회로는 사용되지 않게 되고, 그 밖의 출력 회로에 의해 표시 패널의 구동이 행해지게 된다.

즉, 테스트 신호 test2 「H」레벨의 기간은, 스위치 SWAㆍSWB의 접속 상태의 전환에 의해, 샘플링 회로 6-1 내지 6-n과, 홀드 회로 7-1, 7-2, 7-5 내지 7-nㆍ예비 홀드 회로 7-C, 7-D와, DAC 회로 8-1, 8-2, 8-5 내지 8-nㆍ예비 DAC 회로 8-C, 8-D와, 연산 증폭기 1-1, 1-2, 1-5 내지 1-nㆍ예비 연산 증폭기 1-C, 1-D와, 출력 단자 OUT1 내지 OUTn이 각각 접속된다. 이때, 연산 증폭기 1-1, 1-2, 1-5 내지 1-n 및 예비 연산 증폭기 1-C, 1-D는, DAC 회로 8-3 내지 8-n 및 예비 DAC 회로 8-C, 8-D로부터의 계조 전압을 각각 증폭하는 버퍼로서 기능한다. 이로 인해, 통상 동작용의 데이터 버스로부터 입력된 계조 데이터를 계조 전압으로 변환하여 출력 단자 OUT로부터 출력하여 표시 패널(80)의 구동을 행하면서, 홀드 회로 7-3, 7-4 및 DAC 회로 8-3, 8-4의 동작 확인을 행하는 것이 가능하게 된다.

이상과 같이 3단째 및 4단째의 출력 회로의 동작 확인 및 자기 수복이 행해진다. 테스트 신호 test3 내지 test(n/2)의 각각이 「H」레벨인 기간에 있어서도, 마찬가지로 접속 상태의 전환이 행해지고, 모든 출력 회로의 동작 확인이 종료된다. 판정 플래그(4)로부터 출력되는 신호 Flag가 모두 「L」레벨이었던 경우나, 동작 확인 도중에 어느 하나의 신호 Flag가 「H」레벨이 된 경우에 대해서는, 회로 구성은 다소 상이하지만, 처리 내용은 제1 실시 형태에서의 동작 확인 테스트와 대략 마찬가지이다.

[실시 형태 4]

본 발명의 제4 실시 형태에 대하여, 도 21 및 도 22를 참조하여 이하에 설명한다. 본 실시 형태에서는, 제1 실시 형태에 관한 표시 장치(90)의 또 다른 변형예인 표시 장치(390)에 대하여 설명한다.

(표시 장치(390)의 구성)

우선, 도 21을 참조하여 본 실시 형태의 표시 장치(390)의 개략 구성을 설명한다. 도 21은 표시 장치(390)의 개략 구성을 도시하는 블록도이다. 표시 장치(390)는 표시 패널(80)과 구동 회로(320)를 구비하고 있다. 구동 회로(320)는 도 16에 도시하는 구동 회로(220)에 있어서, 전환 회로(260 및 261)를 각각 전환 회로(360 및 361)로 치환한 구성이다.

제3 실시 형태에 관한 구동 회로(220)에서는, 동작 확인 대상이 되는 출력 회로에 통상 동작 시에 입력되는 계조 데이터를 당해 출력 회로의 인접 출력 회로에 입력하고, 당해 인접 출력 회로에 통상 동작 시에 입력되는 계조 데이터를 또한 인접 출력 회로에 입력하여, 계조 데이터의 출력 회로에의 입력을 순차적으로 넘겨, 마지막 열의 출력 회로에 통상 동작 시에 입력되는 계조 데이터를 예비 출력 회로에 입력하는 구성이었다. 한편, 본 실시 형태에 관한 구동 회로(320)에서는 동작 확인 대상이 되는 출력 회로에 통상 동작 시에 입력되는 계조 데이터를, 동작 확인 시에 예비 출력 회로에 입력함으로써, 동작 확인 대상이 되는 출력 회로를 표시 패널의 구동으로부터 분리하는 구성이다.

(구동 회로(320)의 구성)

도 22를 참조하여 본 실시 형태의 구동 회로(320)의 구성에 대하여 설명한다. 도 22는 구동 회로(320)의 개략 구성을 도시하는 블록도이다.

도 22에 도시한 바와 같이, 구동 회로(320)는 계조 데이터 입력 단자(도시하지 않음)로부터 데이터 버스를 통하여 n개의 액정 구동용 신호 출력 단자 OUT1 내지 OUTn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 출력 단자 OUT라고 함)의 각각에 대응하는 계조 데이터를 입력하는 n개의 샘플링 회로 6-1 내지 6-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 샘플링 회로(6)라고 함)과, n개의 홀드 회로 7-1 내지 7-n 및 2개의 예비 홀드 회로 7-C, 7-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 홀드 회로(7)라고 함)와, 계조 데이터를 계조 전압 신호로 변환하는 n개의 DAC 회로 8-1 내지 8-n 및 2개의 예비 DAC 회로 8-C, 8-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, DAC 회로(8)라고 함)와, DAC 회로(8)로부터의 계조 전압 신호에 대한 버퍼 회로의 역할을 갖는 n개의 연산 증폭기 1-1 내지 1-n 및 예비 연산 증폭기 1-C, 1-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 연산 증폭기(1)라고 함)와, n개의 판정 회로 3-1 내지 3-n 및 2개의 예비 판정 회로 3-C, 3-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 회로(3)라고 함)와, n개의 판정 플래그 4-1 내지 4-n 및 2개의 예비 판정 플래그 4-C, 4-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 플래그(4)라고 함)와, n개의 풀 업ㆍ풀 다운 회로 5-1 내지 5-n 및 2개의 예비 풀 업ㆍ풀 다운 회로 5-C, 5-D(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 풀 업ㆍ풀 다운 회로(5)라고 함)를 구비하고 있다.

또한 도 22에 도시한 바와 같이, 구동 회로(320)는 테스트 신호 test(test0 내지 test(n/2))에 의해 ON, OFF가 전환되는 복수의 스위치(2a)와, 테스트 신호 test를 반전한 반전 테스트 신호 testB(testB0 내지 testB(n/2))에 의해 ON, OFF가 전환되는 복수의 스위치(2b)를 구비하고 있다. 스위치(2a, 2b)는 어느 쪽도 「H」레벨의 신호를 입력한 경우에 ON이 되고, 「L」레벨의 신호를 입력한 경우에 OFF가 된다. 또한, 본 실시 형태에 있어서도, 테스트 신호 test 및 반전 테스트 신호 testB는, 제3 실시 형태와 마찬가지로, 도 18에 도시하는 테스트 신호 생성 회로(53)로부터 출력된다.

(구동 회로(320)의 통상 동작)

통상 동작 시에는, 제3 실시 형태에서의 통상 동작과 마찬가지로, 테스트 신호 test0 내지 test(n/2)는 모두 「L」레벨이며, 반전 테스트 신호 testB0 내지 testB(n/2)는 모두 「H」레벨이다. 따라서, 샘플링 회로 6-1 내지 6-n은 각각 홀드 회로 7-1 내지 7-n에 접속되고, 예비 홀드 회로 7-C, 7-D는 어느 샘플링 회로(6)와도 접속되지 않는다.

도 22에 있어서, 데이터 버스에 공급되는 계조 데이터를 샘플링하기 위하여, 도시하지 않은 포인터용 시프트 레지스터로부터 샘플링 회로 6-1 내지 6-n의 게이트에 입력되는 샘플링 신호 STR1 내지 STRn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 샘플링 신호 STR이라고 함)이 순차적으로 「H」레벨이 된다. 샘플링 회로(6)는 게이트가 「H」레벨인 기간에 데이터를 취득하는 래치 회로로 구성되어 있고, 샘플링 신호가 「H」레벨인 기간 샘플링 회로(6)는 데이터 버스의 데이터를 취득하고, 게이트 신호가 「L」레벨인 경우에는 「H」레벨 기간에 취득한 데이터를 유지한다.

(동작 확인 테스트 개요)

동작 확인 테스트는, 도 18에 도시하는 테스트 신호 생성 회로(53)에 있어서, 신호 TESTSP를 「H」레벨로 함으로써 개시된다. 이에 의해, 도 19에 도시한 바와 같이, 테스트 신호 test0 내지 test(n/2)가 순차적으로 「H」레벨이 된다.

테스트 신호 test0이 「H」레벨이 되었을 때, 반전 테스트 신호 testB0이 「L」레벨이 된다. 따라서, 예비 출력 회로에서는 예비 홀드 회로 7-C, 7-D의 입력 단자가 모두 테스트용 데이터 버스와 접속된다. 한편, 다른 출력 회로에서는 홀드 회로 7-1 내지 7-n은, 각각 샘플링 회로 6-1 내지 6-n과 접속된다. 따라서, 표시 패널(80)을 구동하는 출력 회로는, 통상 동작 시와 동일하다. 즉, 제3 실시 형태와 마찬가지로, 테스트 신호 test0이 「H」레벨인 기간은, 예비 출력 회로의 동작 확인 테스트 기간이며, 예비 출력 회로의 동작 확인의 구체적 내용은 제3 실시 형태에서의 것과 마찬가지이다.

계속해서, 테스트 신호 test1을 「H」레벨로 하고, 반전 테스트 신호 testB1을 「L」레벨로 하였을 때, 샘플링 회로 6-1은 예비 홀드 회로 7-C와 접속되고, 샘플링 회로 6-2는 예비 홀드 회로 7-D와 접속된다. 한편, 출력 단자 OUT1은 예비 연산 증폭기 1-C와 접속되고, 출력 회로 OUT2는 예비 연산 증폭기 1-D와 접속된다.

여기서, 본 실시 형태에서는 테스트 신호 test1이 「H」레벨로 되어도, 다른 출력 회로에서의 접속 상태는 변경되지 않는다. 즉, 테스트 신호 test1이 「H」레벨인 기간에 있어서도, 샘플링 회로 6-3 내지 6-n과 홀드 회로 7-3 내지 7-n의 접속 및 출력 단자 OUT3 내지 OUTn과 연산 증폭기 1-3 내지 1-n의 접속 상태는, 테스트 신호 test0이 「H」레벨인 기간에서의 접속 상태와 동일하다.

상기한 바와 같이 스위치(2a, 2b)의 접속 상태가 변경된 것에 의해, 샘플링 회로 6-1과 홀드 회로 7-1의 접속 및 샘플링 회로 6-2와 홀드 회로 7-2의 접속이 분리되고, 연산 증폭기 1-1과 출력 단자 OUT1의 접속 및 연산 증폭기 1-2와 출력 단자 OUT2의 접속이 분리된다. 이에 의해, 홀드 회로 7-1, DAC 회로 8-1, 출력 단자 OUT1, 홀드 회로 7-2, DAC 회로 8-2 및 출력 단자 OUT2는 표시 패널의 구동과 무관계로 되고, 1열째 및 2단째의 출력 회로의 동작 확인이 행해진다. 또한, 당해 동작 확인의 구체적 내용은, 제3 실시 형태에서의 것과 마찬가지이다.

이때, 샘플링 회로 6-3 내지 6-n과, 홀드 회로 7-3 내지 7-nㆍ예비 홀드 회로 7-C, 7-D와, DAC 회로 8-3 내지 8-nㆍ예비 DAC 회로 8-C, 8-D와, 연산 증폭기 1-3 내지 1-nㆍ예비 연산 증폭기 1-C, 1-D와, 출력 단자 OUT1 내지 OUTn이 각각 접속된다. 또한, 이때, 연산 증폭기 1-3 내지 1-n 및 예비 연산 증폭기 1-C, 1-D는, DAC 회로 8-3 내지 8-n 및 예비 DAC 회로 8-C, 8-D로부터의 계조 전압을 각각 증폭하는 버퍼로서 기능한다. 이로 인해, 표시 패널(80)의 구동을 행하면서, 홀드 회로 7-1, 7-2, DAC 회로 8-1, 8-2 및 연산 증폭기 1-1, 1-2의 동작 확인을 행하는 것이 가능하게 된다.

또한, 도 22에 도시하는 구동 회로(320)에 있어서도, 도 17에 도시하는 구동 회로(220)와 마찬가지로, 계조 데이터 입력의 전환은 샘플링 회로(6)와 홀드 회로(7)의 사이에서 행하고 있다. 이로 인해, 제3 실시 형태에서 설명한 바와 같이, 테스트 신호 test와 신호 LS는 서로 동기한 신호일 필요가 있다.

이어서, 테스트 신호 test2를 「H」레벨로 하고, 반전 테스트 신호 testB2를 「L」레벨로 하였을 때, 샘플링 회로 6-3은 예비 홀드 회로 7-C에 접속되고, 샘플링 회로 6-4는 예비 홀드 회로 7-D와 접속된다. 또한, 출력 단자 OUT3은 예비 연산 증폭기 1-C와 접속되고, 출력 단자 OUT4는 예비 연산 증폭기 1-D와 접속된다.

이와 같이 스위치(2a, 2b)의 접속 상태가 변경된 것에 의해, 홀드 회로 7-3, 7-4와 샘플링 회로 6-3, 6-4의 접속이 분리되고, 출력 단자 OUT3, OUT4와 연산 증폭기 1-3, 1-4의 접속이 분리된다. 따라서, 홀드 회로 7-3, 7-4, DAC 회로 8-3, 8-4 및 연산 증폭기 1-3, 1-4는 표시 패널(80)의 구동과는 무관계로 된다.

이에 의해, 3단째 및 4단째의 출력 회로의 동작 확인 및 자기 수복이 제3 실시 형태에서의 것과 마찬가지로 행해진다. 테스트 신호 test3 내지 test(n/2)의 각각이 「H」레벨인 기간에 있어서도, 마찬가지로 접속 상태의 전환이 행해지고, 모든 출력 회로의 동작 확인이 종료된다. 판정 플래그(4)로부터 출력되는 신호 Flag가 모두 「L」레벨이었던 경우나, 동작 확인 도중에 어느 하나의 신호 Flag가 「H」레벨이 된 경우에 대해서는, 회로 구성은 다소 상이하지만, 처리 내용은 제1 실시 형태에서의 동작 확인 테스트와 대략 마찬가지이다.

[실시 형태 5]

본 발명의 제5 실시 형태에 대하여, 도 23 내지 도 27을 참조하여 이하에 설명한다. 본 실시 형태에서는, 제1 실시 형태에 관한 표시 장치(90)의 또 다른 변형예인 표시 장치(490)에 대하여 설명한다.

(표시 장치(190)의 구성)

도 23을 참조하여 본 실시 형태에 관한 표시 장치(490)의 개략 구성을 설명한다. 도 23은 표시 장치(490)의 개략 구성을 도시하는 블록도이다. 표시 장치(490)는 표시 패널(80)과 구동 회로(420)를 구비하고 있다. 구동 회로(420)는 도 2에 도시하는 구동 회로(20)에 있어서, 전환 회로(61)를 전환 회로(461)로 치환한 구성이다.

상기의 제1 내지 제4 실시 형태에 관한 구동 회로(20, 120, 220, 320)에서는, 동작 확인 테스트 시의 테스트용 계조 데이터나 참조용 계조 데이터는, 테스트용의 전용 버스를 통하여 출력 회로 블록에 공급하고 있었다. 한편, 본 실시 형태에 관한 구동 회로(420)는, 테스트용 계조 데이터 및 참조용 계조 데이터를, 통상 동작 시에 계조 데이터를 공급하기 위한 데이터 버스를 통하여 출력 회로 블록에 공급하는 구성이다.

(구동 회로(420)의 구성)

도 24를 참조하여 본 실시 형태에 관한 구동 회로(420)의 구성에 대하여 설명한다. 도 24는 구동 회로(420)의 개략 구성을 도시하는 블록도이다.

도 24에 도시한 바와 같이, 구동 회로(420)는 계조 데이터 입력 단자(도시하지 않음)로부터 데이터 버스를 통하여 n개의 액정 구동용 신호 출력 단자 OUT1 내지 OUTn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 출력 단자 OUT라고 함)의 각각에 대응하는 계조 데이터를 입력하는 n개의 샘플링 회로 6-1 내지 6-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 샘플링 회로(6)라고 함), 참조용 샘플링 회로 6-A 및 예비 샘플링 회로 6-B와, n개의 홀드 회로 7-1 내지 7-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 홀드 회로(7)라고 함), 참조용 홀드 회로 7-A 및 예비 홀드 회로 7-B와, 계조 데이터를 계조 전압 신호로 변환하는 n개의 DAC 회로 8-1 내지 8-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, DAC 회로(8)라고 함), 참조용 DAC 회로 8-A 및 예비 DAC 회로 8-B와, DAC 회로(8)로부터의 계조 전압 신호에 대한 버퍼 회로의 역할을 갖는 n개의 연산 증폭기 1-1 내지 1-n 및 예비 연산 증폭기 1-B(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 연산 증폭기(1)라고 함)와, n개의 판정 회로 3-1 내지 3-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 회로(3)라고 함)과, n개의 판정 플래그 4-1 내지 4-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 판정 플래그(4)라고 함)과, n개의 풀 업ㆍ풀 다운 회로 5-1 내지 5-n(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 풀 업ㆍ풀 다운 회로(5)라고 함)을 구비하고 있다.

또한, 도 24에 도시한 바와 같이, 구동 회로(420)는 테스트 신호 test(test1 내지 testn) 혹은 테스트 신호 testA(testA1 내지 testAn)에 의해 ON, OFF가 전환되는 복수의 스위치(2a)와, 테스트 신호 test를 반전한 반전 테스트 신호 testB(testB1 내지 testBn)에 의해 ON, OFF가 전환되는 복수의 스위치(2b)와, 게이트 신호 TA1 내지 TAn에 의해 접속처를 변경하는 n개의 스위치 SWA1 내지 SWAn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 스위치 SWA라고 함)과, 게이트 신호 TB1 내지 TBn에 의해 접속처를 변경하는 n개의 스위치 SWB1 내지 SWBn(이하, 본 실시 형태에 있어서 총칭하는 경우에는, 스위치 SWB라고 함)을 구비하고 있다.

또한, 스위치 SWAㆍSWB는, 각각 단자 0, 단자 1 및 단자 2를 구비하고 있고, 단자 0과 단자 1을 접속하는 상태 및 단자 0과 단자 2를 접속하는 상태의 2개의 접속 상태를 갖는 스위치 회로이다. 구체적으로는, 스위치 SWAk(k=1 내지 n)의 단자 0은 각각 샘플링 신호 STR1 내지 STRn이 공급되는 데이터 버스에 접속되고, 스위치 SWAk의 단자 1은 샘플링 회로 6-k에 접속된다. 또한, 스위치 SWAi(i=1 내지 n-1)의 단자 2는 각각 샘플링 회로 6-(i+1)에 접속되고, 스위치 SWAn의 단자 2는 예비 샘플링 회로 6-B에 접속된다. 한편, 스위치 SWBk(k=1 내지 n)의 단자 0 및 1은, 각각 출력 단자 OUTk 및 연산 증폭기 1-k의 출력 단자에 접속된다. 또한, 스위치 SWBi(i=1 내지 n-1)의 단자 2는 연산 증폭기 1-(i+1)의 출력 단자에 접속되고, 스위치 SWBn의 단자 2는 예비 연산 증폭기 1-B의 출력 단자에 접속된다.

또한, 스위치 SWA1 내지 SWAn의 단자 1과 샘플링 회로 6-1 내지 6-n의 사이의 각 접속점에는, 스위치(2a)를 통하여 동작 확인 테스트용의 샘플링 신호인 신호 TSTR2가 공급되는 데이터 버스에 접속된다.

스위치 SWAㆍSWB의 접속 상태는 게이트 신호의 값에 기초하여 전환된다. 구체적으로는, 게이트 신호가 「H」일 때 단자 0과 단자 2가 접속(도통)되고, 게이트 신호가 「L」일 때 단자 0과 단자 1이 접속(도통)된다. 게이트 신호 TA1 내지 TAn은, 하기 수학식 3에 나타내는 논리식으로 나타내어지고, 게이트 신호 TB1 내지 TBn은, 하기 수학식 4에 나타내는 논리식으로 나타내어진다.

(통상 동작 시에 있어서의 계조 데이터의 샘플링)

도 25는 구동 회로(420)에서의 동작 확인 테스트 시의 샘플링 신호 STR1 내지 STR3, 샘플링 회로 6-1 내지 6-3으로부터의 출력, 신호 LS, 홀드 회로 7-1 내지 7-3으로부터의 출력 및 출력 단자 OUT로부터의 출력의 파형을 나타내는 도면이다. 샘플링 신호 STR1 내지 STR3은, 도시하지 않은 포인터용 시프트 레지스터에 의해 작성되는 펄스 신호이며, 각각 샘플링 회로 6-1 내지 6-3의 게이트에 입력되어, 샘플링 회로 6-1 내지 6-3의 동작을 제어한다. 도 25에서는 샘플링 신호는 샘플링 신호 STR3까지만 나타내어져 있지만, 구동 회로(420)에서는 샘플링 신호 STR1 내지 STRn이 각각 샘플링 회로 6-1 내지 6-n의 게이트에 입력된다. 또한, 참조용 샘플링 회로 6-A의 게이트에는, 동작 확인 테스트용의 샘플링 신호인 신호 TSTR1이 입력된다.

샘플링 신호 STR1이 「H」레벨인 기간, 샘플링 회로 6-1이 데이터 버스로부터의 계조 데이터 A를 샘플링하여 홀드 회로 7-1에 출력한다. 샘플링 신호 STR1이 「L」레벨이 된 후에는, 샘플링 회로 6-1은 샘플링 신호 STR1이 「L」레벨이 되기 직전의 계조 데이터(도 25에서는 계조 데이터 A)를 유지한다. 마찬가지로, 샘플링 신호 STR2는 샘플링 회로 6-2에 유지되는 계조 데이터를 결정하고, 샘플링 신호 STR3은 샘플링 회로 6-3에 유지되는 계조 데이터를 결정한다.

샘플링 회로 6-1 내지 6-n에 의한 데이터 버스로부터의 데이터 유지가 종료되면, 신호 LS를 「H」레벨로 한다. 신호 LS는 홀드 회로(7)의 게이트에 입력되어, 홀드 회로(7)의 동작을 제어한다. 신호 LS가 「H」레벨인 동안, 홀드 회로(7)는 각각에 접속되는 샘플링 회로(6)로부터의 계조 데이터를 취득하여 유지한다. 홀드 회로(7)는, 신호 LS가 「L」레벨이 된 후에도, 취득한 계조 데이터를 유지하므로, 출력 단자 OUT로부터는 홀드 회로(7)가 유지하는 계조 데이터에 기초한 계조 전압을 계속해서 출력할 수 있다. 또한, 상기의 동작으로부터 알 수 있는 바와 같이, LS가 「H」인 기간 이외에는, 데이터 버스에는 표시용 데이터가 공급되는 것이 통상이다.

(동작 확인 시에 있어서의 계조 데이터의 샘플링)

동작 확인 테스트에서는, 데이터 버스에, 통상 표시용의 계조 데이터 외에, 참조용 계조 데이터와 테스트용 계조 데이터를 공급한다. 통상 표시용의 계조 데이터, 참조용 계조 데이터 및 테스트용 계조 데이터를 공급하는 타이밍에 대하여, 도 26 및 도 27에 기초하여 설명한다.

도 26은 신호 LS, 신호 TCLK1, TCLK2, 게이트 신호 TA1 내지 TA3, TB1 내지 TB3, 테스트 신호 test1 내지 test3 및 테스트 신호 testA1 내지 testA3의 파형을 나타내는 도면이다.

도 26에 나타내는 신호 TCLK1, TCLK2는, 신호 LS를 소정 횟수 카운트할 때마다 「H」레벨이 되는 신호이다. 테스트 신호 test1 내지 testn은, 신호 TCLK2의 상승마다 순차적으로 「H」레벨이 된다. 이러한 test1 내지 testn은, 도 4에 도시하는 시프트 레지스터(301)와 마찬가지의 회로에 의해 생성할 수 있다.

여기서, 샘플링 회로 6-1, 홀드 회로 7-1, DAC 회로 8-1 및 연산 증폭기 1-1의 문제 검출에 대하여, 도 27에 기초하여 설명한다.

도 27은 도 26에 나타내는 신호 TCLK1, TCLK2가 교대로 「H」레벨이 되는 기간 전후에 있어서의 신호 LS, 신호 TCLK1, TCLK2, 게이트 신호 TA1, 테스트 신호 testA1, 게이트 신호 TB1, 테스트 신호 test1, 신호 TSTR1, TSTR2의 파형을 나타내는 도면이다. 신호 LS가 최초로 상승하는 타이밍 Tim1까지는 이들 신호는 모두 「L」레벨이며, 데이터 버스에는 통상 구동용의 계조 데이터가 공급된다.

(타이밍 Tim1)

신호 LS가 최초로 상승하는 타이밍 Tim1에서는, 도 24에 도시하는 구동 회로(420)는, 이하의 (1) 내지 (4)와 같이 동작한다.

(1) 신호 LS가 「H」레벨이 되고, 샘플링 회로(6)에 유지된 계조 데이터가 홀드 회로(7)에 전송된다.

(2) 테스트 신호 testA1이 「H」레벨이 되고, 수학식 3으로부터 게이트 신호 TA1 내지 TAn이 「L」레벨로부터 「H」레벨로 전환된다. 이에 의해, 스위치 SWA1 내지 SWAn에서는 단자 0과 단자 2가 접속되고, 샘플링 신호 STRi(i=1 내지 n-1)는 샘플링 회로 6-(i+1)에 입력되고, 샘플링 신호 STRn은 예비 샘플링 회로 6-B에 입력된다.

(3) 데이터 버스에는 통상 구동용의 계조 데이터 대신에 자기 검출에 사용하는 참조용 계조 데이터가 공급된다.

(4) 참조용 샘플링 회로 6-A의 게이트에 입력되는 신호 TSTR1을 「H」레벨로 함으로써, 참조용 샘플링 회로 6-A가 데이터 버스로부터 참조용 계조 데이터를 취득한다. 참조용 홀드 회로 7-A에 입력되는 신호 LS는 「H」레벨이므로, 동시에 참조용 계조 데이터는 참조용 샘플링 회로 6-A로부터 참조용 홀드 회로 7-A에 입력되고, 참조용 홀드 회로 7-A는 참조용 계조 데이터를 유지한다.

(타이밍 Tim2)

계속해서, 신호 LS가 하강하는 타이밍 Tim2에서는, 홀드 회로(7)와 DAC 회로(8)의 접속은 변경되지 않으므로, 홀드 회로 7-1에 유지되어 있는 계조 데이터는, DAC 회로 8-1에 의해 계조 전압으로 변환되어, 출력 단자 OUT1로부터 출력된다. 즉, 출력 단자 OUT1로부터 출력되는 계조 전압은, 타이밍 Tim1보다 전에 있어서의 샘플링 회로 6-1과 출력 단자 OUT1의 접속 관계를 유지한 상태에서 출력 단자 OUT1로부터 출력되는 계조 전압과 동일하다. 마찬가지로 출력 단자 OUT2 내지 OUTn으로부터의 계조 전압은, 타이밍 Tim1보다 전에 있어서의 샘플링 회로 6-2 내지 6-n과 출력 단자 OUT2 내지 OUTn의 접속 관계를 유지한 상태에서 출력 단자 OUT2 내지 OUTn으로부터 출력되는 계조 전압과 각각 동일하다.

(타이밍 Tim3)

다음에 신호 LS가 상승하는 타이밍 Tim3에 있어서, 구동 회로(420)는, 이하의 (1) 내지 (6)과 같이 동작한다.

(2) 테스트 신호 test1이 「H」레벨이 되고, 수학식 4로부터 게이트 신호 TB1 내지 TBn이 「L」레벨로부터 「H」레벨로 전환된다. 이에 의해, 스위치 SWB1 내지 SWBn에서는 단자 0과 단자 2가 접속되고, 출력 단자 OUTi(i=1 내지 n-1)는 연산 증폭기 1-(i+1)에 입력되고, 출력 단자 OUTn은 예비 연산 증폭기 1-B에 입력된다. 이에 의해, 샘플링 회로 6-1, 홀드 회로 7-1, DAC 회로 8-1 및 연산 증폭기 1-1은 표시 패널(80)의 구동과는 무관계로 된다.

(3) 데이터 버스에는 통상 구동용의 계조 데이터 대신에 자기 검출에 사용하는 테스트용 계조 데이터가 공급된다.

(4) 신호 TSTR2가 「H」레벨이 되고, 테스트 신호 testA1이 「H」레벨이기 때문에, 신호 TSTR2가 샘플링 회로 6-1의 게이트에 입력된다. 이에 의해, 샘플링 회로 6-1은 데이터 버스로부터 테스트용 계조 데이터를 취득한다. 또한, 홀드 회로 7-1에 입력되는 신호 LS는 「H」레벨이므로, 동시에 테스트용 계조 데이터는 샘플링 회로 6-1로부터 홀드 회로 7-1에 입력되고, 홀드 회로 7-1은 테스트용 계조 데이터를 유지한다.

(5) 테스트 신호 test1이 「H」레벨이고, 반전 테스트 신호 testB1이 「L」레벨이므로, 연산 증폭기 1-1은 비교기로서 기능한다. 여기서, 이에 의해 DAC 회로 8-1로부터는 테스트용 출력 신호가 연산 증폭기 1-1의 정극성 입력 단자에 입력되고, 참조용 DAC 회로 8-A로부터는 참조 출력 신호가 연산 증폭기 1-1의 부극성 입력 단자에 입력된다.

(6) 연산 증폭기 1-1로부터의 출력은 판정 회로 3-1에 입력되고, 판정 회로 3-1에서는, 자신이 기억한 기대값과 연산 증폭기 1-1로부터의 출력을 비교한다. 당해 기대값은 참조용 계조 데이터 및 테스트용 계조 데이터에 기초하여 설정할 수 있다. 이에 의해, 1열째의 출력 회로의 문제를 검출한다.

타이밍 Tim3부터 다음에 신호 LS가 하강하는 타이밍 Tim4까지의 동안, 샘플링 회로 6-1, 홀드 회로 7-1, DAC 회로 8-1 및 연산 증폭기 1-1은 표시 패널(80)의 구동과는 무관계이므로, 표시 패널(80)의 구동을 행하면서, 1열째의 출력 회로의 기능 동작의 확인을 행하는 것이 가능하게 된다.

(타이밍 Tim4)

데이터 버스에는 테스트용 계조 데이터 대신에 통상 구동용의 계조 데이터가 공급된다. 또한, 구동 회로(420)는 타이밍 Tim3에서의 접속 상태에서, 표시 패널에 계조 전압의 출력을 계속한다.

(타이밍 Tim5)

또한 다음에 신호 LS가 상승하는 타이밍 Tim5에서는, 통상 구동용의 계조 데이터 대신에 데이터 버스에 참조용 계조 데이터가 공급된다. 또한, 참조용 샘플링 회로 6-A의 게이트에 입력되는 신호 TSTR1이 다시 「H」레벨이 되고, 참조용 샘플링 회로 6-A, 참조용 홀드 회로 7-A에 참조용 계조 데이터가 유지된다.

(타이밍 Tim6)

타이밍 Tim5의 다음에 신호 LS가 하강하는 타이밍 Tim6에서는, 데이터 버스에는 참조용 계조 데이터 대신에 통상 구동용의 계조 데이터가 공급된다. 구동 회로(420)는 타이밍 Tim3에서의 접속 상태에서, 표시 패널에 계조 전압의 출력을 계속한다.

(타이밍 Tim7)

타이밍 Tim6의 다음에 신호 LS가 상승하는 타이밍 Tim7에서는, 데이터 버스에는 통상 구동용의 계조 데이터 대신에 테스트용 계조 데이터가 공급된다. 동시에, 신호 TSTR2를 「H」레벨로 하여, 샘플링 회로 6-1 및 홀드 회로 7-1에 테스트용 계조 데이터를 유지시킨다. 이에 의해, 타이밍 Tim3과 마찬가지로, 참조용 홀드 회로 7-A에는 참조용 계조 데이터가 유지되고, 홀드 회로 7-1에는 테스트용 계조 데이터가 유지되고 있는 상태가 된다. 연산 증폭기 1-1은 비교기로서 기능하여, 타이밍 Tim3과 마찬가지로 1열째의 출력 회로의 문제의 검출을 행한다.

여기서, 타이밍 Tim5, Tim7에서 데이터 버스에 공급되는 참조용 계조 데이터 및 테스트용 계조 데이터를, 타이밍 Tim1, Tim3에서 데이터 버스에 공급되는 참조용 계조 데이터 및 테스트용 계조 데이터와 각각 상이하게 함으로써, 1열째의 출력 회로의 문제의 검출을 다른 참조용 계조 데이터 및 테스트용 계조 데이터에 의해 복수회 행할 수 있다. 참조용 계조 데이터 및 테스트용 계조 데이터를 변경 가능한 횟수는, 신호 TCLK1, TCLK2의 주기에 포함되는 신호 LS의 횟수에 의해 결정된다. 따라서, 신호 TCLK1, TCLK2 및 신호 LS를 생성하는 회로를 적절히 변경하여, 상기 횟수를 결정하면 된다.

도 26에 도시한 바와 같이, 신호 TCLK1의 2회째의 상승에서 테스트 신호 testA2가 상승하므로, 샘플링 신호 STR을 공급하는 데이터 버스와 샘플링 회로(6)의 접속이 변경되고, 동작 확인 대상이 되는 출력 회로가 변경된다. 이와 같이, 동작 확인 대상이 되는 출력 회로를 순차적으로 변경하여, 참조용 출력 회로와 비교를 행함으로써, 모든 출력 회로의 문제의 검출을 행할 수 있다.

또한, 도 24에 도시하는 구동 회로(420)에서는, 참조용 DAC 회로 8-A에 접속되는 참조용 샘플링 회로 6-A는, 다른 샘플링 회로(6)와 공통의 데이터 버스에 접속되어 있지만, 참조용 샘플링 회로 6-A가 접속되는 전용 데이터 버스를, 상기 공통의 데이터 버스와는 별도로 설치하는 것도 가능하다.

이에 대해, 동작 확인 대상이 되는 샘플링 회로 6-1 내지 6-n, 홀드 회로 7-1 내지 7-n 및 DAC 회로 8-1 내지 8-n에 대해서는, 데이터 버스를 전용으로 설치한 경우, 칩에서의 점유 면적이 많아져 공통화한 쪽이 칩 면적에서 유리하다.

그러나, 참조용 샘플링 회로 6-A가 접속되는 전용 데이터 버스를, 공통의 데이터 버스와는 별도로 설치한 경우, 구동 회로(420)가 탑재되는 칩의 점유 면적이 커지므로, 참조용 샘플링 회로 6-A가 접속되는 데이터 버스와, 샘플링 회로 6-1 내지 6-n이 접속되는 데이터 버스를 공통화한 쪽이 칩의 점유 면적을 작게 할 수 있다. 단, 참조용 DAC 회로 8-A는 표시 패널(80)의 구동에는 사용되지 않고, 또한 참조용 DAC 회로 8-A는 구동 회로(420)에 1개만 설치되므로, 참조용 샘플링 회로 6-A가 접속되는 데이터 버스를 전용으로 설치하여도, 칩의 점유 면적은 그다지 커지지 않는다. 따라서, 참조용 샘플링 회로 6-A가 접속되는 데이터 버스와 샘플링 회로 6-1 내지 6-n이 접속되는 데이터 버스를 반드시 공통화할 필요는 없다.

또한, 참조용 샘플링 회로 6-A가 접속되는 데이터 버스를 전용으로 설치함으로써, 도 27에 나타내는 타이밍 Tim5에 있어서의 참조용 계조 데이터의 공급이 불필요하게 된다. 따라서, 타이밍 Tim5에서, 타이밍 Tim3에 있어서 공급된 테스트용 계조 데이터와는 다른 테스트용 계조 데이터를 공급함으로써, 출력 회로의 문제 검출을 복수회 행할 수 있으므로, 동작 확인 테스트의 시간 단축이 가능하게 된다.

[실시 형태의 총괄]

상기의 실시 형태 1 및 2에서는, 통상의 출력 회로, 예비 출력 회로 및 참조용 출력 회로를 설치하여, 각 출력 회로의 비교와 표시 패널의 구동을 동시에 행하고, 표시 패널을 구동하는 출력 회로의 전환은, DAC 회로와 홀드 회로의 접속 및 연산 증폭기와 출력 단자의 접속을 전환함으로써 행하고 있다. 또한, 실시 형태 3 및 4에서는, 통상의 출력 회로 및 예비 출력 회로를 설치하여, 각 출력 회로의 비교와 표시 패널의 구동을 동시에 행하고, 표시 패널을 구동하는 출력 회로의 전환은, 샘플링 회로와 홀드 회로의 접속 및 연산 증폭기와 출력 단자의 접속을 전환함으로써 행하고 있다. 또한, 실시 형태 5에서는, 통상의 출력 회로, 예비 출력 회로 및 참조용 출력 회로를 설치하여, 각 출력 회로의 비교와 표시 패널의 구동을 동시에 행하고, 표시 패널을 구동하는 출력 회로의 전환은, 데이터 버스와 샘플링 회로의 접속 및 연산 증폭기와 출력 단자의 접속을 전환함으로써 행하고 있다.

단, 표시 패널을 구동하는 출력 회로의 전환은, 상기 실시 형태 1 내지 5에 한정되지 않는다. 예를 들어, 통상의 출력 회로, 예비 출력 회로 및 참조용 출력 회로를 설치하여, 각 출력 회로의 비교와 표시 패널의 구동을 동시에 행하고, 표시 패널을 구동하는 출력 회로의 전환은, 샘플링 회로와 홀드 회로의 접속 및 연산 증폭기와 출력 단자의 접속을 전환함으로써 행하여도 된다. 또한, 통상의 출력 회로 및 예비 출력 회로를 설치하여, 각 출력 회로의 비교와 표시 패널의 구동을 동시에 행하고, 표시 패널을 구동하는 출력 회로의 전환은, 홀드 회로와 샘플링 회로의 접속 및 연산 증폭기와 출력 단자의 접속을 전환함으로써 행하여도 된다. 이와 같이, 표시 패널을 구동하는 출력 회로를 전환하는 방법은, 각 출력 회로의 비교와 표시 패널의 구동을 동시에 행할 수 있는 범위에서 적절히 변경할 수 있다.

또한, 실시 형태 1, 2 및 5에서는, 통상의 출력 회로로부터 1개를 선택하여, 선택되는 출력 회로와 참조용 출력 회로를 비교하는 구성이었지만, 선택되는 출력 회로의 수는 2 내지 n개이어도 된다. 또한, 실시 형태 3 및 4에서는, 통상의 출력 회로로부터 2개를 선택하여, 선택되는 출력 회로끼리를 비교하는 구성이었지만, 선택되는 출력 회로의 수는 4 내지 n개의 짝수이어도 된다. 어느 경우도 예비 출력 회로를, 선택되는 출력 회로의 수와 동수 이상 설치하고, 출력 단자에의 접속을, 선택되는 출력 회로로부터 예비 출력 회로로 전환함으로써, 표시 불량을 발생시키지 않고 동작 확인을 행할 수 있다.

또한, 실시 형태 1, 2 및 5에 있어서, 선택되는 출력 회로의 수가 2개 이상인 경우, 참조용 출력 회로는 2개 이상이어도 되고, 1개만이어도 된다. 선택되는 출력 회로의 수가 2개 이상이고, 참조용 출력 회로가 1개뿐인 경우, 선택된 출력 회로를 1개씩 전환하여 참조용 출력 회로와 비교하여도 되며, 참조용 출력 회로를 복수의 비교 수단에 접속하여 동시에 비교를 행하여도 된다.

또한, 상기의 각 실시 형태에서는, 각 출력 회로가 계조 전압을 출력하는 구성이었지만, 이에 한정되지 않고, 액정 표시 장치가 STN 방식인 경우에는, 각 출력 회로가 계조 전압 이외의 영상 신호를 출력하는 구성이어도 된다.

본 발명은 상술한 각 실시 형태에 한정되는 것이 아니며, 청구항에 나타낸 범위에서 다양한 변경이 가능하고, 다른 실시 형태에 각각 개시된 기술적 수단을 적절히 조합하여 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.

<산업상 이용가능성>

본 발명은 출력 회로의 결함의 검출 및 자기 수복의 구체적인 수단을 구비하고, 보다 용이하게 출력 회로의 문제에 대처 가능한 표시 구동용 집적 회로를 구비한 표시 장치를 제공하는 것이며, 특히, 통상의 표시 패널의 구동을 행하면서, 표시 불량을 발생시키지 않고 자기 검출 및 자기 수복을 행할 수 있는 액정 표시 장치에 적합하다. 또한, 본 발명은 액정 표시 장치뿐만 아니라, 다른 표시 장치에도 적용 가능하다.

1-1 내지 1-n, 1-A 내지 1-D: 연산 증폭기
3-1 내지 3-n, 3-C, 3-D: 판정 회로(판정 수단)
6-1 내지 6-n, 6-A, 6-B: 샘플링 회로
7-1 내지 7-n, 7-A 내지 7-D: 홀드 회로
8-1 내지 8-n, 8-A 내지 8-D: DAC 회로(디지털 아날로그 컨버터)
10: 소스 드라이버(구동 회로)
20, 120, 220, 320, 420: 구동 회로
30: 출력 회로 블록(제1 출력 회로)
40: 예비 출력 회로 블록(제2 출력 회로)
41: 참조 출력 회로 블록(제3 출력 회로)
50: 비교 판정 회로(비교 수단, 판정 수단, 자기 검출ㆍ자기 수복 수단)
60, 160, 260, 360: 전환 회로(전환 수단, 자기 검출ㆍ자기 수복 수단)
61, 161, 261, 361, 461: 전환 회로(제어 수단, 자기 검출ㆍ자기 수복 수단)
80: 표시 패널
90, 190, 290, 390, 490: 표시 장치
SWA1 내지 SWAn: 스위치(제어 회로)
SWB1 내지 SWBn: 스위치(전환 회로)
TDATA: 테스트용 데이터 버스(데이터 버스)

Claims

표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 자신의 불량을 검출하여 수복하는 수단을 갖는 구동 회로로서,
입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와,
입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 p개 이상(p는 1 이상 n 이하의 자연수)의 제2 출력 회로와,
상기 출력 단자에 접속되지 않고, 입력 데이터를 영상 신호로 변환하는 제3 출력 회로와,
상기 제1 출력 회로로부터 p개의 출력 회로를 선택하고, 상기 출력 단자와의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 p개의 출력 회로를 상기 출력 단자에 접속하는 전환 수단과,
선택된 제1 출력 회로로부터의 영상 신호와, 상기 제3 출력 회로로부터의 영상 신호를 비교하는 비교 수단과,
상기 비교 수단의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 수단을 구비하는 것을 특징으로 하는 구동 회로.
제1항에 있어서, 상기 전환 수단은,
q번째부터 q+p-1번째(q+p-1은 n 이하의 자연수)의 상기 제1 출력 회로가 선택된 경우, r번째(r은 q 미만의 자연수)의 상기 출력 단자에 r번째의 상기 제1 출력 회로를 접속함과 함께, s번째(s는 q 이상 n-p 이하의 자연수)의 상기 출력 단자에 s+p번째의 상기 제1 출력 회로를 접속하고, t번째(t는 n-p 초과 n 이하의 자연수)의 상기 출력 단자에 상기 제2 출력 회로를 접속하는 것을 특징으로 하는 구동 회로.
제1항에 있어서, 상기 전환 수단은, 상기 선택된 제1 출력 회로가 접속을 분리한 출력 단자와 상기 제2 출력 회로를 접속하는 것을 특징으로 하는 구동 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 입력 데이터가 공급되는 데이터 버스를 통하여, 상기 제1 내지 제3 출력 회로에 상기 입력 데이터를 입력하는 제어 수단을 구비하고,
상기 제어 수단은, 상기 선택된 제1 출력 회로에 입력되는 입력 데이터와, 상기 제3 출력 회로에 입력되는 입력 데이터가 다른 값의 입력 데이터가 되도록 제어하는 것을 특징으로 하는 구동 회로.
제4항에 있어서, 상기 데이터 버스는 제1 내지 제3 데이터 버스로 구성되고,
상기 제어 수단은,
상기 제1 데이터 버스를 통하여, 상기 선택된 제1 출력 회로를 제외한 제1 출력 회로와 상기 제2 출력 회로에 상기 입력 데이터를 입력하고,
상기 제2 데이터 버스를 통하여, 상기 선택된 제1 출력 회로에 상기 입력 데이터를 입력하고,
상기 제3 데이터 버스를 통하여, 상기 제3 출력 회로에 상기 입력 데이터를 입력하는 것을 특징으로 하는 구동 회로.
제4항에 있어서, 상기 제어 수단은, 1개의 데이터 버스를 통하여 상기 제1 내지 제3 출력 회로에 상기 입력 데이터를 입력하는 것을 특징으로 하는 구동 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 영상 신호가 계조 전압이며, 상기 제1 내지 제3 출력 회로는, 상기 입력 데이터를 상기 계조 전압으로 변환하는 디지털 아날로그 컨버터를 구비하고,
상기 비교 수단은, 상기 선택된 제1 출력 회로에 구비되는 디지털 아날로그 컨버터로부터의 계조 전압과, 상기 제3 출력 회로에 구비되는 디지털 아날로그 컨버터로부터의 계조 전압을 비교하는 것을 특징으로 하는 구동 회로.
제7항에 있어서, 상기 제1 출력 회로는, 상기 디지털 아날로그 컨버터의 출력 버퍼로서 연산 증폭기를 구비하고,
상기 연산 증폭기는, 상기 연산 증폭기를 구비하는 제1 출력 회로가 상기 전환 수단에 의해 선택되어 상기 출력 단자와 접속되어 있지 않을 때에 비교기로서 동작하고,
상기 비교 수단은, 상기 비교기로서 동작하는 연산 증폭기인 것을 특징으로 하는 구동 회로.
제8항에 있어서, 상기 제3 출력 회로는, 상기 비교기로서 동작하는 연산 증폭기에 접속되는 것을 특징으로 하는 구동 회로.
제8항에 있어서, 상기 연산 증폭기는, 상기 연산 증폭기를 구비하는 제1 출력 회로가 상기 출력 단자와 접속되어 있을 때에, 볼티지 팔로워로서 동작하는 것을 특징으로 하는 구동 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 판정 수단은, 상기 선택된 제1 출력 회로 및 상기 제3 출력 회로에 각각 입력되는 입력 데이터에 대응하는, 상기 비교 수단으로부터의 비교 결과를 기대값으로서 기억하고 있고,
상기 비교 결과와 상기 기대값이 상이한 경우에, 상기 선택된 제1 출력 회로를 불량하다고 판정하는 것을 특징으로 하는 구동 회로.
표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와, 자신의 불량을 검출하여 수복하는 수단을 갖는 구동 회로로서,
입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와,
입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 u개 이상(u는 2 이상 n 이하의 짝수)의 제2 출력 회로와,
상기 제1 출력 회로로부터 u개의 출력 회로를 선택하고, 상기 출력 단자와의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 u개의 출력 회로를 상기 출력 단자에 접속하는 전환 수단과,
선택된 제1 출력 회로 중 임의의 2개를 제1 선택 출력 회로 및 제2 선택 출력 회로로 하여, 상기 제1 선택 출력 회로로부터의 영상 신호와, 상기 제2 선택 출력 회로의 영상 신호를 비교하는 비교 수단과,
상기 비교 수단의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 수단을 구비하는 것을 특징으로 하는 구동 회로.
제12항에 있어서, 상기 전환 수단은,
v번째부터 v+u-1번째(v+u-1은 n 이하의 자연수)의 상기 출력 회로가 선택된 경우, w번째(w는 v 미만의 자연수)의 상기 출력 단자에 w번째의 상기 제1 출력 회로를 접속함과 함께, x번째(x는 v 이상 n-u 이하의 자연수)의 상기 출력 단자에 x+u번째의 상기 제1 출력 회로를 접속하고, y번째(y는 n-u 초과 n 이하의 자연수)의 상기 출력 단자에 상기 제2 출력 회로를 접속하는 것을 특징으로 하는 구동 회로.
제12항에 있어서, 상기 전환 수단은, 상기 선택된 제1 출력 회로가 접속을 분리한 출력 단자와 상기 제2 출력 회로를 접속하는 것을 특징으로 하는 구동 회로.
제12항 내지 제14항 중 어느 한 항에 있어서, 상기 제1 및 제2 출력 회로에 상기 입력 데이터를 입력하는 제어 수단을 구비하고,
상기 제어 수단은, 상기 제1 선택 출력 회로에 입력되는 입력 데이터와, 상기 제2 선택 출력 회로에 입력되는 입력 데이터가 다른 값의 입력 데이터가 되도록 제어하는 것을 특징으로 하는 구동 회로.
제12항 내지 제14항 중 어느 한 항에 있어서, 상기 영상 신호가 계조 전압이며, 상기 제1 출력 회로는, 상기 입력 데이터를 상기 계조 전압으로 변환하는 디지털 아날로그 컨버터를 구비하고,
상기 비교 수단은, 상기 제1 선택 출력 회로에 구비되는 디지털 아날로그 컨버터로부터의 계조 전압과, 상기 제2 선택 출력 회로에 구비되는 디지털 아날로그 컨버터로부터의 계조 전압을 비교하는 것을 특징으로 하는 구동 회로.
제16항에 있어서, 상기 제1 출력 회로는, 상기 디지털 아날로그 컨버터의 출력 버퍼로서 연산 증폭기를 구비하고,
상기 연산 증폭기는, 상기 연산 증폭기를 구비하는 제1 출력 회로가 상기 전환 수단에 의해 선택되어 상기 출력 단자와 접속되어 있지 않을 때에 비교기로서 동작하고,
상기 비교 수단은, 상기 비교기로서 동작하는 연산 증폭기인 것을 특징으로 하는 구동 회로.
제17항에 있어서, 상기 연산 증폭기는, 상기 연산 증폭기를 구비하는 제1 출력 회로가 상기 출력 단자와 접속되어 있을 때에, 볼티지 팔로워로서 동작하는 것을 특징으로 하는 구동 회로.
제12항 내지 제14항 중 어느 한 항에 있어서, 상기 판정 수단은, 상기 제1 선택 출력 회로와 상기 제2 선택 출력 회로에 입력되는 입력 데이터에 대응하는, 상기 비교 수단으로부터의 비교 결과를 기대값으로서 기억하고 있고,
상기 비교 결과와 상기 기대값이 상이한 경우에, 상기 선택된 제1 출력 회로를 불량하다고 판정하는 것을 특징으로 하는 구동 회로,
제16항에 있어서, 상기 제1 및 제2 출력 회로에 상기 입력 데이터를 입력하는 제어 수단을 구비하고,
상기 제어 수단은, 상기 제1 선택 출력 회로에 입력되는 입력 데이터와, 상기 제2 선택 출력 회로에 입력되는 입력 데이터가 다른 값의 입력 데이터가 되도록 제어하고,
상기 제1 출력 회로는,
상기 입력 데이터를 시분할로 취득하여 유지하는 샘플링 회로와,
상기 샘플링 회로에 유지된 입력 데이터를 시분할로 취득하여 상기 디지털 아날로그 컨버터에 출력하는 홀드 회로를 구비하고,
상기 제어 수단은,
통상 구동 시에, 상기 샘플링 회로에 상기 입력 데이터를 입력하고, 자기 검출 시에, 상기 선택된 제1 출력 회로의 디지털 아날로그 컨버터에 상기 입력 데이터를 입력하는 것을 특징으로 하는 구동 회로.
제1항 내지 제3항 및 제12항 내지 제14항 중 어느 한 항에 기재된 구동 회로를 구비하고 있는 것을 특징으로 하는 표시 장치.
표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와,
입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와,
입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 p개 이상(p는 1 이상 n 이하의 자연수)의 제2 출력 회로와,
상기 출력 단자에 접속되지 않고, 입력 데이터를 영상 신호로 변환하는 제3 출력 회로를 구비하는 구동 회로의 불량을 검출하여 수복하는 자기 검출ㆍ자기 수복 방법으로서,
상기 제1 출력 회로로부터 p개의 출력 회로를 선택하여, 선택된 제1 출력 회로와 상기 출력 단자의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 p개의 출력 회로를 상기 출력 단자에 접속하는 전환 스텝과,
상기 선택된 제1 출력 회로로부터의 영상 신호와, 상기 제3 출력 회로로부터의 영상 신호를 비교하는 비교 스텝과,
상기 비교 스텝의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 스텝을 갖는 것을 특징으로 하는 자기 검출ㆍ자기 수복 방법.
표시 장치에 영상 신호를 출력하는 n개(n은 2 이상의 자연수)의 출력 단자와,
입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 n개의 제1 출력 회로와,
입력 데이터를 영상 신호로 변환함과 함께, 상기 출력 단자에 분리 가능하게 접속된 u개 이상(u는 2 이상 n 이하의 짝수)의 제2 출력 회로를 구비하는 구동 회로의 불량을 검출하여 수복하는 자기 검출ㆍ자기 수복 방법으로서,
상기 제1 출력 회로로부터 u개의 출력 회로를 선택하여, 선택된 제1 출력 회로와 상기 출력 단자의 접속을 분리함과 함께, 상기 제2 출력 회로로부터 u개의 출력 회로를 상기 출력 단자에 접속하는 전환 스텝과,
상기 선택된 제1 출력 회로 중 임의의 2개를 제1 선택 출력 회로 및 제2 선택 출력 회로로 하여, 상기 선택된 제1 선택 출력 회로로부터의 영상 신호와, 상기 제2 선택 출력 회로로부터의 영상 신호를 비교하는 비교 스텝과,
상기 비교 스텝의 비교 결과에 기초하여, 상기 선택된 제1 출력 회로가 불량인지의 여부를 판정하는 판정 스텝을 갖는 것을 특징으로 하는 자기 검출ㆍ자기 수복 방법.