JP2624750B2

JP2624750B2 - 液晶表示装置

Info

Publication number: JP2624750B2
Application number: JP63051497A
Authority: JP
Inventors: 淳一大和田; 雅明北島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-07
Filing date: 1988-03-07
Publication date: 1997-06-25
Anticipated expiration: 2012-06-25
Also published as: JPH01225996A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は大規模半導体回路及び素子に係り、特にウエ
ーハスケールインテグレーシヨン素子（WSI素子）や薄
膜トランジスタ（TFT）を用いたアクテイブマトリクス
液晶デイスプレイなどの大規模素子に好適な回路及び装
置に関する。

〔従来の技術〕

近年、半導素子の大規模化に伴い、半導体ウエハ上に
大面積のチツプ上に回路を構成する技術や、大面積のガ
ラス基板上にTFTを形成し液晶と組み合せて表示を行う
いわゆるアクテイブマトリクスデイスプレイが活発に研
究されている。これらの大規模化の最大の問題の１つと
して、大規模化に伴う歩留りの低下があげられる。特に
WSIやアクテイブマトリクスデイスプレイの内蔵駆動回
路が断線や短絡あるいはトランジスタの破損等の原因に
より回路動作が正常になされなくなつた場合には、装置
全体の機能がそこなわれたり、また、製造工程中に欠陥
が発生した場合には素子が不良であるとして製品として
使用できなくなる。

これを救済する手段として、回路の必要な部分を複数
個設けて、正常に動作する回路に信号を転送し、全体と
しての動作に支障がないようにする方式や、単体のトラ
ンジスタに関しても複数個を並列や直列に接続して故障
した素子を補う方法により動作を正常にする方式が考案
されている。

これらの方式を実現する方法として例えば特開昭60−
64394号公報，特開昭60−82870号公報，特開昭60−1647
91号公報，特開昭62−10696号公報などがあげられる。

〔発明が解決しようとする課題〕

これらの従来技術は、回路構成を多重化して欠陥部を
救済するという簡単な構成であるが、回路の規模が大き
くなつた場合には予備の回路の規模もそれにつれて大き
くなり、全体の回路規模が大きくなり過ぎるという問題
がある。また、回路の欠陥の発生箇所を同定して、それ
に必要な対策を講ずる時に自動的に対策を実行すること
ができないため、工程が複雑となるという問題がある。

本発明の目的は、欠陥部が発生しても、少ない予備回
路により欠陥部を自動的に回避し、欠陥部が回路全体の
動作に影響を及ぼさない回路構成を提案することにあ
る。

〔課題を解決するための手段〕

上記目的は、回路を複数の小単位の回路（以下回路ユ
ニツトと呼ぶ）に分け、かつ複数の回路ユニツトに対
し、ユニツト回路より大幅に数少ないユニツト回路と同
様な構成の補助ユニットを配置し、複数の回路ユニット
の少なくとも１つが動作不良を生じた場合に、補助ユニ
ットがこの動作不良の回路ユニットに代用されるように
することにより達成される。補助ユニットに接続される
出力線は、複数の回路ユニットに接続される出力線のそ
れぞれに切り替えられるように配置される。

〔作用〕

欠陥部の検出は、回路全体を動作させる時に自動的に
各ユニツト回路の出力の状態を検査しておき、その情報
をもとに欠陥部の位置を回避するように補助ユニットを
代用することにより液晶表示装置の信頼性の向上と歩留
まりの改善が可能となる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。多
数のユニツト回路２はC₁₁,C₁₂,…,C₅₄のようにアレイ状
に配列され、それらはバスライン１により接続されてい
る。各ユニツト回路間にはスイツチ回路３を接続してお
り、信号電圧の伝達方向の制御を行つている。ユニツト
回路が全て正常に動作している場合には信号電圧はバス
ラインのB_i1からC₁₁,C₂₁,…,C₅₁と通りB_o1に出力され、
B_i2,B_i3…,B_i5についてもそれぞれB_o2,B_o3…B_o5に出力
される。あるいは信号電圧の伝達方向は上記のように整
然と１本のバスラインを伝達される必要はなく、各スイ
ツチにより伝達方向を別なバスラインに伝える動作、あ
るいはユニツト回路の動作が双方向性であればB_o側より
B_i側に信号電圧を伝達するような動作も可能である。こ
れらの伝達方向の制御はスイツチ制御用回路10から発生
したスイツチ制御用信号がスイツチ制御ライン４により
各スイツチに送られ、スイツチの制御を行うことにより
実現できる。

ここで例えば、回路中に欠陥が発生した場合を考え
る。図中の回路C₃₂が正常に動作しないとすると、B_i2か
ら入力した信号電圧はC₁₂,S₁₂,C₂₂,S₂₂と伝達されC₃₂で
止まり、S₃₂には出力されなくなる。ここでB_i2の入力電
圧として、試験的に出力が検査可能なパルス列を入力
し、S₁₂をS₁₁,S_a1方向にも出力できるようにスイツチを
設定し、迂回ライン６を経由し検出回路９に入力されC
₁₂が正常に動作するかどうかを検査する。C₁₂から出力
された電圧は回路C₂₂にも印加されC₂₂の出力はスイツチ
回路S₂₂を、S₂₁,S_a2、迂回ライン６を経由するように設
定して、検出回路９に入力し、C₂₂が正常に動作するか
を検査する。このような動作を次々にくり返すことによ
り回路の検査を行う。スイツチの切換えタイミングは信
号電圧の伝達にあわせて時分割的に行うか、あるいは各
バスラインを並列にして、スイツチを常時オン状態とす
ることにより検出するかは、回路の構成による。ここで
C₃₂に欠陥が発生すれば、S₃₂から正常な出力が得られな
いので、検出回路により、C₃₂が不良であることが判定
できる。この検査の動作を終了した時には検出回路９か
ら得られた判定情報は検査回路11に入力され、たとえ
ば、あらかじめ正常時の判定情報が入力されているメモ
リー回路中の情報と比較検討されるような方法により、
回路中のどの部分に欠陥が発生したかを判定する。この
判定方法はハード的あるいはソフト的な各種の方法が考
えられる。

この欠陥情報をもとに、実際の回路の動作時にはスイ
ツチ回路３及び５をスイツチ制御用回路10によりコント
ロールし、欠陥発生部を迂回するように回路を動作させ
る。回路C₃₂の欠陥に対しては、スイツチS₂₂を信号電圧
がS₂₁→S_a2→S_a3→S_a4→C_sub→S_b4→S_b3→S_a3→S₃₁→S
₃₂→C₄₂という経路で伝達することにより、C₃₂の欠陥を
回避することができる。予備回路ユニツトはC₁₁〜C₅₄ま
での回路と同じ構成で作られており、これらの回路の中
でどれかに欠陥が発生した場合でも同じような方法によ
り救済が可能である。

第２図はスイツチ回路５の具体的な構成例である。バ
スライン１に対して２個のスイツチ素子12を接続し、ス
イツチ制御ライン４によりコントロールする方法であ
る。通常の使用の場合には、スイツチｂを閉じて、次段
の回路に信号電圧を伝達する動作を行う。また回路の検
査及び、次段の回路が正常に動作しない場合にはスイツ
チａを閉じて迂回ライン13に前段の回路の出力信号電圧
を伝達するが、このときにはスイツチｂは次段の回路の
状態により閉じるか、開くかする。スイツチ制御ライン
４に印加する電圧は、スイツチ制御用回路より出力され
る。

スイツチ12を具体的に実現するには、MOSFET素子，ト
ランジスタ素子,TFT素子，アナログスイツチ回路等の３
端子デバイスが用いられる。

第３図はバスライン１が複数本ある場合のスイツチ回
路の構成を示した例であり、迂回ライン13も複数個形成
している。図ではスイツチ12は12aと12bとを、それぞれ
共通に１本のスイツチ制御ラインにより、開閉する構造
となつているが、必要に応じて、それぞれ個々のスイツ
チが制御できる構成も考えられる。

第４図は第２図の変形例である。スイツチ制御ライン
４の出力をインバータ回路14を介した電圧とともに２個
のスイツチ12a,12bをコントロールする方式である。イ
ンバータ回路の他にも各種のロジツク回路をスイツチ制
御ラインに接続し、多数のスイツチを効率良く制御する
ことが可能となる。

第５図は第４図の変形例である。スイツチ制御ライン
４の出力をメモリ回路15に保持することにより、１度入
力した状態を保ちつづけることができ、スイツチ制御ラ
インに印加する制御電圧の発生が容易になり、しかも、
低い周波数で実現できるようになる。メモリー回路とし
ては、フリツプフロツプ回路等が考えられる。

第６図は複数個のスイツチ12にそれぞれメモリー回路
15をとりつけて制御するようにした構成である。このよ
うな構成にすることにより、スイツチ制御ライン４を通
して、一度だけスイツチ制御信号を伝達することにより
スイツチの状態が決定されるので、スイツチ制御ライン
４の数を大幅に低減することができる。あとは必要に応
じて、スイツチの状態を変化させる部分だけにスイツチ
制御信号を印加することにより、信号の伝達方向を変化
させれば良い。

第７図及び第８図はスイツチ12をマトリクス状に構成
したスイツチ回路の例を示す。第８図ではスイツチの制
御にメモリ回路15を用いている。このようにマトリクス
構成とすることにより、バスライン１と迂回ライン13と
の結線をスイツチ12の選択により、自由に設定すること
ができるので、迂回ラインを有効に使用することができ
る。

第９図に欠陥部の検出回路の構成を示す。検出回路
は、各回路ユニツトから迂回ライン6,7を通して入力さ
れる信号を入力するための入力バツフア回路16,検出信
号情報を記憶するためのメモリー回路17,あらかじめ正
常時の検出信号情報を入力してあるメモリー回路18,2個
のメモリーの内容を比較するための比較回路19,比較回
路の出力情報を出力するための出力バツフアから構成さ
れる。

入力バツフア回路は迂回ライン6,7からの信号電圧を
増幅や波形整形あるいはデコード、一時的な記憶等の機
能を備えており、メモリー回路17に回路の動作状態を転
送する。メモリー回路17は入力バツフア回路から送られ
てくる欠陥の発生状態やその場所等の情報を記憶してお
く機能を有する。比較回路19は、２個のメモリー回路の
情報を読み出し比較検討を行い、正常動作時を想定した
情報が入力されているメモリー回路18の出力に対して、
現在の回路状態が違つている点を抽出し、出力する機能
を有する。出力バツフア20は出力電圧の波形整形と出力
情報の形成を行うものである。

メモリー回路18はROM（リードオンリーメモリー）で
もRAM（ランダムアクセスメモリー）でも良く、回路の
動作状態が記憶されており、対象とする回路に合せ記憶
する情報を入力しておく。このメモリー回路をもつこと
により、回路構成が変つた場合もメモリー回路の内容を
対象回路の構成に合わせられるので、検出回路９の回路
構成の大幅な変更をしなくても済む。

あるいは、メモリー回路２の中に、回路のパターンを
複数個入力しておき、メモリーの読み出しを変えること
により、対象とする回路の情報を引き出すことも可能で
ある。

第10図は第１図の構成の変形例である。欠陥部の検出
方法は第１図の場合と同じであるが、欠陥部を迂回する
時に、スイツチ回路を動作していない回路ユニツトに迂
回させる方法である。これを実現するためには、対象と
なる複数個の回路ユニツトのうち、少なくとも１つが動
作を休んでいることが必要であるが、たとえば回路ユニ
ツトがシフトレジスタの場合のように信号電圧を順次伝
達していくような機能の場合には、信号電圧を伝えた後
は回路ユニツトは動作を休止している状態であり、この
ような回路ユニツトを利用して信号電圧を迂回させてや
れば良い。

第10図の方法は全ての回路に対して適応できるもので
はないが、上記のように対象回路中に動作を休止してい
る（正常に動作するが、信号等が入力せず休んでいる場
合をいう）回路ユニツトが存在する場合には、予備回路
を形成する必要がないので、回路構成が簡単となり、有
効な方法である。

次に、本発明の構成の回路において通常の回路動作と
なるまでの欠陥検査のフローチヤートを第11図により説
明する。

まずはじめに電源オンして回路動作を開始する時に回
路内に検査用パルス電圧を発生する。これはあらかじめ
メモリー等に入力されていた検査用の情報等を読み出し
て電圧を発生する方法により実現できる。この検査用電
圧パルスの伝達に合わせてスイツチコントロールパルス
を発生し、各回路ユニツトの出力を迂回ラインを経由し
て検出回路に入力するようスイツチ回路を設定するもの
である。この動作により各ユニツト回路の情報が順次検
出回路に入力され、欠陥部の位置がメモリー回路に記憶
される。この情報とあらかじめ入力しておいた情報を比
較することにより修正するためのスイツチの構成が検査
回路あるいはさらにその上位のCPUなどにより決定され
る。ここでもし、修正可能な欠陥数より多い欠陥が発生
した場合には、回路は不良品として廃棄される。この判
定は回路を製造した直後の検査の段階であり、本発明の
回路構成により、大規模回路の検査の機能も実現でき
る。ここで修正が可能な場合には、欠陥部を迂回するよ
うにスイツチコントロールパルスを発生させ、通常の使
用状態において欠陥部が障害とならないようにスイツチ
回路を設定する。この設定が終了した後に通常の使用に
入る。

この検査は電源を投入した場合に実行する方法につい
て述べたものであるが、回路を使用中に回路動作に異常
をきたした時に、回路の使用を一時停止し、同様な検査
を実行することもできる。

以上述べた検査方法及び欠陥部の回避の方法は全て電
気的なスイツチのコントロールにより実行できるため高
速に検査，修正が実現できる。

第12図は第11図において述べた欠陥部検出及びスイツ
チの設定のフローを応用した回路の構成例を示したもの
である。回路ブロツクB₁₁,B₁₂,…B₃₃は第１図や第10図
で述べたような欠陥検出と救済の機能を有する回路であ
り、それぞれの間が信号バスライン25で接続されてい
る。また、各回路ブロツクからは、それぞれの内部の欠
陥の検出と欠陥部を迂回するためのスイツチの設定が終
了したことを伝えるための判定信号を伝達するバスライ
ン24が出力されており、これが判定回路23に入力してい
る。判定回路は全ての回路ブロツクから判定信号を受け
取り、全体の回路が準備完了と判定した後にスタート信
号を入出力回路（I/O回路）27に送り、処理すべき入力
信号が入力され、通常の回路動作を開始する。もし、１
つの回路ブロツクが設定不可能の判定信号を出した場合
には、そのブロツクに信号電圧が入力しないように信号
電圧の伝達方向を設定するか、あるいは、そのブロツク
の中の欠陥が発生したユニツト回路に信号が入力しない
ようにブロツク内の信号電圧の伝達方向を設定するか、
あるいは、回路全体が動作不能であるとして動作不能の
信号電圧を判定回路から出力するかのいずれかの処理を
行うようにする。

第12図に示したように、大規模回路の内部の検査及び
欠陥救済の手段を小さいブロツク毎に行うことにより、
これらの機能を短時間でかつ効率良く実行することがで
きるという利点が生まれる。また、それぞれの回路ブロ
ツク内に形成した欠陥検出及び検査回路は比較的簡単か
つ小規模に構成することができるため、回路全体として
見た回路構成が簡単になるという利点も出てくる。

第13図はこれまで述べた実施例を具体的な回路に適用
した一例を示したものである。この構成はアクテイブマ
トリクスデイスプレイの走査電圧を発生したり、ライン
センサの走査電圧を発生したり、WSIやLSI中で信号電圧
を順次転送したりするシフトレジスタ回路について示し
たものである。多段のシフトレジスタ回路を図１に述べ
たユニツト回路に相当した複数段のシフトレジスタ回路
SR_i-1,SR_i,SR_i+1…と、その出力を増幅するための増幅
回路A_i-1,A_i,A_i+1…に分けて構成する。信号バスライン
１は走査開始の信号電圧FSTを入力したり、あるいは信
号パルス列を入力したりする。予備回路としては、各シ
フトレジスタ回路と同じ構成のSR_subを設ける。この回
路の動作を第11図に示したフロー図にもとづいて説明す
る。まず始めに、検査用のパルス電圧を信号バスライン
１にコントロール回路28により印加する。コントロール
回路は各シフトレジスタ回路の転送クロツクも発生して
おり、SR_i-1,SR_i,…から検査用パルスが出力されるタイ
ミングに合わせて、スイツチ回路５を順次オンオフして
いく。この動作により、シフトレジスタ回路SR_i-1,SR_i,
…の各出力が迂回ライン６または迂回ライン７を経由し
て検出回路９に入力される。ここでもし、この回路中に
欠陥部が存在する場合、たとえば、SR_i中に欠陥が存在
する場合を仮定する。このときには、検査用パルス電圧
が入力されSR_i-1から検査用のパルス電圧が出力されて
も、次段のSR_iが欠陥回路であるためSR_iからの出力は得
られない。この場合には、検出回路内において、SR_iが
欠陥回路であるということが判定され、スイツチ回路の
設定電圧が、スイツチ制御用回路10よりスイツチ制御ラ
イン４を通して各スイツチに伝達される。SR_iに欠陥が
発生した場合には、SR_i-1出力→S₁→迂回ライン６→予
備シフトレジスタSR_sub入力→予備シフトレジスタSR_sub
出力→迂回ライン７→S₂→SR_i+1入力の順序で信号電圧
が伝達されるようにS₁,S₂を制御する。予備シフトレジ
スタは各シフトレジスタと同じ構成となつているためSR
_iの動作と全く同じ動作ができ、SR_subがSR_iの位置にお
きかわつたと考えられる。

このとき、再びコントロール回路28より検査用パルス
電圧を発生し、SR_i+1以下の回路の検査を同様な順序で
実行する。この一連の欠陥検出と欠陥部迂回のスイツチ
設定が終了した後、実際に表示部に表示を行うための電
圧をコントロール回路28から出力する。このとき、SR_i
が正常に動作しないため、SR_iの各段の出力電圧が得ら
れないため、ここでは、予備のシフトレジスタ回路SR
_subの各段の出力をスイツチS₃,S₄,S₅を切りかえること
により、増幅回路A_iより表示部に印加し、表示が全く正
常に実現できるようにしている。

ここで、この実施例に使用されるスイツチ回路として
は、前記の図２〜図８に示した例のスイツチ構成のうち
適したものを用いれば良い。

第13図に示した構成では、従来シフトレジスタ回路の
冗長設計法として、全く同じ構成のシフトレジスタ回路
を２列以上並列に形成したものに比較して予備の回路の
数を大幅に少なくできるため回路の構成が簡単にできる
という利点がある。また第13図では予備シフトレジスタ
を１個用いた構成について示したが、予備シフトレジス
タを２個以上複数個形成した構成も本実施例の範囲より
容易に考えられる。この場合には対象とする回路の中で
迂回できるシフトレジスタ回路が複数個となり、さらに
回路の信頼性を高めることが可能である。また、各シフ
トレジスタ回路の段数や対象とする回路中のシフトレジ
スタ回路個数は欠陥の発生頻度により任意に変更して設
定して良く、各回路の信頼性が向上し、製造工程中の欠
陥の発生確率が大幅に低減した場合には、予備の回路の
個数が対象とした回路の個数に対して大幅に少なくでき
るため、本実施例の有効性が増すことになる。

第14図はアクテイブマトリクスデイスプレイの信号側
駆動回路に本発明を適用した例である。信号側駆動回路
の構成に関してはこれまで各種の公知の構成が提案され
ているが、第14図の例は、信号入力バスライン１がSG₁,
SG₂,…に対して共通に設けられており、各信号側駆動回
路のブロツク内で信号駆動回路選択ラインに順次印加さ
れる信号駆動回路選択電圧の切り替えにより、信号入力
バスラインの信号電圧を順次入力する方式を示してお
り、各信号駆動回路の構成としては、信号入力バスライ
ンから電圧を入力するための並列に設けられたスイツチ
素子、入力した信号電圧を保持するためのラインメモ
リ、電圧を表示部に印加するための出力バツフア回路な
どからなつている。第14図が第13図と機能的に大きく異
なる点は、信号電圧の伝達が第13図では順次シフトレジ
スタ回路を介して転送されていたのに対して、第14図で
は各信号側駆動回路に対して信号電圧は一斉に印加さ
れ、信号電圧を転送する機能は持たないことである。

ここでたとえば信号駆動回路SG₂中に欠陥が発生した
場合について説明する。このときには、信号バスライン
の電圧はSG₁,SG₂,SG₃の全ての回路に印加されるが、SG₂
の出力が一部、または全て出力されなくなる。これを検
出回路９により検出して、スイツチ制御回路10により、
S₂,S₂₁〜S₂₅を切り替えて、SG₂のかわりに予備の信号回
路SG_subに信号駆動回路選択電圧を印加するようにS₂を
切りかえるとともにSG_subの出力が表示部30に印加され
るようにS₂₁〜S₂₅を切りかえる。この動作によりSG₂中
で発生した欠陥による表示部への影響はなくなり正常な
表示が実現できる。

第14図に示した構成の他にも、SG₁,SG₂,…の各回路の
一部、すなわち出力一本毎あるいは複数本毎に予備回路
を設けて欠陥発生部を一本毎にあるいは複数本毎に補う
方法や、あるいは信号回路の別々なブロツクにわたり欠
陥発生部を補う方法が実現できる。

第15図は第１図の実施例の変形例である。シフトレジ
スタ回路SR₁,SR₂は、前者がメインの回路後者が予備の
回路であり、この出力をスイツチ回路３により切り替え
検出回路に伝達してシフトレジスタ回路の特性を検査す
るとともに、もしSR₁中に欠陥が存在すればSR₂より電圧
を印加するようにスイツチ３を切りかえる。スイツチア
レイ回路SA₁,SA₂,…SA₄はシフトレジスタ回路の出力を
切りかえて表示部に走査用の電圧が印加されるようにす
る機能を有する。コントロール回路28はスイツチの切り
かえ用の電圧を発生したり、走査のスタート電圧を発生
する機能を持つ。

この回路構成のようにシフトレジスタ回路の出力部に
スイツチアレイ回路SA₁〜SA₄を設けることにより、検査
の対象となる回路数を大幅に低減することができる効果
がある。

第16図はこれまで述べたアクテイブマトリクスデイス
プレイの他に本発明を適用した例である。回路ユニツト
C₁₁,C₁₂,…C₁₂,C₂₂,…C₁₃,C₂₃,…,C₅₃は論理演算等の処
理を実行する回路である。これらの間を信号バスライン
により接続し、そのバスラインの途中にスイツチ回路３
と迂回配線６を配置接続した構成となつている。スイツ
チ回路３はスイツチ制御回路10と、その信号電圧を伝達
するためのスイツチ制御ライン４によりコントロールさ
れる。信号バスラインには回路ユニツト間の信号電圧が
双方向または一方方向に伝達される。また予備回路C
_sub1,C_sub2は回路ユニトツC₁₁〜C₅₃と同じ機能を有し、
さらに回路の検査機能も有する回路構成とする。

回路の動作としては、まずはじめに、通常の動作の前
にテスト用信号を発生させ、各ユニツト回路の機能を試
験し、その結果をC_sub1,C_sub2にそれぞれ入力し、回路
中の欠陥の位置を確認し、欠陥の発生した回路を迂回す
るようスイツチ回路３を設定するようにスイツチ制御回
路10から信号電圧を各スイツチに送る。たとえばC₂₂に
おいて欠陥が発生した場合C₂₁からの信号電圧はスイツ
チ回路３と迂回配線６を通してC_sub1に入力されるよう
に、またC₂₃からの電圧はC_sub2に入力されるように設定
する。C_sub1,C_sub2はそれぞれC₂₂と同じ機能を有するよ
うにしておき、C₂₁側あるいはC₂₃側から見て、あたかも
C₂₂とデータの交換を行つているように動作が実現でき
る。C_sub1とC_sub2とのデータの交換は配線36を使用して
実行する。

第17図にC_sub1,C_sub2の回路構成の一例を示す。迂回
配線６の入力を切り替える切り替え回路37と回路37の出
力を受けとる複数個の回路、ここではたとえば第図
に示した回路構成に対応して検出回路41,C₁₁〜C₅₁,C₁₃
〜C₅₃の機能を有する回路38とC₁₂〜C₅₂の機能を有する
回路39を接続しておく。必要に応じて出力バツフア回路
40を介して、別な予備回路とのデータの入出力を行う配
線36を設ける場合もある。

このような構成とすることにより、予備回路は多くの
機能に対応することが可能となる。

第18図に示す構成は第16図に示した構成の変形例であ
る。すなわち回路ユニツト２をマトリクス状に配置し各
回路ユニツト間を接続する信号バスライン間にスイツチ
回路を設け、その出力を迂回配線６に迂回させ、検査回
路９と予備回路ユニツト８により欠陥検査と欠陥部の迂
回を実現する構成である。マトリクス構成としたため、
迂回配線数の低減，スイツチ回路数の低減がはかれるだ
けでなく、信号を迂回させた時の配線長も短かくするこ
とができ、高速化が実現できる構成である。

第20図（ａ），（ｂ）は本発明を駆動回路を表示部と
同一基板上に形成した液晶デイスプレイに対し適応した
実施例を示す。ガラス等の材質を用いPoly−Siまたはア
モルフアス−Si等からなるTFT素子を形成したTFT基板46
上に、回路ユニツト2,スイツチ回路3,補助回路31等によ
り構成された走査側駆動回路と信号側駆動回路45,コン
トローラ11,検出回路などを表示部30の周辺に形成した
ものである。走査側駆動回路は表示部30の中の多数の表
示画素47の垂直走査電圧を発生する機能を有しており、
第20図（ｂ）に示す表示画素47にTFT1000を用いた公知
の構成では表示部のTFT素子のゲート電極を走査する電
圧を発生する。一方、信号側駆動回路45は表示部の信号
配線に表示情報に対応した信号電圧を発生する機能を有
する。第20図の実施例は走査側駆動回路に対し、欠陥検
出，救済の機能をもたせたものであり、以下、その詳細
な構成と動作について説明する。

第21図は回路ユニツト内の構成の一例について示した
ものである。回路ユニツト２は垂直の走査スタートパル
ス等のデータ電圧が入力される端子D_INと表示部の走査
配線に出力電圧を発生する出力端子V_OUT1,V_OUT2,V_OUT3
…及び次段の回路ユニツトを駆動する電圧を発生させる
端子D_OUTから構成され、その内部の構成例は（ｂ）図に
示すように、シフトレジスタ52,バツフアあるいはレベ
ルシフタ53とから成る。シフトレジスタ52はD_INから入
力された電圧を順次転送しながら、１段ずつ出力してい
く。各段の出力をバツフア回路53により増幅し、表示部
を駆動する電圧としてV_OUT1,V_OUT2,V_OUT3端子から出力
する。第21図では回路ユニツトの構成を３段のシフトレ
ジスタと、１段のシフトレジスタの出力当り２段のバツ
フアにより形成した例を示したが、シフトレジスタの段
数，バツフアの段数は回路の仕様により自由に設計する
ことが可能である。たとえばシフトレジスタの段数は、
回路ユニツトの個数を少なくするためには、多くの段数
になるように設計する等の方法があり、また、バツフア
の段数は駆動する表示部の負荷容量の大きさに合わせて
設計することができる。

第22図は、第21図の構成で示した回路ユニツトに対
し、スイツチ回路と補助回路31とを加えて、欠陥救済回
路を構成した例を示す。第22図に示した構成では、破線
内で囲まれた領域が１つの回路ユニツト２で動作する領
域であり、これを多数形成することにより、走査側駆動
回路が形成できる。

第22図に示したスイツチSW₁,SW₂,…SW₅の状態は回路
ユニツト２が正常に動作する場合を示している。ここで
もし回路ユニツト２の内部に欠陥等が生じV_OUT1,V_OUT2,
V_OUT3,D_OUTに基準信号とは異なる正常な電圧が出力され
ない場合を仮定する。このときには、SW₁,SW₂を閉じ補
助ライン６を通し、補助回路31のD_INに電圧を迂回さ
せ、補助回路31のD_OUTから補助ライン７を経由してSW₂
より次の回路ユニツトに電圧を印加することができる。
また、回路ユニツト２のV_OUT1,V_OUT2,V_OUT3の電圧はS
W₃,SW₄,SW₅を切りかえることにより、補助回路31のV
_OUT1,V_OUT2,V_OUT3の電圧を補助ライン54を通して表示部
の走査電極に出力することができる。すなわち、異常が
発生した回路ユニツト２のまわりのスイツチ５個を操作
することにより、走査回路全体としての機能を正常に保
つことができる。

換言すれば、走査電極には、電子スイツチSW₃,SW₄,SW
₅によつて、回路ユニツト２または、補助回路31の出力
の何れかが選択的に印加されることになる。ここでスイ
ツチ素子SW₁〜SW₅は電気的に制御できるスイツチ素子で
あつても、機械的に制御できるスイツチ素子、あるいは
熱的に制御できるヒーズのような素子であつても良い。

第23図は第20図における検出回路９の接続位置を補助
ライン51に接続した変形例である。この構成とすること
により、たとえば回路ユニツトのうちシフトレジスタは
正常に動作しているが、バツフア部に異常が生じた場合
のような欠陥モードで表示部30に正常な電圧が印加され
ないときでも、補助回路31により、補助ライン51を使つ
て異常部に電圧を印加することが可能である。

また、この回路構成において、初期の異常部の検査の
ときには、スイツチ回路を補助ライン51の方に各回路ユ
ニツトの電圧が印加されるようにスイツチ制御回路10に
より設定しておく。そして、コントローラ11から試験用
の電圧パルスを発生し、各回路ユニツトの出力をスイツ
チ回路を通し、補助ラインを経由して検出回路各ユニツ
ト回路の動作を検査する。

第24図は第23図の回路構成における初期テスト時の各
部の電圧のタイムチヤートを示したものである。V_STは
コントローラより出力され第１番に回路ユニツトのD_IN
に入力される電圧である。回路ユニツト1,回路ユニツト
2,…からは、V_STがシフトレジスタにより順次転送さ
れ、バツフア回路により増幅された電圧V_OUT1,V_OUT2,V
_OUT3が出力される。この電圧を補助ライン51を通して、
検出回路９に入力されるときには、V_TS1,V_TS2,V_TS3のよ
うな、それぞれ、V_OUT1,V_OUT2,V_OUT3が連なつたパルス
列となる。検出回路９では、このパルス列の電圧波形を
入力し、電圧値やパルス幅等を調べて各回路ユニツトの
動作状態を検査する。

第25図は回路ユニツトの構成をTFT素子で実現する場
合の回路構成を示している。シフトレジスタ52とバツフ
ア53は、公知の回路構成を使用することができる。第25
図の場合にはシフトレジスタとして６個のTFT素子を使
用した２相クロツクダイナミツク型を用い、バツフアと
してインバータ２個による構成としている。TFT素子は
全てエンハンスメントタイプを用いた構成を示している
が、回路構成はCMOSでもE/D型でも良く、シフトレジス
タ，バツフアは上記の他の構成としても本発明の効果は
全く同じものが得られる。

またスイツチ回路はTFT素子を１個ずつ用いて、補助
ライン６及び７に電圧を印加し、補助回路に迂回させる
構成となつている。このスイツチ回路も前述のように多
くの構成が考えられるが、第22図で述べたように、電圧
の切りかえが可能であれば、どのような構成でも良い。

第26図は補助ライン６及び７に迂回させるスイツチの
接続方法を変えた第22図の変形例である。回路ユニツト
２に異常がある場合にSW₁を補助ライン側に切り替え、S
W₂を閉じて補助ライン７より次段の回路ユニツトに電圧
を迂回させることにより、第22図と同様の動作が実現で
きる。

第27図は補助回路ユニツトを用いず、動作していない
他のユニツト回路を用いて動作不良部を迂回する第10図
に述べた構成の具体的な応用例である。第28図にこの回
路の駆動波形を示す。SW₁〜SW₁₀のコントロール電圧は
ハイレベルのt_ONの期間でこれらのスイツチが第27図の
破線で示した状態に変化するものとする。ここで回路ユ
ニツトC_iに動作不良が生じたものとする。回路ユニツト
C_iへの入力電圧D_INが入力するより前に（あるいはD_INと
同期して）スイツチコントロール電圧をハイレベルにし
て、SW₁〜SW₁₀を破線で示した状態にしておく。これに
より、D_INはC_iに入力されずに補助ライン６を経由し、S
W₆よりC_jに入力される、C_jの出力は、SW₇から補助ライ
ン7,SW₂を経由してC_iの次段の回路ユニツトに入力され
る。一方、このときC_i,C_jの画素部への出力電圧はSW₃,S
W₄,SW₅とSW₈,SW₉,SW₁₀が破線のような状態となつている
ため、C_jの出力が、それぞれSW₈,SW₉,SW₁₀と補助ライン
54とSW₃,SW₄,SW₅を通してV_OUT1,V_OUT2,V_OUT3から出力さ
れる。そしてC_jを迂回した後は、スイツチ制御電圧がロ
ーレベルとなるためSW₁〜SW₁₀は実線で示されたような
状態に戻り、C_jまで転送されてきた電圧はC_jより
V_OUT1′,V_OUT2′,V_OUT3′に出力される。

このように、１回の動作をする間にC_jを２回使用する
ことにより、C_iに発生した動作不良を回避することがで
きる。この方法によると、補助回路が不必要なため、回
路の構成が簡単になるとともに、回路中に動作不良部が
２ケ所以上あつても、迂回する動作をくりかえすことに
より、回路全体として正常な動作を実現することができ
る。

第29図に第14図の構成をTFT素子で形成する場合の回
路構成を示した。この回路は信号側駆動回路の一例を示
したものであり、各回路ユニツト内の回路構成は公知の
ように、複数本のデータバスライン55に対し、それぞれ
サンプリング用のTFT素子56,ラインメモリ容量57,イン
バータ58,マルチプレクサ59を接続した構成であり、複
数の回路ユニツトで共通のデータバスライン55をユニツ
ト選択端子60を順次切りかえてゆくことにより、データ
の入力を行う構成である。この動作の点で前述のシフト
レジスタを用いた構成では、回路ユニツト内で電圧の転
送を行つていたことが異なつている。しかし、この動作
においても、各回路ユニツトと同じ構成をもつ補助回路
31とスイツチ回路を設けておくことにより、動作の異常
な部分を補うことができる。この場合には、データバス
ラインが回路ユニツト２と補助回路31との間に共通に接
続されているので、迂回ライン6,7は必要でなく、動作
不良部の回路ユニツトの代わりに、補助回路のユニツト
選択端子に選択電圧を印加することにより、動作不良部
の動作を補うことができる。

第30図は本実施例をパソコン等のデータ処理装置に使
用した場合の応用例を示したものである。これまでTFT
基板上に形成したものとして述べてきた回路の一部分を
たとえばパソコンの制御回路50の内部に形成することも
可能である。ここでは欠陥情報メモリ48をROMで作成
し、制御回路50に形成した例を示した。欠陥情報メモリ
は表示部の規模や構成に合わせて別途作れるので、多種
のデイスプレイに対応できる。

この他にも、欠陥の情報の表示器51をデイスプレイ外
に別に設けて、保守を容易にすることも可能であり、デ
イスプレイの欠陥検出機能を有効に利用し、装置の信頼
性を高めることができる。

また、これまで述べた各種の回路も、動作速度や製造
工程の点から、基板内に集積できない場合にも、当然外
部に形成する方法もあり得る。

なお、49は演算処理装置（CPU）であり、動作不良を
検出する命令を実行し、動作不良を救済するための命令
を実行し、スイツチのコントローラ11へ制御信号を供給
するものである。

第31図は本発明を適用したデイスプレイパネル52を装
置あるいはシステム内に２枚以上設けて、欠陥が発生
し、表示が不可能な場合に、制御回路51により、予備の
デイスプレイパネルに表示を切り替える構成である。特
に高い信頼性を要求される場合には、使用者の判断が必
要なく自動的に表示が切り替えられるため有効な構成で
ある。

第19図は本発明を液晶デイスプレイに適用する場合の
構成を示した実施例である。走査回路56,信号回路57等
の回路の信頼性を高めるため、これらの回路を液晶シー
ル53内に配置し、しかも回路部と表示部の間にもシール
を設けて液晶の流動等による劣化を防ぐとともに、液晶
という高純度の有機物に回路を浸すことにより、不純物
による回路の劣化を防ぐ効果がある。

第32図（ａ），（ｂ）は本発明の他の実施例である。
第20図の実施例と異なる点は、走査側回路ユニツト２の
出力間を接続する抵抗200をスイツチ群の代わりに設け
たことにある。この抵抗群によつて、常に周辺の電極の
データが電極に印加されていることになり、回路ユニツ
ト２の出力の何れかが動作不良を起こしても、人間の目
には、判別でき難く、問題のない表示が得られる。

〔発明の効果〕

本発明によれば、回路数が多く大規模な回路におい
て、欠陥部を救済して、回路全体の機能を正常に動作さ
せることが数少ない付加回路において実現することがで
き、大規模回路及びデイスプレイ装置の信頼性の向上と
歩留りの改善が達成できる。

さらに欠陥の検出とその判断の機能を回路内に持つて
いるため、回路の製造直後の検査のみでなく、使用中で
あつても検査を容易に実行できるという効果がある。

【図面の簡単な説明】

第１図，第10図，第12図，第13図，第14図，第15図，第
16図，第18図から第32図は本発明の実施例を示す回路ブ
ロツク図、第２図から第８図はスイツチ回路の構成図、
第９図，第17図は検出回路の内部の構成図、第11図は検
査の工程を示すフロー図である。１……バスライン、２……回路ユニツト、3,5……スイ
ツチ回路、４……スイツチ制御ライン、6,7……迂回ラ
イン、８……予備回路ユニツト、９……検出回路、10…
…スイツチ制御回路、11……検査回路、12……スイツチ
素子、13……迂回ライン、14……インバータ回路、15…
…メモリー回路。

Claims

(57)【特許請求の範囲】

【請求項１】複数の表示画素を有する液晶表示部と、上記液晶表示部の領域ごとに対応して設けられた複数個
の回路ユニットと、これらの回路ユニットと実質的に同
一の動作機能を有する少なくとも１つの補助ユニットと
を有する上記液晶表示部を駆動する駆動回路部と、上記複数の回路ユニットとそれらに対応する上記表示部
の各領域とを接続する信号線群であって、各信号線群が
対応する領域に存在する複数の表示画素に接続される複
数の信号線群と、上記補助ユニットに接続される信号線群であって、上記
複数の回路ユニットに接続される信号線群のそれぞれに
切り替わって該当する上記表示部の領域に接続されるよ
うに配置された信号線群と、上記複数の回路ユニットの少なくとも１つが動作不良を
生じた場合に上記補助ユニットがこの動作不良の回路ユ
ニットに代用されることを特徴とする液晶表示装置。
【請求項２】特許請求の範囲第１項において、上記補助
ユニットに接続される信号線群は、上記複数の回路ユニ
ットに接続される信号線群と交差するように配置されて
いることを特徴とする液晶表示装置。
【請求項３】特許請求の範囲第２項において、上記交差
点において上記動作不良の回路ユニットの信号線群が上
記補助ユニットに接続される信号線群に切り替えられる
ことを特徴とする液晶表示装置。
【請求項４】特許請求の範囲第３項において、上記交差
点における信号線群の切り替えはスイッチング手段によ
って行われることを特徴とする液晶表示装置。
【請求項５】特許請求の範囲第１項において、上記複数
の回路ユニットは直列に接続され、上記補助ユニットは
代用される動作不良の回路ユニットの直列接続の順番と
同一順番で他の回路ユニットと接続されることを特徴と
する液晶表示装置。