JP3583525B2 - アクティブマトリックスパネル - Google Patents
アクティブマトリックスパネル Download PDFInfo
- Publication number
- JP3583525B2 JP3583525B2 JP28449795A JP28449795A JP3583525B2 JP 3583525 B2 JP3583525 B2 JP 3583525B2 JP 28449795 A JP28449795 A JP 28449795A JP 28449795 A JP28449795 A JP 28449795A JP 3583525 B2 JP3583525 B2 JP 3583525B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- source line
- storage device
- active matrix
- image data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、薄膜トランジスタを用いたアクティブマトリックスパネルに関するものである。
【０００２】
【従来の技術】
図１２に従来例の液晶表示装置の構成図を示す。
特開平１─２８９９１７に開示されているように、アクティブマトリックスパネル１１において、ソース線ドライバ回路１２、ゲイト線ドライバ回路１３、及び画素マトリックス１４が同一の基板上に形成されている。
【０００３】
ソース線ドライバ回路１２はシフトレジスタ１５と、薄膜トランジスタより成るサンプルホールド回路１６により構成され、ソース線１７により画素マトリックス１４に接続されている。ゲイト線ドライバ回路１３はシフトレジスタ１８とバッファ回路１９とで構成され、ゲイト線２０により画素マトリックス１４に接続されている。画素マトリックス１４には、ソース線１７とゲイト線２０との交点にそれぞれ画素２２が形成され、画素２２は薄膜トランジスタ２３と液晶セル２４とにより構成されている。
【０００４】
図１３は従来例の液晶表示装置の画像データ処理のシステムブロック図であり、マイコン（超小型演算処理装置）により、ソフトウエアを用いて、記憶装置（Ｒａｎｄｏｍ−Ａｃｃｅｓｓ−Ｍｅｍｏｒｙ）に保持していた画像データのデータ処理を行うシステムを示す。
図１３に示すように液晶表示装置３１には、ＤＡ変換回路３２を介して、データバス３５により、画像データを記憶する記憶装置３３と、マイコンを含む画像処理システム３４とが入出力可能に接続されている。更に、液晶表示装置３１、ＤＡ変換回路３２には、画像処理システム３４から制御信号が制御信号線３８を経て入力される。更に、画像処理システム３４の出力は、アドレスバス３６、制御信号線３７それぞれにより記憶装置３３に接続されている。
【０００５】
画像を表示する際には、予め画像処理内容をＣ言語等によりプログラムを作成し、画像処理システム３４おいて、そのプログラムをコンパイルし、その内容に基づいて記憶装置３３を制御して、記憶されている画像データを読みだして、画像処理をする。そして、処理された画像データをを記憶装置３３に再度書き込む。あるいはＤＡ変換回路３２を介して、液晶表示装置３１に出力して、表示させる。即ち、アクティブマトリック型の液晶表示装置は、表示機能のみを備えている。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のアクティブマトリックスパネルは、単に画像データを表示する機能しか備えていないため、以下のような問題が生ずる。
（１）表示装置及びシステムの小型化が妨げられている。
従来は、図１２のようにアクティブマトリックスパネルは画素マトリックスの各画素を駆動する回路しかなく、画素マトリックスを表示するための回路、特に画像処理の演算システムへのアクセスするための回路は、アクティブマトリックスパネルの外付けになっている。
近年画像データの膨大化及び複雑なデータ処理を行うため、外部での演算も多量になってきており、ＭＰＵの演算能力では追従することが困難である。従ってＭＰＵの負荷を減らすために外部演算装置を専用に半導体集積回路に組み込んで、問題を解決している。しかしながら、画像処理を含んだ画像表示装置の部品点数が増えてしまうため、システムの小型化が妨げられる。
【０００７】
（２）また、パネル上に無駄な領域がある。
従来のアクティブマトリックスパネルには、画素及びゲイト線、ソース線のドライバ回路により構成されていたので、パネル上に空領域がある。その空き領域に外付けの部品をいれることが、可能ならば表示システムのを構成している物理的空間を小型化に更に貢献できる。
【０００８】
（３）画像処理を行うシステムの高速動作を妨げている。
画素を制御するためにパネル以外のシステムのＭＰＵ（超小型演算処理装置）を動作させることが必要であるが、年々画像処理技術が複雑になり、そのためのソフトウエアも複雑膨大になってきた。そのために、ＭＰＵのデータの処理時間も多くなっているが、記憶装置へのアクセスしている時間も多い。なぜなら、特にＭＰＵが記憶装置にアクセスするのに、データバスを占有するためである。それを解決するために、専用のハードウエアを用意して、並列処理を行うことが有効であるが、部品点数が多くなってしまう。そのため、並列処理システムを設けるよりも、部品点数を少なくすることを優先すると、システムの高速動作を犠牲になると共に、ＭＰＵに負担を強いることになる。
本発明の目的は、上述の問題点（１）〜（３）を解決して、画像処理を高速化し、かつ装置の小型化を図り得るアクティブマトリックスパネルを提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係るアクティブマリトリックスパネルは、
複数のゲイト線と、複数のソース線と、薄膜トランジスタが接続され、マトリックス状に配置された画素とを有する第１の透明基板と、
該第１の透明基板に対向配置された第２の透明基板と、
前記第１の透明基板と前記第２の透明基板の間に介設された液晶と、
Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成る、ゲイト線ドライバ回路又はソース線ドライバ回路の少なくとも一方の回路と、
を有するアクティブマトリックスパネルにおいて、
Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成り、前記ソース線に供給する画像データを処理する処理回路を有し、
（１）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成る基準クロック発生回路
（２）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成るカウンタ回路
（３）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成る分周回路
（４）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成る外部からアクティブマトリックスパネルに信号を伝達する伝達回路
（５）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成るアクティブマトリックスパネルから外部へ信号を伝達する伝達回路
（６）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成るアクティブマトリックスパネルから外部へ、かつ外部からアクティブマトリックスパネル内部へ信号を伝達する双方向伝達回路
該処理回路は、上記の回路（１）〜（６）の少なくとも２つ以上の回路を有する。
【００１０】
上記の構成において、回路を構成する薄膜トランジスタは、例えば珪素薄膜を使用したＭＯＳトランジスタとすればよい。
【００１１】
【作用】
上記の構成を有する本発明に係るアクティブマリトリックスパネルは、処理回路において、画像データを記憶している複数の外部の記憶装置から、画像データの読み出して、演算処理し、処理された画像データを画素に伝達して、表示させる。すなわち、本発明に係るアクティブマリトリックスパネルは、画素マトリックスを駆動するのみでなく、演算を実行して、外部へ信号を伝達し、記憶装置等の外部装置の制御も行う。
このようにして、特にＭＰＵに頼ること無しに、画像データの演算をし、複数の記憶装置に直接アクセスして、画素マトリックスに表示させるデータ処理をできるだけ少ない部品で行うことを可能にする。
【００１２】
【実施例】
本発明を、以下に図示する実施例に基づいて詳細に説明する。
〔実施例１〕
実施例１は具体的な画像処理としてマスク処理（画面のノイズの減少）の方法を取り上げる。このマスク処理は例えば画像読み取り装置（ハンディスキャナ等）から画像データを生成した時、その画像の修正とくに孤立点雑音の除去に必要な処理である。
【００１３】
図１は実施例１のアクティブマトリックスパネルの構成図であり、以下に示す回路は同一の透明基板上に作成されている。
アクティブマトリックスパネル１０１において、Ｎ本のソース線１０２とＭ本のゲイト線１０３が格子状に配置され、画素１０４がソース線１０２とゲイト線１０３の交点にそれぞれ接続されている。この状態で、画素１０４は水平方向に（Ｘ軸方向に）Ｎ個配置され、垂直方向に（Ｙ軸方向に）Ｍ個配置されて、Ｎ×Ｍのマトリックスを成しているため、アドレスＡ（ｘ、ｙ）を指定することにより、任意の画素１０４を指定することができる。
【００１４】
ソース線１０２はサンプルホールド回路１０５を介して、ソースドライバ回路１２４に接続され、ゲイト線１０３はゲイトドライバ回路１２３の出力に接続されている。更に、ゲイトドライバ回路１２３の入力にはクロック線１０６、スタート線１０７がそれぞれ接続され、サンプルホールド回路１０５の入力にはビデオ線１０８が接続され、ソースドライバ回路１２４にはクロック線１０９、スタート線１１０がそれぞれ接続されている。ゲイトドライバ回路１２３、ソースドライバ回路１２４はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタにより形成されている。
【００１５】
更に、マスク処理を行う画素１０４のアドレスを指定するための回路が設けられており、基準クロック線１２６により、基準クロックを発生する基準クロック発生回路１２５の出力は、Ｘ座標を計数するＸ軸カウンタ回路１１１、Ｙ座標を計数するＹ軸カウンタ回路１１２、外部の記憶装置への読み出し・書き込みを制御するためのクロック信号を発生するための記憶装置制御回路１１３にそれぞれ接続されている。Ｘ軸カウンタ回路１１１、Ｙ軸カウンタ回路１１２の出力はそれぞれアドレス保持回路１１６が接続された座標変換回路１１５、アドレスバッファ１１８、アドレスバス１１９に順次に接続されて、外部の制御部に出力されている。また、記憶装置制御回路１１３の出力はクロックバッファ１２７を介して、平均化スタート信号線１２８によりアクティブマトリックスパネル１０１外部の制御部に接続されている。
なお、Ｘ軸カウンタ回路１１１、Ｙ軸カウンタ回路１１２と、記憶装置制御回路１１３と、座標変換回路１１５と、アドレス保持回路１１６はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタにより形成されている。
【００１６】
更に、画像処理を行うためにデータ演算回路１１４が設けられており、データ演算回路１１４には、読み込み・書き込み可能な入出力制御回路１１７、入出力切換信号線１２０、双方向バッファ１２１、データバス１２２が入出力可能に順次に接続されており、データバス１２２はアクティブマトリックスパネル１０１外部の制御部に接続されている。ここで、データ演算回路１１４、入出力制御回路１１７はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタにより形成されている。
【００１７】
図２は液晶表示装置の画像処理システムのブロック回路図であり、アクティブマトリックスパネル１０１の外部には、画像データを記憶するための記憶装置２０１と、装置全体を制御するためのＭＰＵ２０２とが設けられている。アドレスバス１１９により、アクティブマトリックスパネル１０１の出力、ＭＰＵ２０２の出力は記憶装置２０１に接続されている。また、データバス１２２により、アクティブマトリックスパネル１０１の双方向バッファ１２１、記憶装置２０１、ＭＰＵ２０２はそれぞれ入出力可能に接続されている。更に、データバス１２２にはＤＡ変換器２０３が接続され、ＤＡ変換器２０３はビデオ信号線１０８によりアクティブマトリックスパネル１０１に接続されている。更に、記憶装置制御線２０４により、アクティブマトリックスパネル１０１は記憶装置２０１、ＭＰＵ２０２にそれぞれ接続されている。また、コントロール信号線２０５により、アクティブマトリックスパネル１０１とＭＰＵ２０２とが接続されている。
【００１８】
図３、図４に双方向バッファ１２１の構成例を示す。
図３において、出力ピン３０１には、Ｐ型トランジスタ３０２のドレイン電極とＮ型トランジスタ３０３のソース電極との接続端が接続され、Ｐ型トランジスタ３０２のゲイト電極にはＮＡＮＤ回路３０４が接続され、Ｎ型トランジスタ３０３のゲイト電極にはＮＯＲ回路３０５が接続されている。ＮＡＮＤ回路３０４の入力端の一方には入力ピン３０９が接続され、他方にはＩＮＶＥＲＴ回路３０６が接続されている。また、ＮＯＲ回路３０５の入力端の一方には入力ピン３０９が接続され、他方にはＩＮＶＥＲＴ回路３０７が接続されている。また、ＩＮＶＥＲＴ回路３０７の出力はＩＮＶＥＲＴ回路３０６にも接続され、ＩＮＶＥＲＴ回路３０７には出力状態制御ピン３０８が接続されている。
【００１９】
また、図４において、双方向ピン４０１はトライステートバッファ４０２の出力端と入力バッファ４０３の入力端とがそれぞれ接続されている。トライステートバッファ４０２には入力ピン４０４と入出力切換ピン４０５の入力がそれぞれ接続され、入力バッファ４０３は入力ピン４０６の出力と接続されている。
【００２０】
マスク処理をする際には、平均化スタート信号線１２８からの信号がＨレベルになると、基準クロック発生回路１２５で発生されたクロック信号に同期して、Ｘ軸カウンタ回路１１１とＹ軸カウンタ回路１１２とにおいて、（ｘ、ｙ）座標が（２、２）から（３、２）、（３、３）．．．と順次に計数される。
【００２１】
平均化スタート信号線１２８の信号がＬレベルになるとＸ軸カウンタ回路１１１、Ｙ軸カウンタ回路１１２は座標の計数を停止し、座標（ｘ，ｙ）が決定される。座標変換回路１１５において、座標（ｘ、ｙ）に基づいて画素１０４のアドレスＡ（ｘ、ｙ）が決定され、このアドレスＡ（ｘ、ｙ）の画素１０４の画像データＤ（ｘ、ｙ）に対してマスク処理をする
【００２２】
図５にマスク処理のアルゴリズムのステップ図を示す。座標変換回路１１５において決定されたアドレスＡ（ｘ、ｙ）はアドレス保持回路１１６に一旦記憶されると共に、アドレスバッファ１１８、アドレスバス１１９により記憶装置２０１に出力される。ＭＰＵ２０２は記憶装置２０１から画像データＤ（ｘ、ｙ）を読みだして、データ演算回路１１４に出力する。なお、画像データとして濃度データを用いる。
【００２３】
続いて、図６に示すようにアドレスＡ（ｘ、ｙ）の周囲の８つの画素１０４のアドレスＡ（ｘ−１、ｙ−１）、Ａ（ｘ、ｙ−１）、Ａ（ｘ＋１、ｙ−１）、Ａ（ｘ−１、ｙ ）、Ａ（ｘ＋１、ｙ）、Ａ（ｘ−１、ｙ＋１ ）、Ａ（ｘ、ｙ＋１）、Ａ（ｘ＋１、ｙ＋１）が発生され、記憶装置２０１からこれら９個のアドレスＡ（ｘ、ｙ）に対応する画像データＤ（ｘ、ｙ）、Ｄ（ｘ−１、ｙ−１）、Ｄ（ｘ、ｙ−１）、Ｄ（ｘ＋１、ｙ−１）、Ｄ（ｘ−１、ｙ）、Ｄ（ｘ＋１、ｙ）、Ｄ（ｘ−１、ｙ＋１ ）、Ｄ（ｘ、ｙ＋１）、Ｄ（ｘ＋１、ｙ＋１）が順次に読み出されて、データ演算回路１１４に出力される。データ演算回路１１４において、上記の画像データＤ（ｘ、ｙ）が順次に加算されて、この演算結果を画像データＤの総数の９で除して、アドレスＡ（ｘ、ｙ）の平均化された画像データＤ’（ｘ、ｙ）を得る。
【００２４】
記憶装置制御回路１１３から記憶装置２０１に書き込み信号が入力されると、アドレスバッファ１１８、アドレスバス１１９を介して、アドレス保持回路１１６からアドレスＡ（ｘ，ｙ）が記憶装置２０１に入力され、記憶される。これと同時に、データバス１２２を経て、データ演算回路１１４から平均化された画像データＤ’（ｘ、ｙ）が記憶装置２０１に入力されて、記憶される。
以上の処理を図７に示すようにアドレスＡ（２、２）〜（Ｎ−１、Ｍ−１）の画素１０４に対して行い、画面全体にマスク処理を行う。
【００２５】
図５に示すアルゴリズムを実行するためには、記憶装置制御回路１１３を読みだし状態にすると共に、入出力制御回路１１７によりデータバスバッファ１２２の双方向バッファ１２１の入力・出力とを切換えるようにすればよい。
【００２６】
このアリゴリズムにおいて、単に画像データＤ（ｘ、ｙ）を平均化したのみであるが、画像データＤ（ｘ、ｙ）に重み付けをしてもよい。図８では、平均化された画像データＤ’（ｘ、ｙ）を強調するために画像データＤ（ｘ、ｙ）をに重み付けをするアルゴリズムのステップ図を示す。
【００２７】
座標変換回路１１５において決定されたアドレスＡ（ｘ、ｙ）はアドレス保持回路１１６に出力されて、一旦記憶されると同時に、アドレスバッファ１１８、アドレスバス１１９により記憶装置２０１に出力される。ＭＰＵ２０２は記憶装置２０１から画像データＤ（ｘ、ｙ）を読みだして、データ演算回路１１４に出力する。データ演算回路１１４において、画像データＤ（ｘ、ｙ）に８を乗して、重みを付けた画像データＤ（ｘ、ｙ）を得る。８はのちに加算される画像データＤ（ｘ、ｙ）の総数である。
【００２８】
続いて図６に示すように、アドレスＡ（ｘ、ｙ）の周囲の８つの画素１０４のアドレスＡ（ｘ−１、ｙ−１）、Ａ（ｘ、ｙ−１）、Ａ（ｘ＋１、ｙ−１）、Ａ（ｘ−１、ｙ ）、Ａ（ｘ＋１、ｙ）、Ａ（ｘ−１、ｙ＋１ ）、Ａ（ｘ、ｙ＋１）、Ａ（ｘ＋１、ｙ＋１）が発生され、記憶装置２０１からこれら９個のアドレスＡ（ｘ、ｙ）に対応する画像データＤ（ｘ、ｙ）、Ｄ（ｘ−１、ｙ−１）、Ｄ（ｘ、ｙ−１）、Ｄ（ｘ＋１、ｙ−１）、Ｄ（ｘ−１、ｙ）、Ｄ（ｘ＋１、ｙ）、Ｄ（ｘ−１、ｙ＋１ ）、Ｄ（ｘ、ｙ＋１）、Ｄ（ｘ＋１、ｙ＋１）が順次に読み出されて、データ演算回路１１４に出力されて、重みを付けた画像データＤ（ｘ、ｙ）に順次に加算される。この演算結果が１６で除されて、アドレスＡ（ｘ、ｙ）の平均化された画像データＤ’（ｘ、ｙ）を得る。
【００２９】
〔実施例２〕
実施例１では、アクティブマトリックスパネル１０１外部の記憶装置が一個だけである。この場合は、元の画像データがオーバーライトされるので、マスク処理の効果を確認することができず不便である。
【００３０】
実施例２では、アクティブマトリックスパネル１０１外部に記憶装置を２個設けることにより、マスク処理前の画像データと、マスク処理後の画像データの双方とを保存するようにしたものである。
【００３１】
図９に実施例２の画像処理システムのブロック図を示す。
アクティブマトリックスパネルの構成は図１に示す実施例１と同じであり、図１、図２と同一の符号は同一の部材を示す。
アクティブマトリックスパネル１０１の外部には、画像データを記憶するための２つの記憶装置Ａ５０１、記憶装置Ｂ５０２と、装置全体を制御するためのＭＰＵ５０３とが設けられている。アクティブマトリックスパネル１０１とＭＰＵ５０３の出力はアドレスバス１１９により記憶装置Ａ５０１、記憶装置Ｂ５０２とに接続されている。
また、データバス１２２により、アクティブマトリックスパネル１０１、記憶装置Ａ５０１、記憶装置Ｂ５０２、ＭＰＵ５０３は入出力可能に接続され、更に、データバス１２２にはＤＡ変換器５０４が接続され、ＤＡ変換器５０４はビデオ信号線１０８によりアクティブマトリックスパネル１０１に接続されている。
更に、記憶装置制御線５０５により、アクティブマトリックスパネル１０１、記憶装置Ａ５０１、記憶装置Ｂ５０２、ＭＰＵ５０３がそれぞれ接続されている。また、コントロール信号線５０６により、アクティブマトリックスパネル１０１とＭＰＵ５０３とが接続されている。
【００３２】
マスク処理を行う際には、図５又は図８に示す実施例１のアルゴリズムを使用し、記憶装置Ａ５０１に記憶されている画像データに対してマスク処理を行ない、マスク処理された画像データを記憶装置Ｂ５０２に記憶させる。
【００３３】
〔実施例３〕
実施例１、２では、表示画面全体においてマスク処理をする例を示した。実施例３では、マスク処理を必要ない画像データに対して処理をしないようにして、処理時間をより短縮化させるようにしたものである。
【００３４】
図１１に本実施例のアクティブマトリックスパネルの構成図を示す。図１と同じ符号は同じ部材を示しており、画素のアドレスを指定する回路のみを変形したものである。
【００３５】
Ｘ軸方向のマスク処理開始・終了信号線６０１、Ｙ軸方向のマスク処理開始・終了信号線６０２、マスク処理スタート信号線６０３の出力は減算回路６０４に接続されている。減算回路６０４の出力はＸ軸カウンタ回路１１１、Ｙ軸カウンタ回路１１２、座標変換回路１１５に接続されている。なお、減算回路６０４、座標値発生回路６０５はそれぞれＰ型またはＮ型または相補型の薄膜トランジスタにより構成されている。
ここでアクティブマトリックスパネルの画素の構成は、実施例１と同様にＸ軸方向画素、Ｙ軸方向画素のＮ×Ｍ画素とする。また、下記のｉ，ｊ，ｋ，ｌは１＜ｉ，ｋ＜Ｎ、１＜ｊ，ｌ＜Ｍを満たしている。
【００３６】
マスク処理をする際には、減算回路６０４に、マスク処理スタート信号線６０３からマスク化処理スタート信号が入力され、Ｘ軸のマスク処理開始・終了信号線６０１、Ｙ軸方向ののマスク処理開始・終了信号線６０２からマスク処理をするスタート座標（ｉ，ｊ）と終了座標（ｋ，ｌ）が入力される。減算回路６０４において、Ｘ軸カウンタ終了値（ｐ＝ｋ−ｌ＋１）と、Ｙ軸カウンタ終了値（ｑ＝ｌ−ｊ＋１）とがが計算され、Ｘ軸カウンタ回路１１１の計数値をｐ値でリセットするように制御し、Ｙ軸カウンタ回路１１２の計数値をｑ値でリセットように制御する。このため、Ｘ軸カウンタ回路１１１をｐ−進カウンタ回路とし、Ｙ軸カウンタ回路１１２をｑ−進カウンタ回路としている。
【００３７】
座標値発生回路６０５にて、（ｉ＋Ｘ軸カウンタ値、ｊ＋Ｙ軸カウンタ値）を計算し、マスク処理を行う範囲のアドレスＡ（ｘ、ｙ）を生成していく。それらの生成された各々のアドレスＡ（ｘ、ｙ）の画素１０４に対して実施例１のアルゴリズムを実行することにより、図１０に示す範囲の画素１０４のみにマスク処理が行われる。
【００３８】
なお、マスク化処理する前の画像データと、マスク処理されたデータ双方とも保存するために、実施例２の構成のように記憶装置を２個あるいはそれ以上設けてもよい。
【００３９】
【発明の効果】
本発明により、アクティブマトリックスパネルに、データ処理等の論理機能を有する回路を薄膜トランジスタにより同一の基板上に構成するようにしたため、アクティブマトリックスパネル外部のＭＰＵに負担をかけずに、雑音除去等の画像処理を高速に行うことができる。また、装置の小型化を実現できる。
【図面の簡単な説明】
【図１】実施例１のアクティブマトリックスパネルの構成図である。
【図２】液晶表示装置の画像処理システムのブロック回路図である。
【図３】双方向バッファの回路図である。
【図４】双方向バッファの他の回路図である。
【図５】マスク処理のアルゴリズムのステップ図である。
【図６】画素のアドレスと画像データとの対応の説明図である。
【図７】マスク処理が行われた範囲の説明図である。
【図８】他のマスク処理のアルゴリズムのステップ図である。
【図９】実施例２の画像処理システムのブロック図である。
【図１０】表示画面の一部分にマスク処理を施す説明図である。
【図１１】実施例３のアクティブマトリックスパネルの構成図である。
【図１２】従来例の液晶表示装置の構成図である。
【図１３】従来例の画像データ処理のシステムブロック図である。
【符号の説明】
１０１・・・・アクティブマトリックスパネル
１０２・・・・ソース線
１０３・・・・ゲイト線
１０４・・・・画素
１０５・・・・サンプルホールド回路
１０６・・・・ゲイト線クロック線
１０７・・・・ゲイト線スタート信号線
１０８・・・・ビデオ信号線
１０９・・・・ソース線クロック線
１１０・・・・ソース線スタート信号線
１１１・・・・Ｘ軸カウンタ回路
１１２・・・・Ｙ軸カウンタ回路
１１３・・・・読みだし書き込み制御回路
１１４・・・・データ演算回路
１１５・・・・ＸＹ座標変換回路
１１６・・・・アドレス保持回路
１１７・・・・入出力制御回路
１１８・・・・アドレスバッファ
１１９・・・・アドレスバス
１２０・・・・入出力切り換え信号線
１２１・・・・双方向バッファ
１２２・・・・データバス
１２３・・・・ゲイトドライバ回路
１２４・・・・ソースドライバ回路
１２５・・・・基準クロック発生回路
１２６・・・・基準クロック線
１２７・・・・クロックバッファ
１２８・・・・平均化スタート信号線
２０１・・・・記憶装置
２０２・・・・ＭＰＵ
２０３・・・・ＤＡ変換回路
２０４・・・・記憶装置制御線
５０１・・・・記憶装置Ａ
５０２・・・・記憶装置Ｂ
５０３・・・・ＭＰＵ
５０４・・・・ＤＡ変換回路
５０５・・・・記憶装置制御線
６０１・・・・Ｘ軸方向のマスク処理開始・終了信号線
６０１・・・・Ｙ軸方向のマスク処理開始・終了信号線
６０３・・・・マスク処理スタート信号線
６０４・・・・減算回路
６０５・・・・座標値発生回路
【産業上の利用分野】
本発明は、薄膜トランジスタを用いたアクティブマトリックスパネルに関するものである。
【０００２】
【従来の技術】
図１２に従来例の液晶表示装置の構成図を示す。
特開平１─２８９９１７に開示されているように、アクティブマトリックスパネル１１において、ソース線ドライバ回路１２、ゲイト線ドライバ回路１３、及び画素マトリックス１４が同一の基板上に形成されている。
【０００３】
ソース線ドライバ回路１２はシフトレジスタ１５と、薄膜トランジスタより成るサンプルホールド回路１６により構成され、ソース線１７により画素マトリックス１４に接続されている。ゲイト線ドライバ回路１３はシフトレジスタ１８とバッファ回路１９とで構成され、ゲイト線２０により画素マトリックス１４に接続されている。画素マトリックス１４には、ソース線１７とゲイト線２０との交点にそれぞれ画素２２が形成され、画素２２は薄膜トランジスタ２３と液晶セル２４とにより構成されている。
【０００４】
図１３は従来例の液晶表示装置の画像データ処理のシステムブロック図であり、マイコン（超小型演算処理装置）により、ソフトウエアを用いて、記憶装置（Ｒａｎｄｏｍ−Ａｃｃｅｓｓ−Ｍｅｍｏｒｙ）に保持していた画像データのデータ処理を行うシステムを示す。
図１３に示すように液晶表示装置３１には、ＤＡ変換回路３２を介して、データバス３５により、画像データを記憶する記憶装置３３と、マイコンを含む画像処理システム３４とが入出力可能に接続されている。更に、液晶表示装置３１、ＤＡ変換回路３２には、画像処理システム３４から制御信号が制御信号線３８を経て入力される。更に、画像処理システム３４の出力は、アドレスバス３６、制御信号線３７それぞれにより記憶装置３３に接続されている。
【０００５】
画像を表示する際には、予め画像処理内容をＣ言語等によりプログラムを作成し、画像処理システム３４おいて、そのプログラムをコンパイルし、その内容に基づいて記憶装置３３を制御して、記憶されている画像データを読みだして、画像処理をする。そして、処理された画像データをを記憶装置３３に再度書き込む。あるいはＤＡ変換回路３２を介して、液晶表示装置３１に出力して、表示させる。即ち、アクティブマトリック型の液晶表示装置は、表示機能のみを備えている。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のアクティブマトリックスパネルは、単に画像データを表示する機能しか備えていないため、以下のような問題が生ずる。
（１）表示装置及びシステムの小型化が妨げられている。
従来は、図１２のようにアクティブマトリックスパネルは画素マトリックスの各画素を駆動する回路しかなく、画素マトリックスを表示するための回路、特に画像処理の演算システムへのアクセスするための回路は、アクティブマトリックスパネルの外付けになっている。
近年画像データの膨大化及び複雑なデータ処理を行うため、外部での演算も多量になってきており、ＭＰＵの演算能力では追従することが困難である。従ってＭＰＵの負荷を減らすために外部演算装置を専用に半導体集積回路に組み込んで、問題を解決している。しかしながら、画像処理を含んだ画像表示装置の部品点数が増えてしまうため、システムの小型化が妨げられる。
【０００７】
（２）また、パネル上に無駄な領域がある。
従来のアクティブマトリックスパネルには、画素及びゲイト線、ソース線のドライバ回路により構成されていたので、パネル上に空領域がある。その空き領域に外付けの部品をいれることが、可能ならば表示システムのを構成している物理的空間を小型化に更に貢献できる。
【０００８】
（３）画像処理を行うシステムの高速動作を妨げている。
画素を制御するためにパネル以外のシステムのＭＰＵ（超小型演算処理装置）を動作させることが必要であるが、年々画像処理技術が複雑になり、そのためのソフトウエアも複雑膨大になってきた。そのために、ＭＰＵのデータの処理時間も多くなっているが、記憶装置へのアクセスしている時間も多い。なぜなら、特にＭＰＵが記憶装置にアクセスするのに、データバスを占有するためである。それを解決するために、専用のハードウエアを用意して、並列処理を行うことが有効であるが、部品点数が多くなってしまう。そのため、並列処理システムを設けるよりも、部品点数を少なくすることを優先すると、システムの高速動作を犠牲になると共に、ＭＰＵに負担を強いることになる。
本発明の目的は、上述の問題点（１）〜（３）を解決して、画像処理を高速化し、かつ装置の小型化を図り得るアクティブマトリックスパネルを提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係るアクティブマリトリックスパネルは、
複数のゲイト線と、複数のソース線と、薄膜トランジスタが接続され、マトリックス状に配置された画素とを有する第１の透明基板と、
該第１の透明基板に対向配置された第２の透明基板と、
前記第１の透明基板と前記第２の透明基板の間に介設された液晶と、
Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成る、ゲイト線ドライバ回路又はソース線ドライバ回路の少なくとも一方の回路と、
を有するアクティブマトリックスパネルにおいて、
Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成り、前記ソース線に供給する画像データを処理する処理回路を有し、
（１）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成る基準クロック発生回路
（２）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成るカウンタ回路
（３）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成る分周回路
（４）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成る外部からアクティブマトリックスパネルに信号を伝達する伝達回路
（５）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成るアクティブマトリックスパネルから外部へ信号を伝達する伝達回路
（６）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタより成るアクティブマトリックスパネルから外部へ、かつ外部からアクティブマトリックスパネル内部へ信号を伝達する双方向伝達回路
該処理回路は、上記の回路（１）〜（６）の少なくとも２つ以上の回路を有する。
【００１０】
上記の構成において、回路を構成する薄膜トランジスタは、例えば珪素薄膜を使用したＭＯＳトランジスタとすればよい。
【００１１】
【作用】
上記の構成を有する本発明に係るアクティブマリトリックスパネルは、処理回路において、画像データを記憶している複数の外部の記憶装置から、画像データの読み出して、演算処理し、処理された画像データを画素に伝達して、表示させる。すなわち、本発明に係るアクティブマリトリックスパネルは、画素マトリックスを駆動するのみでなく、演算を実行して、外部へ信号を伝達し、記憶装置等の外部装置の制御も行う。
このようにして、特にＭＰＵに頼ること無しに、画像データの演算をし、複数の記憶装置に直接アクセスして、画素マトリックスに表示させるデータ処理をできるだけ少ない部品で行うことを可能にする。
【００１２】
【実施例】
本発明を、以下に図示する実施例に基づいて詳細に説明する。
〔実施例１〕
実施例１は具体的な画像処理としてマスク処理（画面のノイズの減少）の方法を取り上げる。このマスク処理は例えば画像読み取り装置（ハンディスキャナ等）から画像データを生成した時、その画像の修正とくに孤立点雑音の除去に必要な処理である。
【００１３】
図１は実施例１のアクティブマトリックスパネルの構成図であり、以下に示す回路は同一の透明基板上に作成されている。
アクティブマトリックスパネル１０１において、Ｎ本のソース線１０２とＭ本のゲイト線１０３が格子状に配置され、画素１０４がソース線１０２とゲイト線１０３の交点にそれぞれ接続されている。この状態で、画素１０４は水平方向に（Ｘ軸方向に）Ｎ個配置され、垂直方向に（Ｙ軸方向に）Ｍ個配置されて、Ｎ×Ｍのマトリックスを成しているため、アドレスＡ（ｘ、ｙ）を指定することにより、任意の画素１０４を指定することができる。
【００１４】
ソース線１０２はサンプルホールド回路１０５を介して、ソースドライバ回路１２４に接続され、ゲイト線１０３はゲイトドライバ回路１２３の出力に接続されている。更に、ゲイトドライバ回路１２３の入力にはクロック線１０６、スタート線１０７がそれぞれ接続され、サンプルホールド回路１０５の入力にはビデオ線１０８が接続され、ソースドライバ回路１２４にはクロック線１０９、スタート線１１０がそれぞれ接続されている。ゲイトドライバ回路１２３、ソースドライバ回路１２４はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタにより形成されている。
【００１５】
更に、マスク処理を行う画素１０４のアドレスを指定するための回路が設けられており、基準クロック線１２６により、基準クロックを発生する基準クロック発生回路１２５の出力は、Ｘ座標を計数するＸ軸カウンタ回路１１１、Ｙ座標を計数するＹ軸カウンタ回路１１２、外部の記憶装置への読み出し・書き込みを制御するためのクロック信号を発生するための記憶装置制御回路１１３にそれぞれ接続されている。Ｘ軸カウンタ回路１１１、Ｙ軸カウンタ回路１１２の出力はそれぞれアドレス保持回路１１６が接続された座標変換回路１１５、アドレスバッファ１１８、アドレスバス１１９に順次に接続されて、外部の制御部に出力されている。また、記憶装置制御回路１１３の出力はクロックバッファ１２７を介して、平均化スタート信号線１２８によりアクティブマトリックスパネル１０１外部の制御部に接続されている。
なお、Ｘ軸カウンタ回路１１１、Ｙ軸カウンタ回路１１２と、記憶装置制御回路１１３と、座標変換回路１１５と、アドレス保持回路１１６はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタにより形成されている。
【００１６】
更に、画像処理を行うためにデータ演算回路１１４が設けられており、データ演算回路１１４には、読み込み・書き込み可能な入出力制御回路１１７、入出力切換信号線１２０、双方向バッファ１２１、データバス１２２が入出力可能に順次に接続されており、データバス１２２はアクティブマトリックスパネル１０１外部の制御部に接続されている。ここで、データ演算回路１１４、入出力制御回路１１７はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタにより形成されている。
【００１７】
図２は液晶表示装置の画像処理システムのブロック回路図であり、アクティブマトリックスパネル１０１の外部には、画像データを記憶するための記憶装置２０１と、装置全体を制御するためのＭＰＵ２０２とが設けられている。アドレスバス１１９により、アクティブマトリックスパネル１０１の出力、ＭＰＵ２０２の出力は記憶装置２０１に接続されている。また、データバス１２２により、アクティブマトリックスパネル１０１の双方向バッファ１２１、記憶装置２０１、ＭＰＵ２０２はそれぞれ入出力可能に接続されている。更に、データバス１２２にはＤＡ変換器２０３が接続され、ＤＡ変換器２０３はビデオ信号線１０８によりアクティブマトリックスパネル１０１に接続されている。更に、記憶装置制御線２０４により、アクティブマトリックスパネル１０１は記憶装置２０１、ＭＰＵ２０２にそれぞれ接続されている。また、コントロール信号線２０５により、アクティブマトリックスパネル１０１とＭＰＵ２０２とが接続されている。
【００１８】
図３、図４に双方向バッファ１２１の構成例を示す。
図３において、出力ピン３０１には、Ｐ型トランジスタ３０２のドレイン電極とＮ型トランジスタ３０３のソース電極との接続端が接続され、Ｐ型トランジスタ３０２のゲイト電極にはＮＡＮＤ回路３０４が接続され、Ｎ型トランジスタ３０３のゲイト電極にはＮＯＲ回路３０５が接続されている。ＮＡＮＤ回路３０４の入力端の一方には入力ピン３０９が接続され、他方にはＩＮＶＥＲＴ回路３０６が接続されている。また、ＮＯＲ回路３０５の入力端の一方には入力ピン３０９が接続され、他方にはＩＮＶＥＲＴ回路３０７が接続されている。また、ＩＮＶＥＲＴ回路３０７の出力はＩＮＶＥＲＴ回路３０６にも接続され、ＩＮＶＥＲＴ回路３０７には出力状態制御ピン３０８が接続されている。
【００１９】
また、図４において、双方向ピン４０１はトライステートバッファ４０２の出力端と入力バッファ４０３の入力端とがそれぞれ接続されている。トライステートバッファ４０２には入力ピン４０４と入出力切換ピン４０５の入力がそれぞれ接続され、入力バッファ４０３は入力ピン４０６の出力と接続されている。
【００２０】
マスク処理をする際には、平均化スタート信号線１２８からの信号がＨレベルになると、基準クロック発生回路１２５で発生されたクロック信号に同期して、Ｘ軸カウンタ回路１１１とＹ軸カウンタ回路１１２とにおいて、（ｘ、ｙ）座標が（２、２）から（３、２）、（３、３）．．．と順次に計数される。
【００２１】
平均化スタート信号線１２８の信号がＬレベルになるとＸ軸カウンタ回路１１１、Ｙ軸カウンタ回路１１２は座標の計数を停止し、座標（ｘ，ｙ）が決定される。座標変換回路１１５において、座標（ｘ、ｙ）に基づいて画素１０４のアドレスＡ（ｘ、ｙ）が決定され、このアドレスＡ（ｘ、ｙ）の画素１０４の画像データＤ（ｘ、ｙ）に対してマスク処理をする
【００２２】
図５にマスク処理のアルゴリズムのステップ図を示す。座標変換回路１１５において決定されたアドレスＡ（ｘ、ｙ）はアドレス保持回路１１６に一旦記憶されると共に、アドレスバッファ１１８、アドレスバス１１９により記憶装置２０１に出力される。ＭＰＵ２０２は記憶装置２０１から画像データＤ（ｘ、ｙ）を読みだして、データ演算回路１１４に出力する。なお、画像データとして濃度データを用いる。
【００２３】
続いて、図６に示すようにアドレスＡ（ｘ、ｙ）の周囲の８つの画素１０４のアドレスＡ（ｘ−１、ｙ−１）、Ａ（ｘ、ｙ−１）、Ａ（ｘ＋１、ｙ−１）、Ａ（ｘ−１、ｙ ）、Ａ（ｘ＋１、ｙ）、Ａ（ｘ−１、ｙ＋１ ）、Ａ（ｘ、ｙ＋１）、Ａ（ｘ＋１、ｙ＋１）が発生され、記憶装置２０１からこれら９個のアドレスＡ（ｘ、ｙ）に対応する画像データＤ（ｘ、ｙ）、Ｄ（ｘ−１、ｙ−１）、Ｄ（ｘ、ｙ−１）、Ｄ（ｘ＋１、ｙ−１）、Ｄ（ｘ−１、ｙ）、Ｄ（ｘ＋１、ｙ）、Ｄ（ｘ−１、ｙ＋１ ）、Ｄ（ｘ、ｙ＋１）、Ｄ（ｘ＋１、ｙ＋１）が順次に読み出されて、データ演算回路１１４に出力される。データ演算回路１１４において、上記の画像データＤ（ｘ、ｙ）が順次に加算されて、この演算結果を画像データＤの総数の９で除して、アドレスＡ（ｘ、ｙ）の平均化された画像データＤ’（ｘ、ｙ）を得る。
【００２４】
記憶装置制御回路１１３から記憶装置２０１に書き込み信号が入力されると、アドレスバッファ１１８、アドレスバス１１９を介して、アドレス保持回路１１６からアドレスＡ（ｘ，ｙ）が記憶装置２０１に入力され、記憶される。これと同時に、データバス１２２を経て、データ演算回路１１４から平均化された画像データＤ’（ｘ、ｙ）が記憶装置２０１に入力されて、記憶される。
以上の処理を図７に示すようにアドレスＡ（２、２）〜（Ｎ−１、Ｍ−１）の画素１０４に対して行い、画面全体にマスク処理を行う。
【００２５】
図５に示すアルゴリズムを実行するためには、記憶装置制御回路１１３を読みだし状態にすると共に、入出力制御回路１１７によりデータバスバッファ１２２の双方向バッファ１２１の入力・出力とを切換えるようにすればよい。
【００２６】
このアリゴリズムにおいて、単に画像データＤ（ｘ、ｙ）を平均化したのみであるが、画像データＤ（ｘ、ｙ）に重み付けをしてもよい。図８では、平均化された画像データＤ’（ｘ、ｙ）を強調するために画像データＤ（ｘ、ｙ）をに重み付けをするアルゴリズムのステップ図を示す。
【００２７】
座標変換回路１１５において決定されたアドレスＡ（ｘ、ｙ）はアドレス保持回路１１６に出力されて、一旦記憶されると同時に、アドレスバッファ１１８、アドレスバス１１９により記憶装置２０１に出力される。ＭＰＵ２０２は記憶装置２０１から画像データＤ（ｘ、ｙ）を読みだして、データ演算回路１１４に出力する。データ演算回路１１４において、画像データＤ（ｘ、ｙ）に８を乗して、重みを付けた画像データＤ（ｘ、ｙ）を得る。８はのちに加算される画像データＤ（ｘ、ｙ）の総数である。
【００２８】
続いて図６に示すように、アドレスＡ（ｘ、ｙ）の周囲の８つの画素１０４のアドレスＡ（ｘ−１、ｙ−１）、Ａ（ｘ、ｙ−１）、Ａ（ｘ＋１、ｙ−１）、Ａ（ｘ−１、ｙ ）、Ａ（ｘ＋１、ｙ）、Ａ（ｘ−１、ｙ＋１ ）、Ａ（ｘ、ｙ＋１）、Ａ（ｘ＋１、ｙ＋１）が発生され、記憶装置２０１からこれら９個のアドレスＡ（ｘ、ｙ）に対応する画像データＤ（ｘ、ｙ）、Ｄ（ｘ−１、ｙ−１）、Ｄ（ｘ、ｙ−１）、Ｄ（ｘ＋１、ｙ−１）、Ｄ（ｘ−１、ｙ）、Ｄ（ｘ＋１、ｙ）、Ｄ（ｘ−１、ｙ＋１ ）、Ｄ（ｘ、ｙ＋１）、Ｄ（ｘ＋１、ｙ＋１）が順次に読み出されて、データ演算回路１１４に出力されて、重みを付けた画像データＤ（ｘ、ｙ）に順次に加算される。この演算結果が１６で除されて、アドレスＡ（ｘ、ｙ）の平均化された画像データＤ’（ｘ、ｙ）を得る。
【００２９】
〔実施例２〕
実施例１では、アクティブマトリックスパネル１０１外部の記憶装置が一個だけである。この場合は、元の画像データがオーバーライトされるので、マスク処理の効果を確認することができず不便である。
【００３０】
実施例２では、アクティブマトリックスパネル１０１外部に記憶装置を２個設けることにより、マスク処理前の画像データと、マスク処理後の画像データの双方とを保存するようにしたものである。
【００３１】
図９に実施例２の画像処理システムのブロック図を示す。
アクティブマトリックスパネルの構成は図１に示す実施例１と同じであり、図１、図２と同一の符号は同一の部材を示す。
アクティブマトリックスパネル１０１の外部には、画像データを記憶するための２つの記憶装置Ａ５０１、記憶装置Ｂ５０２と、装置全体を制御するためのＭＰＵ５０３とが設けられている。アクティブマトリックスパネル１０１とＭＰＵ５０３の出力はアドレスバス１１９により記憶装置Ａ５０１、記憶装置Ｂ５０２とに接続されている。
また、データバス１２２により、アクティブマトリックスパネル１０１、記憶装置Ａ５０１、記憶装置Ｂ５０２、ＭＰＵ５０３は入出力可能に接続され、更に、データバス１２２にはＤＡ変換器５０４が接続され、ＤＡ変換器５０４はビデオ信号線１０８によりアクティブマトリックスパネル１０１に接続されている。
更に、記憶装置制御線５０５により、アクティブマトリックスパネル１０１、記憶装置Ａ５０１、記憶装置Ｂ５０２、ＭＰＵ５０３がそれぞれ接続されている。また、コントロール信号線５０６により、アクティブマトリックスパネル１０１とＭＰＵ５０３とが接続されている。
【００３２】
マスク処理を行う際には、図５又は図８に示す実施例１のアルゴリズムを使用し、記憶装置Ａ５０１に記憶されている画像データに対してマスク処理を行ない、マスク処理された画像データを記憶装置Ｂ５０２に記憶させる。
【００３３】
〔実施例３〕
実施例１、２では、表示画面全体においてマスク処理をする例を示した。実施例３では、マスク処理を必要ない画像データに対して処理をしないようにして、処理時間をより短縮化させるようにしたものである。
【００３４】
図１１に本実施例のアクティブマトリックスパネルの構成図を示す。図１と同じ符号は同じ部材を示しており、画素のアドレスを指定する回路のみを変形したものである。
【００３５】
Ｘ軸方向のマスク処理開始・終了信号線６０１、Ｙ軸方向のマスク処理開始・終了信号線６０２、マスク処理スタート信号線６０３の出力は減算回路６０４に接続されている。減算回路６０４の出力はＸ軸カウンタ回路１１１、Ｙ軸カウンタ回路１１２、座標変換回路１１５に接続されている。なお、減算回路６０４、座標値発生回路６０５はそれぞれＰ型またはＮ型または相補型の薄膜トランジスタにより構成されている。
ここでアクティブマトリックスパネルの画素の構成は、実施例１と同様にＸ軸方向画素、Ｙ軸方向画素のＮ×Ｍ画素とする。また、下記のｉ，ｊ，ｋ，ｌは１＜ｉ，ｋ＜Ｎ、１＜ｊ，ｌ＜Ｍを満たしている。
【００３６】
マスク処理をする際には、減算回路６０４に、マスク処理スタート信号線６０３からマスク化処理スタート信号が入力され、Ｘ軸のマスク処理開始・終了信号線６０１、Ｙ軸方向ののマスク処理開始・終了信号線６０２からマスク処理をするスタート座標（ｉ，ｊ）と終了座標（ｋ，ｌ）が入力される。減算回路６０４において、Ｘ軸カウンタ終了値（ｐ＝ｋ−ｌ＋１）と、Ｙ軸カウンタ終了値（ｑ＝ｌ−ｊ＋１）とがが計算され、Ｘ軸カウンタ回路１１１の計数値をｐ値でリセットするように制御し、Ｙ軸カウンタ回路１１２の計数値をｑ値でリセットように制御する。このため、Ｘ軸カウンタ回路１１１をｐ−進カウンタ回路とし、Ｙ軸カウンタ回路１１２をｑ−進カウンタ回路としている。
【００３７】
座標値発生回路６０５にて、（ｉ＋Ｘ軸カウンタ値、ｊ＋Ｙ軸カウンタ値）を計算し、マスク処理を行う範囲のアドレスＡ（ｘ、ｙ）を生成していく。それらの生成された各々のアドレスＡ（ｘ、ｙ）の画素１０４に対して実施例１のアルゴリズムを実行することにより、図１０に示す範囲の画素１０４のみにマスク処理が行われる。
【００３８】
なお、マスク化処理する前の画像データと、マスク処理されたデータ双方とも保存するために、実施例２の構成のように記憶装置を２個あるいはそれ以上設けてもよい。
【００３９】
【発明の効果】
本発明により、アクティブマトリックスパネルに、データ処理等の論理機能を有する回路を薄膜トランジスタにより同一の基板上に構成するようにしたため、アクティブマトリックスパネル外部のＭＰＵに負担をかけずに、雑音除去等の画像処理を高速に行うことができる。また、装置の小型化を実現できる。
【図面の簡単な説明】
【図１】実施例１のアクティブマトリックスパネルの構成図である。
【図２】液晶表示装置の画像処理システムのブロック回路図である。
【図３】双方向バッファの回路図である。
【図４】双方向バッファの他の回路図である。
【図５】マスク処理のアルゴリズムのステップ図である。
【図６】画素のアドレスと画像データとの対応の説明図である。
【図７】マスク処理が行われた範囲の説明図である。
【図８】他のマスク処理のアルゴリズムのステップ図である。
【図９】実施例２の画像処理システムのブロック図である。
【図１０】表示画面の一部分にマスク処理を施す説明図である。
【図１１】実施例３のアクティブマトリックスパネルの構成図である。
【図１２】従来例の液晶表示装置の構成図である。
【図１３】従来例の画像データ処理のシステムブロック図である。
【符号の説明】
１０１・・・・アクティブマトリックスパネル
１０２・・・・ソース線
１０３・・・・ゲイト線
１０４・・・・画素
１０５・・・・サンプルホールド回路
１０６・・・・ゲイト線クロック線
１０７・・・・ゲイト線スタート信号線
１０８・・・・ビデオ信号線
１０９・・・・ソース線クロック線
１１０・・・・ソース線スタート信号線
１１１・・・・Ｘ軸カウンタ回路
１１２・・・・Ｙ軸カウンタ回路
１１３・・・・読みだし書き込み制御回路
１１４・・・・データ演算回路
１１５・・・・ＸＹ座標変換回路
１１６・・・・アドレス保持回路
１１７・・・・入出力制御回路
１１８・・・・アドレスバッファ
１１９・・・・アドレスバス
１２０・・・・入出力切り換え信号線
１２１・・・・双方向バッファ
１２２・・・・データバス
１２３・・・・ゲイトドライバ回路
１２４・・・・ソースドライバ回路
１２５・・・・基準クロック発生回路
１２６・・・・基準クロック線
１２７・・・・クロックバッファ
１２８・・・・平均化スタート信号線
２０１・・・・記憶装置
２０２・・・・ＭＰＵ
２０３・・・・ＤＡ変換回路
２０４・・・・記憶装置制御線
５０１・・・・記憶装置Ａ
５０２・・・・記憶装置Ｂ
５０３・・・・ＭＰＵ
５０４・・・・ＤＡ変換回路
５０５・・・・記憶装置制御線
６０１・・・・Ｘ軸方向のマスク処理開始・終了信号線
６０１・・・・Ｙ軸方向のマスク処理開始・終了信号線
６０３・・・・マスク処理スタート信号線
６０４・・・・減算回路
６０５・・・・座標値発生回路
Claims (8)
- 第１の透明基板と、
前記第１の透明基板上に形成された、ソース線と、前記ソース線と交差して設けられたゲイト線と、前記ソース線及び前記ゲイト線に接続された画素と、ソース線ドライバ回路と、ゲイト線ドライバ回路と、前記ソース線に供給する画像データを処理する処理回路とを有し、
前記処理回路は前記画像データが記憶される外部の記憶装置からアクティブマトリックスパネルへ信号を伝達する伝達回路を有し、
前記ソース線ドライバ回路、前記ゲイト線ドライバ回路、前記処理回路、及び前記伝達回路はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタより形成されてなることを特徴とするアクティブマトリックスパネル。 - 第１の透明基板と、
前記第１の透明基板上に形成された、ソース線と、前記ソース線と交差して設けられたゲイト線と、前記ソース線及び前記ゲイト線に接続された画素と、ソース線ドライバ回路と、ゲイト線ドライバ回路と、前記ソース線に供給する画像データを処理する処理回路とを有し、
前記処理回路はアクティブマトリックスパネルから前記画像データが記憶される外部の記憶装置へ信号を伝達する伝達回路を有し、
前記ソース線ドライバ回路、前記ゲイト線ドライバ回路、前記処理回路、及び前記伝達回路はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタより形成されてなることを特徴とするアクティブマトリックスパネル。 - 第１の透明基板と、
前記第１の透明基板上に形成された、ソース線と、前記ソース線と交差して設けられたゲイト線と、前記ソース線及び前記ゲイト線に接続された画素と、ソース線ドライバ回路と、ゲイト線ドライバ回路と、前記ソース線に供給する画像データを処理する処理回路とを有し、
前記処理回路はアクティブマトリックスパネルから前記画像データが記憶される外部の記憶装置へ、かつ前記外部の記憶装置からアクティブマトリックスパネル内部へ信号を伝達する双方向伝達回路を有し、
前記ソース線ドライバ回路、前記ゲイト線ドライバ回路、前記処理回路、及び前記双方向伝達回路はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタより形成されてなることを特徴とするアクティブマトリックスパネル。 - 第１の透明基板と、
前記第１の透明基板上に形成された、ソース線と、前記ソース線と交差して設けられたゲイト線と、前記ソース線及び前記ゲイト線に接続された画素と、ソース線ドライバ回路と、ゲイト線ドライバ回路と、基準クロック発生回路と、カウンタ回路と、データ演算回路とを有し、
前記ソース線ドライバ回路、前記ゲイト線ドライバ回路、前記基準クロック発生回路、前記カウンタ回路、及びデータ演算回路はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタより形成されてなり、
前記データ演算回路は、アクティブマトリックスパネルの外部に設けられ画像データが記憶される記憶装置から読み出された前記画像データを演算処理するものであることを特徴とするアクティブマトリックスパネル。 - 第１の透明基板と、
前記第１の透明基板上に形成された、ソース線と、前記ソース線と交差して設けられたゲイト線と、前記ソース線及び前記ゲイト線に接続された画素と、ソース線ドライバ回路と、ゲイト線ドライバ回路と、基準クロック発生回路と、Ｘ座標を計数するＸ軸カウンタ回路と、Ｙ座標を計数するＹ軸カウンタ回路と、記憶装置制御回路と、アドレス保持回路と、座標変換回路と、データ演算回路と、入出力制御回路とを有し、
前記ソース線ドライバ回路、前記ゲイト線ドライバ回路、前記基準クロック発生回路、前記Ｘ軸カウンタ回路、前記Ｙ軸カウンタ回路、前記記憶装置制御回路、前記座標変換回路、前記アドレス保持回路、前記データ演算回路、及び前記入出力制御回路はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタより形成されてなり、
前記記憶装置制御回路は、アクティブマトリックスパネルの外部に設けられ画像データが記憶される記憶装置への読み出し及び書き込みを制御するためのクロック信号を発生させるものであり、
前記データ演算回路は、前記画素のアドレスＡ（ｘ、ｙ）、及び該アドレスＡ（ｘ、ｙ）の周囲の８つの画素のアドレスＡ（ｘ−１、ｙ−１）、Ａ（ｘ、ｙ−１）、Ａ（ｘ＋１、ｙ−１）、Ａ（ｘ−１、ｙ）、Ａ（ｘ＋１、ｙ）、Ａ（ｘ−１、ｙ＋１）、Ａ（ｘ、ｙ＋１）、Ａ（ｘ＋１、ｙ＋１）に対応する、前記記憶装置から読み出された画像データを加算し、その平均をとることによって得た平均化された画像データを前記記憶装置に出力するものであることを特徴とするアクティブマトリックスパネル。 - 請求項５において、前記記憶装置は第１の記憶装置及び第２の記憶装置を有し、前記第１の記憶装置に記憶されている画像データに対して前記平均化された画像データを前記第２の記憶装置に記憶させることを特徴とするアクティブマトリックスパネル。
- 請求項５又は６において、前記Ｘ軸カウンタ回路、前記Ｙ軸カウンタ回路及び前記座標変換回路に接続された減算回路及び座標値発生回路をさらに有し、前記減算回路及び前記座標値発生回路はそれぞれＰ型、Ｎ型、又は相補型の薄膜トランジスタより形成されてなることを特徴とするアクティブマトリックスパネル。
- 請求項１乃至７のいずれか一項において、前記第１の透明基板に対向配置された第２の透明基板をさらに有し、前記第１の透明基板及び前記第２の透明基板の間に液晶が存在することを特徴とするアクティブマトリックスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28449795A JP3583525B2 (ja) | 1994-10-07 | 1995-10-05 | アクティブマトリックスパネル |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-270565 | 1994-10-07 | ||
| JP27056594 | 1994-10-07 | ||
| JP28449795A JP3583525B2 (ja) | 1994-10-07 | 1995-10-05 | アクティブマトリックスパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08211363A JPH08211363A (ja) | 1996-08-20 |
| JP3583525B2 true JP3583525B2 (ja) | 2004-11-04 |
Family
ID=26549261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28449795A Expired - Fee Related JP3583525B2 (ja) | 1994-10-07 | 1995-10-05 | アクティブマトリックスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3583525B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070008289A (ko) * | 2005-07-13 | 2007-01-17 | 삼성전자주식회사 | 디스플레이 장치 및 그것을 구비한 정보 처리 시스템,그리고 그것의 구동 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664910B2 (ja) * | 1987-10-29 | 1997-10-22 | 株式会社日立製作所 | デイスプレイ |
| JP2624750B2 (ja) * | 1988-03-07 | 1997-06-25 | 株式会社日立製作所 | 液晶表示装置 |
| JP2566175B2 (ja) * | 1990-04-27 | 1996-12-25 | セイコー電子工業株式会社 | 半導体装置及びその製造方法 |
| JP2967126B2 (ja) * | 1990-09-05 | 1999-10-25 | セイコーインスツルメンツ株式会社 | 平板型光弁基板用半導体集積回路装置 |
| JP3081966B2 (ja) * | 1990-09-07 | 2000-08-28 | セイコーインスツルメンツ株式会社 | フレーム間引き階調駆動光弁装置 |
| JP3192444B2 (ja) * | 1991-08-01 | 2001-07-30 | シャープ株式会社 | 表示装置 |
| JP2838612B2 (ja) * | 1991-11-12 | 1998-12-16 | セイコーインスツルメンツ株式会社 | 光弁装置とその製造方法 |
| JPH05203991A (ja) * | 1992-01-28 | 1993-08-13 | Canon Inc | 液晶パネル表示装置 |
| JPH05210364A (ja) * | 1992-01-31 | 1993-08-20 | Canon Inc | 液晶パネル表示装置 |
| JP3120200B2 (ja) * | 1992-10-12 | 2000-12-25 | セイコーインスツルメンツ株式会社 | 光弁装置、立体画像表示装置および画像プロジェクタ |
-
1995
- 1995-10-05 JP JP28449795A patent/JP3583525B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08211363A (ja) | 1996-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7864169B2 (en) | Active matrix panel | |
| KR19990062457A (ko) | 다이나믹 램 내장 마이크로 프로세서 및 다이나믹 램 내장 마이크로 프로세서의 데이터 전송 방법 | |
| JP3583525B2 (ja) | アクティブマトリックスパネル | |
| JP3154741B2 (ja) | 画像処理装置及びその方式 | |
| KR100472478B1 (ko) | 메모리 억세스 제어방법 및 장치 | |
| JPS62145483A (ja) | 画像拡大縮小回転装置 | |
| CN106780288B (zh) | 一种多边形填充的硬件加速电路 | |
| JPH06149533A (ja) | 表示領域外セグメントの描画処理を削減したセグメント高速描画方式 | |
| KR100239398B1 (ko) | 액정표시장치의 디스플레이 장치 | |
| JPS61251897A (ja) | 画像処理装置 | |
| JPH0697393B2 (ja) | ビットマップ処理装置 | |
| JPS58136093A (ja) | 表示制御装置 | |
| JP2998417B2 (ja) | マルチメディア情報処理装置 | |
| KR0114239Y1 (ko) | 인터럽트 핸들러 회로 | |
| JPS61161576A (ja) | 画像信号処理装置 | |
| JPH06295335A (ja) | 画像データ記憶装置 | |
| JP2002199404A (ja) | 画像処理装置 | |
| JPS6270894A (ja) | 表示制御装置 | |
| JP2000035780A (ja) | 記憶表示装置 | |
| JPS6141183A (ja) | デイジタル記憶装置 | |
| JPH03283189A (ja) | 半導体メモリ装置 | |
| JPH01145777A (ja) | 画像データ転送方式 | |
| JPS61206079A (ja) | 変形画像表示方式 | |
| JPS61292679A (ja) | グラフイツク表示装置 | |
| JPH1011047A (ja) | 画像表示制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040113 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040312 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040312 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040729 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070806 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |