KR19980080268A - 고장 허용형 회로 장치 - Google Patents

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마이클 제임스 브라운로우
앤드류 케이
그래험 앤드류 캐이른스
도시오 노무라
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쯔지 하루오
샤프 가부시끼가이샤
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Abstract

고장 허용형 회로 장치는 병렬로 접속되어 있으며 각각이 인에이블/구성 입력(31)과 다수의 출력(36)을 가진 다수의 복제 비리던던트 시프트 레지스터(30)를 포함한다. 더욱이, 각 레지스터(30)는 레지스터 내에 고장 상태가 존재하는지 여부를 나타내는 검증 신호를 출력하는 검증 출력(32)을 포함한다. 본 장치는 또한 고정 기준 신호를 인가하기 위한 검증 신호 발생기(33), 출력(32)으로부터의 검증 신호가 인가되는 비교기(34), 및 제어 회로(35)를 포함한다. 비교기(34)와 제어 회로(35)의 테스트/제어 로직은 테스트/제어 로직을 고장 허용형으로 만들기 위하여 마스킹 리던던시(20-24)를 이용하여 구성된다. 제어 회로(35)는 제1 레지스터에서 시작하는 각 레지스터(30)의 입력(31)에 인에이블 신호를 공급함으로써 레지스터(30) 각각의 테스트를 차례로 제어하는 기능을 한다. 이에 따라서 제1 레지스터(30)의 검증 출력(32)로부터의 검증 신호(V1)는 이 검증 신호(V1)를 고정 기준 신호와 비교하는 비교기(34)에 공급된다. 검증 신호(V1)이 기준 신호와 크게 다르다면, 이것은 제1 레지스터 내에 고장이 있음을 나타내고, 제어 회로(35)는 제1 레지스터의 입력(31)에 디스에이블 신호를 공급한다. 이 테스트 과정은 관련 회로에 고장이 없다는 것을 나타내는 검증 신호가 비교기(34)에 의해 수신될 때까지 회로(30) 각각에 대해서 반복된다.

Description

고장 허용형 회로 장치
본 발명은 예컨대 액티브 액정 표시 장치(AMLCD)의 구동 회로에 이용될 수 있는 고장 허용형(fault tolerant) 회로 장치에 관한 것이다.
근래 들어, 박막 트랜지스터를 이용하여 유리 기판 상에 집적 회로를 하는데에 큰 관심이 일고 있다. 이러한 관점의 주된 이유는 AMLCD의 구동 회로를 디스플레이의 유리 기판 그 자체 상에 집적시킬려고 하는 열망이었다. 그러나, 그와 같이 제어 회로를 집적시킬려고 하면, 집적된 구동 회로 내의 고장때문에 제조 수율이 감소될 수가 있다. 이와 같이 집적된 구동 회로는 그 자체의 면적이 클 뿐만 아니라 박막 트랜지스터 특성의 본래적인 변동때문에 고장이 생기기 쉽다. 임계 전압과 트랜지스터의 이동도와 같은 파라메터의 변동들은 동일 회로 내에서 특정 트랜지스터가 그에 인접한 트랜지스터들과 정합할 수 없음으로 인해 생기는 소프트(soft) 고장으로서 나타나게 된다. 따라서, AMLCD 응용 분야에서 집적된 구동 회로를 가진 디스플레이의 제조 수율을 증가시키기 위하여, 그리고 박막 트랜지스터가 이용되는 기타 다른 많은 응용 분야에서도 고장 허용형 회로 설계가 점차 중요해지고 있다.
이미 많은 고장 허용형 회로 설계 기술이 알려져 있다. RWR (redundancy-with-repair)법은 기본 기능 회로를 복제하며, 제조 후에 기능 회로들 중 어느 하나에 고장이 생기면 보수를 행하는 어떤 수단을 이용한다. 미국 특허 제5,111,060호(NEC사)와 Y. Takafuji 등의 SID 93 Digest, Pages 383-386에는 AMLCD에 RWR 기술을 적용한 것이 공개되어 있다. 또한, 첨부 도면의 제 1도는 AMLCD의 주변 회로에 대한 RWR 회로 장치가 도시되어 있다. 이 RWR 회로 장치에서는 많은 기본적인 기능 회로가 북제되어 시프트 레지스터 소자쌍(1, 1a,; 2, 2a; 3, 3a 등)을 구성하며, 한쪽의 시프트 레지스터 소자(1, 2, 3 등)는 관련 회로 입력과 출력 사이에서 용접(welding) 패드(4, 5)에 의해서 접속되어 있고, 이 시프트 레지스터 소자(1, 2, 3 등)와 병렬로, 다른 쪽의 시프트 레지스터(1a, 2a, 3a 등)는 관련 회로 입력과 출력 사이에서 절단(cutting) 패드(6, 7)에 의해서 접속되어 있다. 따라서, 절단 패드(6, 7)에 레이저를 조사하여 도면 부호 1a와 같은 결함있는 시프트 레지스터 소자를 회로로붜 완전히 제거해 낸 다음에 용접 패드(4, 5)를 이용하여 도면 부호 1과 같은 대체 시프트 레지스터 소자를 용접할 수 있는 대비가 되어 있다. RWR 기술은 그 비용이 합당하고 회로 성능에도 나쁜 영향을 거의 주지 않으면서 고장 허용성이 매우 우수하나, 이러한 기술 중에서 저레벨 테스트 공정과 보수 공정은 너무 비용이 많이 들어서 제조 공정에 포함시킬 수가 없는 응용 분야가 많이 있다.
TMR(triple modular redundance)는 첨부 도면의 도 2에 개략적으로 도시된 바와 같이, 기본 기능 회로를 3중으로 복제하고, 회로(10, 11, 12)를 공통 보팅(voting) 회로(13)에 접속하여 회로(10, 11, 12)의 출력의 다수결에 대응하는 출력을 발생시킨다. 이와 같은 기술은 C. Bolchini 등의 IEEE International Symposium on Circuits and Systems 1994, pages 83-86과 A. A. Sorenson의 Digital circuit reliablity through redundancy Electro-Technology, 68, July 1961, pages 118-125에서 알려져 있다. 이와 같은 기술은 회로(10, 11, 12)를 공통 OR 게이트를 구동시키는 3개의 AND 게이트에 접속시킴으로써 구현될 수 있다. 이와 같은 장치는 3개의 회로(10, 11, 12) 중 어느 것에서의 고장을 허용한다. 그러나, 이와 같은 장치가 추가적인 고장도 허용할 가능성은 매우 적다. 더욱이, 이 기술은 회로를 3중으로 해야 하고, 또 이에 관련된 판단 로직을 구비해야 하기 때문에 비용이 많이 든다. 또, 3개의 병렬 회로로 인한 추가적인 부하와 판단 로직으로 인한 지연때문에, 정확하게 기능하는 비리던던트(non-redundant) 회로에 비해 전력 소모가 많고 속도에 있어서도 크게 뒤질 것이다. 이러한 이유들로 해서, TMR 기술은 고속으로 동작해야 하는 기본적으로 단순 복제된 회로들인 AMLCD의 판단 회로에는 실제적이지가 못하다.
다른 기술로서는, 문헌에서 별 주목을 받지는 못했지만, R, Kuen의 Computer redundancy: design, performance and future, IEEE Transactions on Reliability, Vol. R-18, No. 1, February 1969, pages 3-11에 기재된 쿼드 마스킹(Quad Masking; QM)이라는 기술이 있다. 첨부 도면의 도 4에 개략적으로 도시되어 있는 바와 같이, QM 기술에서는 4개의 기본 기능 회로들(15, 16, 17, 18)을 서로 함께 접속시키되, 회로(15)와 회로(16)를 직렬로, 회로(17)와 회로(18)를 직렬로 접속시키며, 회로쌍(15, 16: 17, 18)은 2개의 병렬 경로에서 공통 입력과 공통 출력 간에 접속되어 있다. 이와 같은 기술은 TMR 기술보다 훨씬 더 견고하며, 회로들 중 적어도 2개는 장치 고장을 일으키지 말아야 한다. 도 4에서 파선으로 도시된 접속(19)은 스턱 오픈(stuck open)(비도통)과 스턱 클로우즈드(stuck closed) 고장의 상대적인 발생 확률에 따라서 구성될 수 있다. 만일 장치가 스턱 오픈 고장을 일으킬 가능성이 많다면, 장치를 통해 다른 경로를 주도록 접속(19)이 구성된다. 이 기술은 박막 MOS 구현을 위해서 단지 하나의 모디스트(modest) 영역만이 필요하기 때문에 매우 견고하지만, 이런 종류의 로직으로 구성된 회로 장치는 비리던던시 회로보다 속도가 상당히 더 느리고 전력 소모도 더 클 것이다.
미국 특허 제5,465,053호에는 도 3에 개략적으로 도시된 바와 같이, AMLCD를 구동하기 위한 회로 장치가 개시되어 있다. 이 회로 장치는 각각 n개의 스테이지(72)를 가진 N/n 단축 시프트 레지스터들(70, 71)로 분할된 N개 스테이지의 복제 시프트 레지스터를 포함하며, 이들 단축 시프트 레지스터들은 k번(이 도면에서는 k=2) 복제된다. 따라서, 이 회로 장치는 각각 길이가 n인 k개 비리던던트 레지스터의 N/n 뱅크를 포함한다. 더욱이, 시프트 레지스터(70, 71) 각각의 최종 스테이지972)의 출력은 각 뱅크의 끝에 있는 테스트/제어 회로(73)에 대한 입력을 구성한다. 이 회로(73)는 이 입력들을 어느 레지스터가 정확하게 기능하고 있는 가를 판단하는 테스트 신호와 비교하는 테스트 과정을 수행한다. 또한, 시프트 레지스터(70, 71)의 스테이지(72)로부터의 출력은 k개의 입력 멀티플렉서(74)와 구동 회로(75)에 의해 액티브 매티릭스에 공급된다. 동작에 있어서, 테스트/제어 회로(73)는 레지스터(70, 71) 중 어느 것이 정확하게 기능하고 있는 지를 판단하고, 멀티플렉서(74)를 제어하여 AMLCD를 어드레싱하기 위하여 상기 레지스터(70, 71) 중 정확하게 기능하고 있는 적당한 것을 선택하고, 선택된 레지스터의 스테이지(72)로부터의 출력을 구동 회로(75)에 공급한다.
이런 형태의 리던던시의 유효성, 즉 구동 회로로부터의 모든 N개 출력이 정확하게 되는 확률은 각 트랜지스터가 고장(스턱 오픈이나 스턱 클로우즈드) 확률을 f로 하여 단순한 디지탈 스위치로서 수행되고, 뱅크 내의 전체 행은 만일 그 행 내의 시프트 레지스터들 중에서 고장난 것이 있다면 고장이 났었던 것으로 되고, 전체 뱅크는 만일 특정 뱅크 내의 지원 회로에 결함이 있다면 고장이 났었던 것으로 되고, 그리고 전체 회로 장치는 만일 뱅크들 중 어느 것이라도 고장이 난 것이 있다면 고장이 났었던 것으로 가정하는 분석에 의해 입증될 수 있다. 이와 관련하여, 지원 회로는 각각이 종래의 비리던던트 TFT 회로를 포함하는 테스트/제어 회로(73)와 이에 관련된 멀티플렉서(74)의 조합으로 구성된 것으로 생각한다.
이러한 가정을 갖고서, 아래의 확률이 계산될 수 있다.
하나의 트랜지스터가 정확하게 작동할 확률은
t개의 트랜지스터를 가진 하나의 래치에 고장이 없을 확률은
n개의 래치로 된 하나의 레지스터에 고장이 없을 확률은
로 주어진다.
따라서, 뱅크 내의 k개 행 중 적어도 한개 이상이 정확하게 동작할 확률은
로 주어진다.
각각이 m개의 트랜지스터를 가진 nk 입력 멀티플렉서(74)가 모두 작동할 확률은
로 주어진다.
s개의 트랜지스터를 포함하는 테스트/제어 회로(34)가 고장이 없을 확률은
로 주어진다.
그러므로, 각 뱅크가 정확하게 기능할 확률은 다음과 같다.
마지막으로, 그러한 N/n개의 뱅크를 포함하는 전체 회로 장치의 수율은
로 주어진다.
도 3a는 트랜지스터 고장율 f=0.01%, 열수 N=800, 래치당 트랜지스터수는 6, 테스트/제어 회로(73) 내의 트랜지스터수는 17(k=2), 각 멀티플렉서(74) 내의 트랜지스터수는 1인 통상적인 회로 장치에 있어서, 전체 회로 장치의 수율을 각 뱅크 내의 스테이지수 n과 각 뱅크 내의 복제 레지스터수 k의 함수로서 나타낸 것이다. 이 그래프로부터, 미국 특허 제5,465,053호의 리던던트 회로 장치는 많은 응용에 있어 이러한 장치의 추가적인 회로 복잡성을 정당화시킬 수 없는 많은 제한을 갖고 있음이 명백하다. 도면에 나타난 바와 같은 약 61%의 대응 비리던던트 회로 장치의 수율과 비교해서, 미국 특허 제5,465,053호의 회로 장치로서 얻을 수 있는 최적 수율은 회로를 아주 복잡하게 한 대가로 (k=2, n=50에 대해서) 약 82%이다. 더욱이, 지원 회로에서의 결함은 전체 수율에 큰 영향을 주기 때문에 각 뱅크 내의 행의 수를 증가시켜도 잇점이 거의 없다. 또한, 테스트/제어 회로(73)는 멀티플렉서(74)의 동작을 교정하기 위한 테스트는 하지 못한다.
본 발명의 목적은 비리던던트 회로의 속도와 전력 소모를 그대로 유지하면서도 특별히 고장을 허용하는 회로 장치를 제공하는데 있다.
본 발명에 따라서, 병렬로 접속되어 있으며 각각이 하나의 입력과 검증 출력을 포함하는 다수의 출력을 가진 다수의 복제 비리던던트 기능 회로와, 상기 기능 회로의 입력에 인가된 입력 신호에 응답하여 상기 각 기능 회로의 상기 검증 출력으로부터 출력된 검증 신호를 검출하고, 상기 기능 회로에 고장이 있는지 여부를 판단하기 위하여 상기 검증 신호와 기준 신호를 비교하고, 그리고 기능적 동작에 있어서 테스트된 상기 기능 회로들 중에서 상기 대응 검증 신호에 의해서 고장이 없는 것으로 나타난 기능 회로를 선택하는 테스트/제어 회로 수단을 포함하되, 상기 테스트/제어 수단은 고장을 허용하도록 마스킹 리던던시를 내장한 회로 소자를 포함하는 고장 허용형 회로 장치가 제공된다.
이와 같은 회로 장치는 표준 비고장(non-fault) 허용 등가 회로와 거의 유사한 속도와 전력 소모로 동작하는 자기 적응(self-adapting) 고장 허용 디지탈 회로 구조를 제공할 수 있으며, (기능 회로 그 자체에 대한 표준 비리던던트 로직을 이용하지만) 기능 회로의 자가 테스트와 전력 제어를 수행하기 위한 아주 확실한 쿼드 마스킹 로직을 이용하여 구현될 수 있다. 따라서, 본 회로 장치는 AMLCD를 위한 집적형 고장 허용 구동 회로의 구현에 특히 적합하다.
바람직한 실시예에서, 기능 회로 각각은 입력 신호를 수신하기 위한 인에이블 입력과 기능 출력 신호를 출력하기 위한 다수의 병렬 시프트 출력을 구비한 시프트 레지스터이다. 바람직하게는, 검증 출력은 각 시프트 레지스터의 시프트 출력들 중 하나로 구성된다. 더욱이, 테스트/제어 회로 수단은 기능 회로들로부터 검증 신호를 순차적으로 검출하고, 기능적 동작에 있어서 상기 대응 검증 신호에 의해서 고장이 없는 것으로 나타난 테스트된 제1 회로를 선택하도록 배열될 수 있다.
편리하게는, 테스트/제어 회로 수단은 대응 검증 신호가 기능 회로 내에 고장이 있음을 나타내는 경우에 그 회로에 디스에이블 신호를 인가하고, 차례로 인에이블 신호를 다음 회로에 인가하도록 배열될 수 있다. 또한, 입력 신호의 수신에 응답하여 기준 신호를 제공하기 위한 검증 기호 발생기를 구비할 수 있다.
테스트/제어 회로 수단은 상기 다수의 기능 회로와 숫적으로 일치하는 다수의 스테이지를 구비하며 상기 기능 회로들 중 하나가 고장이 없는 것으로 나타날 때까지 상기 기능 회로들에 인에이블 신호를 순차적으로 인가하도록 클럭 신호를 발생시키는 시프트 레지스터를 포함할 수 있다. 더욱이, 테스트/제어 회로 수단은 회로에 전력을 공급하기 위해서는 회로에 인에이블 신호를 인가하고, 회로에 의해 출력된 대응 검증 신호가 회로 내에 고장이 있음을 나타내는 경우에는 회로 전력을 차단하도록 배열될 수 있다. 이 경우, 회로의 출력은 선택된 회로의 출력에는 종속적이나 다른 나머지 회로들에는 독립적인 출력 신호를 공급하기 위하여 OR 게이트에 접속될 수 있다.
바람직하게는, 테스트/제어 회로 선택 수단은 2쌍의 소자들은 병렬로 연결되고 각 쌍의 소자들은 직렬로 연결되게끔 접속된 4개의 복제 회로 소자를 포함하는 쿼드 마스킹(QM) 회로 구조를 갖고 있다. 가장 바람직하게는, 한쌍의 회로 소자의 2개 소자들 간의 상호 접속점과 다른 한쌍의 회로 소자의 2개 소자들 간의 상호 접속점 사이에는 제어 소자가 접속되어 상기 상호 접속점들 간의 도통을 제어한다.
본 발명을 더욱 자세히 이해하기 위하여, 이제부터는 첨부 도면을 참조하여 실시예를 통해 본 발명을 상세히 설명한다.
도 1은 AMLCD 제어 회로에 대한 종래의 RWR 회로 장치의 블록도.
도 2는 종래의 TMR 회로 장치의 블록도.
도 3은 다른 종래의 회로 장치의 블록도.
도 3a는 도 3a도의 회로 장치가 정확하게 작동할 확률을 나타낸 그래프도.
도 4는 종래의 QM 회로 장치의 블록도.
도 4a는 본 발명에 따른 회로 장치에서 이용될 수 있는 회로 레벨에서 QM의 가능한 구현을 나타낸 도면.
도 5는 본 발명에 따른 일반적인 회로 장치의 블록도.
도 6은 집적 주변 구동 회로를 가진 AMLCD를 도시한 도면.
도 7, 8 및 9는 본 발명에 따른 여러 가지 회로 장치의 도면.
도 10은 본 발명에 따른 회로 장치가 정확하게 작동될 확률을 나타낸 그래프도.
도면의 주요 부분에 대한 부호의 설명
30 : 복제된 시프트 레지스터
31 : 인에이블/구성 입력
32 : 검증 출력
33 : 검증 기호 발생기
34 : 비교기
35 : 제어 회로
도 5는 AMLCD를 구동하기 위한(또는 어떤 다른 응용을 위한) 본 발명에 따른 회로 장치를 도시한 것으로, 본 회로 장치는 k번 복제된 시프트 레지스터 형태로 된 기본 기능 회로(30)를 포함하며, 모든 회로는 병렬로 접속되어 있고, 회로 각각은 회로를 동작시키는 인에이블 신호(E1..... Ek)를 수신하기 위한 인에이블/구성 입력(31)과 회로 내에 고장 상태가 존재하는지 여부를 나타내는 검증 신호(V1.... Vk)를 출력하기 위한 검증 출력(32)을 갖고 있다. 인에이블/구성 입력(31)은 클럭 발생을 위해 및/또는 회로에 전력을 공급하기 위해 접속될 수 있으며, 회로가 선택되지 않는 경우에 모든 출력이 로우 상태나 하이 상태로 이행되지 않는다는 것을 확실히 보장해야 한다. 본 회로 장치는 고정된 기준 신호를 공급하기 위한 검증 기호(verification signature) 발생기(33), 회로(30)의 출력(32)로부터 검증 신호가 공급되는 비교기(34), 및 인에이블 신호를 인에이블/구성 입력(31)에 공급하는 제어 회로(35)를 더 포함하고 있다.
제어 회로(35)는 제1 회로에서 시작하는 각 회로(30)의 인에이블/구성 입력(31)에 적당한 인에이블 신호를 공급함으로써 회로(30) 각각의 테스트를 차레로 제어하는 기능을 한다. 이에 따라서 제1 회로(30)의 검증 출력(32)로부터의 검증 신호(V1)는 이 검증 신호(V1)를 기호 발생기(33)에 의해 공급된 고정 기준 신호와 비교하는 비교기(34)에 공급된다. 검증 신호(V1)이 기준 신호와 크게 다르다면, 이것은 제1 회로 내에 고장이 있음을 나타내고, 제어 회로(35)는 제1 회로의 인에이블/구성 입력(31)에 디스에이블 신호를 공급하여 이 회로를 비동작 상태로 만들며, 그와 동시에 다음 회로(30)의 인에이블/구성 입력(31)에 적당한 인에이블 신호를 공급하여 그 회로에 대한 테스트 과정을 반복한다. 이 테스트 과정은 관련 회로에 고장이 없다는 것을 나타내는 검증 신호가 비교기(34)에 의해 수신될 때까지 회로(30) 각각에 대해서 반복된다. 그 때에 테스트 과정은 중지되고, 해당 회로는 자신의 인에이블/구성 입력(31)에 인가된 인에이블 신호에 의해 계속해서 선택되어 그 회로는 자신의 입력(37)에서의 입력 신호 수신에 응답하여 자신의 출력(36)에서의 출력 신호(O0... ON)의 공급으로 동작된다.
비교기(34)와 제어 회로(35)의 테스트/제어 로직은 QM 기술을 이용하여 구성되며, 따라서 기능 회로의 속도보다 훨씬 느린 속도에서 테스트 및 선택 기능을 수행해도 되기 때문에 QM 기술의 매우 우수한 고장 허용성을 이용하면서도 저속 및 고전력 소모의 단점을 피할 수가 있다. 본 응용에서 이용될 수 있는 박막 트랜지스터(TFT) MOS 구현에 적당한 가능한 QM 회로 설계는 도 4a에 도시되어 있다. 이 경우에, 4개의 MOSFET(20, 21, 22, 23)로 이루어진 회로 장치에서 MOSFET(24)의 제어 하에 중앙 접속이 행해진다. 제어 신호가 로우이면, 중앙 접속은 개방되어 입력과 출력 간의 도통 확률을 감소시키며, 반면에 제어 신호가 하이이면, 중앙 접속이 구성되어 입력과 출력 간의 도통 확률이 증가한다. 이 QM 회로는 신뢰성이 아주 좋으며, 아주 컴팩트한 합성 TET 구조로 구현될 수 있다.
이제, 본 발명에 따른 고장 허용형 회로를 AMLCD용 집적 구동 회로에 응용하는 것에 대해서 설명한다. 도 6은 매트릭스의 각 행에 대한 샘플 신호와 비디오 데이타의 직병렬 변환을 위한 타이밍 신호를 공급하기 위해 시프트 레지스터 형태의 집적 스캔 및 데이타 구동 회로(41, 42)를 가진 전형적인 AMLCD 매트릭스(40)를 개략적으로 도시한 것이다. 세부 사항(43)은 매트릭스(40)의 각 화소에 대한 전형적인 능동 회로를 나타낸 것이다.
도 7은 AMLCD 구동 회로들 중 하나에 대한 회로 장치를 도시한 것으로, 각 구동 회로는 N개(여기서 N은 통상 1000정도임) 스테이지를 가진 긴 시프트 레지스터 형태로 되어 있다. 이 긴 시프트 레지스터는 각각 n개의 스테이지를 가진 N/n개의 단축 시프트 레지스터(50)로 분할된다. 이들 단축 시프트 레지스터(50)는 서로 복제되는 k개의 레지스터(51)로 구성된다. 이 레지스터들(51)은 이들이 표준 로직 회로로 구현됨을 나타내기 위하여 도면에서 파선으로 나타나 있다. 따라서 구동 회로는 각각이 길이 n인 비리던던트 레지스터의 N/n개 뱅크로 구성된다. 더욱이, 레지스터(50)의 각 뱅크의 기능은 QM 기술을 이용하여 구성된 테스트/제어 로직(52)에 의해 제어되며, 이 테스트/제어 로직(52)은 각 레지스터(51)의 인에이블/구성 입력(53)(QM 로직으로 구현됨)에 인에이블/디스에이블 신호를 공급하고 검증 출력(54)에서 출력된 검증 신호를 단일 스테이지 시프트 레지스터 형태로 된 검증 기호 발생기(55)에 의해 공급된 고정 기준 신호와 비교하도록 배열되어 있다.
도 8은 이와 같은 회로 장치에 이용된 테스트/제어 로직의 세부 사항을 도시한 것이다. 이 경우, 검증 기호 발생기(55)는 N/n개의 스테이지, 즉 시프트 레지스터(50)의 뱅크당 하나의 스테이지를 구비한 시프트 레지스터의 단일 스테이지로 구성된다. 이 스테이지는 마스터 클럭의 n 싸이클 마다 클럭을 발생한다. 검증 기호 발생기(55)로부터의 출력 신호는 EXOR 게이트(56)의 입력에 공급된다. 이 게이트는 선택된 레지스터(51)로부터의 검증 출력을 기준 신호와 비교하며, 레지스터(50)의 각 뱅크의 k개 레지스터(51)의 QM 로직 입력(53)에 인에이블 신호를 공급하기 위하여 길이 k의 시프트 레지스터(57)를 제어하는 출력 신호를 공급한다. QM 로직 입력(53)는 각 레지스터(51)의 i번째 스테이지의 k개 출력을 그 스테이지에 대한 뱅크 출력(Oi)과 각 레지스터(51)의 다음번 (i+1)번째 스테이지에 대한 입력을 구성하는 공통점에 접속시키도록 배열된다. n 스테이지 시프트 레지스터(51) 각각의 검증 출력(54)은 EXOR 게이트(56)의 다른 입력에 접속된 단순히 n번째 스테이지 출력(Qn)이다.
EXOR 게이트(56)의 출력이 하이이면, 이것은 검증 신호와 검증 기호 발생기(55)로부터의 기준 신호 간에, 선택된 레지스터(51)내의 고장 상태를 나타내는 불일치가 있다는 것을 의미하게 되며, 현재 선택된 레지스터(51)를 디스에이블시키고 순차적으로 다음번 가용 레지스터(51)를 인에이블시키기 위하여 레지스터(57)를 클럭시키는 펄스가 발생된다. EXOR 게이트(56)와 레지스터(57) 중간에는 AND 게이트가 배치되어 레지스터(57)의 클럭 발생 동작을 동기화시킨다. EXOR 게이트(56)의 출력 신호가 로우라면, 이것은 검증 신호와 기준 신호 간에, 현재 선택된 레지스터에 고장 상태가 없다는 것을 나타내는 일치가 있다는 것을 의미하게 되며, 따라서 레지스터(57)는 클럭을 발생시키지 않게 되고, 회로의 추가 동작을 위해 현재 선택된 레지스터(51)가 이용된다. 그 다음, 이전 스테이지의 검증 기호 발생기(55)로부터의 출력 신호는 다음 레지스터 뱅크(50)에 대한 입력 신호를 공급한다. 이와 같은 장치의 주요 잇점은 이전 스테이지의 모든 출력이 다음 스테이지의 QM 로직에 의해 테스트된다는 것이다.
도 9에는 대안적인 회로 장치가 도시되어 있는데, 이 장치에서는 k개 레지스터(51)의 대응 출력(Qik)은 QM 로직 입력(53)을 통해 뱅크 출력(Qi)에 개별적으로 연결된다. 이것은, 각 뱅크로부터의 인에이블 입력(53), 따라서 n개의 O1-n출력이 제어 로직에 의해 테스트되지 않지만, 현재 선택된 레지스터(51)에서의 스테이지가 나머지 다른 k-1개의 비선택 레지스터(51)에 의해서 부하를 받는 것을 방지한다. 이 대안적인 장치는 비록 이전의 장치보다 신뢰성이 다소 떨어지지만 부하가 감소되기 때문에 큰 k에 대해서 더욱 고속이 될 수 있다.
도 8과 9의 회로 장치들은 명시적인 테스트 신호를 발생시킬 필요가 없으며, 이 장치들은 제조 후에 박막 트랜지스터에서의 스트레스로 인해 언제든지 생길 수 있는 고장 상태를 허용할 수 있음을 잘 알 것이다.
본 발명에 따른 이와 같은 회로 장치의 수율과 미국 특허 제5,465,053호의 회로 장치의 수율을 비교해 보기 위해서, 도 10에는, 트랜지스터 고장율 f=0.01%, 열수 n=800, 래치당 트랜지스터수는 6, 테스트/제어 회로 내의 트랜지스터수는 17(k=2), 멀티플렉서(74) 내의 복합 트랜지스터수는 1인 것과 같이 도 3a의 그래프에 대한 것과 동일한 가정을 이용하여, 각 뱅크 내의 스테이지수 n과 각 뱅크 내의 복제 레지스터수 k의 함수로서 본 발명의 회로 장치의 수율의 그래프가 도시되어 있다.
이러한 가정을 가지고서, 다음의 확률들이 계산될 수 있다.
하나의 트랜지스터가 정확하게 작동할 확률은
(도 4a에 도시된 바와 같은) QM 복합 트랜지스터가 정확하게 작동할 확률은
(이것은 단일 트랜지스터에 대한 것보다 상당히 더 큼)
t개의 트랜지스터를 가진 하나의 래치에 고장이 없을 확률은
n개의 래치로 된 하나의 레지스터에 고장이 없을 확률은
로 주어진다.
따라서, 뱅크 내의 k개 행 중 적어도 한개 이상이 정확하게 동작할 확률은
로 주어진다.
각각이 m개의 QM 복합 트랜지스터를 가진 nk 입력 멀티플렉서가 모두 작동할 확률은
로 주어진다.
s개의 QM 복합 트랜지스터를 포함하는 테스트/제어 회로가 고장이 없을 확률은
로 주어진다.
그러므로, 각 뱅크가 정확하게 기능할 확률은 다음과 같다.
마지막으로, 그러한 N/n개의 뱅크를 포함하는 전체 회로 장치의 수율은
로 주어진다.
도 10의 그래프로부터, 본 발명에 따른 회로 장치의 수율은 비리던던트 회로 장치에서 통상적으로 예상될 수 있는 61%의 수율보다 훨씬 더 크다는 것을 알 수 있다. 예컨대, k=3과 n≤100에 대해서는 수율은 99%를 넘는다. 더욱이, 미국 특허 제5, 465,053호의 회로 장치에서 얻어진 대응 수율을 보여 주는 도 3a의 그래프와 비교해 보면, 본 발명에 따른 회로 장치를 이용하여 넓은 범위의 n에서 서로 다른 k값에 대해 훨씬 더 큰 수율이 얻어짐을 잘 알 것이다. 따라서 본 발명의 회로 장치는 매우 우수한 고장 허용성을 갖고 있다.
본 발명에 따른 회로 장치는 비리던던트 회로의 속도와 전력 소모를 그대로 유지하면서도 특별히 고장을 허용할 수가 있다.
본 기술 분야의 통상의 전문가라면, 본 발명의 본질과 범위를 벗어남이 없이 본 발명을 다양하게 변경할 수 있음은 자명하다 할 것이다. 따라서, 첨부된 특허 청구의 범위는 지금까지의 상세한 설명에 한정해서는 않되고 광의로 해석되어져야 한다.

Claims (15)

  1. 병렬로 접속되어 있으며 각각이 하나의 입력과 검증 출력을 포함하는 다수의 출력을 가진 다수의 복제 비리던던트 기능 회로; 및
    상기 기능 회로의 입력에 인가된 입력 신호에 응답하여 상기 각 기능 회로의 상기 검증 출력으로부터 출력된 검증 신호를 검출하고, 상기 기능 회로에 고장이 있는지 여부를 판단하기 위하여 상기 검증 신호와 기준 신호를 비교하고, 그리고 기능적 동작에 있어서 테스트된 상기 기능 회로들 중에서 상기 대응 검증 신호에 의해서 고장이 없는 것으로 나타난 기능 회로를 선택하는 테스트/제어 회로 수단
    을 포함하되,
    상기 테스트/제어 수단은 고장을 허용하도록 마스킹 리던던시를 내장한 회로 소자를 포함하는 고장 허용형(fault tolerant) 회로 장치.
  2. 제1항에 있어서, 상기 기능 회로 각각은 입력 신호를 수신하기 위한 인에이블 입력과 기능 출력 신호를 출력하기 위한 다수의 병렬 시프트 출력을 구비한 시프트 레지스터인 것을 특징으로 하는 고장 허용형 회로 장치.
  3. 제2항에 있어서, 상기 검증 출력은 각 시프트 레지스터의 시프트 출력들 중 하나로 구성된 것을 특징으로 하는 고장 허용형 회로 장치.
  4. 제1항에 있어서, 상기 테스트/제어 회로 수단은 상기 기능 회로들로부터 검증 신호를 순차적으로 검출하고, 기능적 동작에 있어서 상기 대응 검증 신호에 의해서 고장이 없는 것으로 나타난 테스트된 제1 회로를 선택하도록 배열된 것을 특징으로 하는 고장 허용형 회로 장치.
  5. 제1항에 있어서, 상기 테스트/제어 회로 수단은 상기 대응 검증 신호가 상기 기능 회로 내에 고장이 있음을 나타내는 경우에 그 회로에 디스에이블 신호를 인가하고, 차례로 인에이블 신호를 다음 회로에 인가하도록 배열된 것을 특징으로 하는 고장 허용형 회로 장치.
  6. 제1항에 있어서, 입력 신호의 수신에 응답하여 기준 신호를 제공하기 위한 검증 기호 발생기를 구비한 것을 특징으로 하는 고장 허용형 회로 장치.
  7. 제1항에 있어서, 상기 테스트/제어 회로 수단은 상기 다수의 기능 회로와 숫적으로 일치하는 다수의 스테이지를 구비하며 상기 기능 회로들 중 하나가 고장이 없는 것으로 나타날 때까지 상기 기능 회로들에 인에이블 신호를 순차적으로 인가하도록 클럭되는 시프트 레지스터를 포함한 것을 특징으로 하는 고장 허용형 회로 장치.
  8. 제1항에 있어서, 상기 테스트/제어 회로 수단은 상기 기능 회로에 전력을 공급하기 위해서는 상기 기능 회로에 인에이블 신호를 인가하고, 상기 기능 회로에 의해 출력된 상기 대응 검증 신호가 상기 회로 내에 고장이 있음을 나타내는 경우에는 회로 전력을 차단하도록 배열된 것을 특징으로 하는 고장 허용형 회로 장치.
  9. 제8항에 있어서, 상기 기능 회로의 출력은 선택된 회로의 출력에는 종속적이나 다른 나머지 회로들에는 독립적인 출력 신호를 공급하기 위하여 OR 게이트에 접속된 것을 특징으로 하는 고장 허용형 회로 장치.
  10. 제1항에 있어서, 상기 테스트/제어 회로 수단은 2쌍의 소자들은 병렬로 연결되고 각 쌍의 소자들은 직렬로 연결되게끔 접속된 4개의 복제 회로 소자를 포함하는 쿼드 마스킹(QM) 회로 구조를 갖는 것을 특징으로 하는 고장 허용형 회로 장치.
  11. 제10항에 있어서, 한쌍의 회로 소자의 2개 소자들 간의 상호 접속점과 다른 한쌍의 회로 소자의 2개 소자들 간의 상호 접속점 사이에는 제어 소자가 접속되어 상기 상호 접속점들 간의 도통을 제어하는 것을 특징으로 하는 고장 허용형 회로 장치.
  12. 제11항에 있어서, 상기 제어 소자는 MOSFET인 것을 특징으로 하는 고장 허용형 회로 장치.
  13. 제1항에 따른 고장 허용형 회로를 내장한 액정 표시 장치.
  14. 제13항에 있어서, 상기 고장 허용형 회로는 디스플레이 기판 상에 제조된 구동 회로인 것을 특징으로 하는 액정 표시 장치.
  15. 제13항에 있어서, 상기 고장 허용형 회로는 박막 트랜지스터(TFT)를 이용하여 구현된 것을 특징으로 하는 액정 표시 장치.
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