JP2770647B2 - 電子ディスプレイデバイス駆動回路用出力回路 - Google Patents
電子ディスプレイデバイス駆動回路用出力回路Info
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- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3681—Details of drivers for scan electrodes suitable for passive matrices only
Description
【０００１】
【産業上の利用分野】本発明は、電子ディスプレイデバ
イス駆動回路用出力回路に関し、特に、例えば液晶ディ
スプレイ（ＬＣＤ），エレクトロルミネッセントディス
プレイ（ＥＬＤ）あるいはプラズマディスプレイ（ＰＤ
Ｐ）などのような、フラットパネル形電子ディスプレイ
デバイスのカラムドライバ用でＣＭＯＳ構成の出力回路
に関する。
イス駆動回路用出力回路に関し、特に、例えば液晶ディ
スプレイ（ＬＣＤ），エレクトロルミネッセントディス
プレイ（ＥＬＤ）あるいはプラズマディスプレイ（ＰＤ
Ｐ）などのような、フラットパネル形電子ディスプレイ
デバイスのカラムドライバ用でＣＭＯＳ構成の出力回路
に関する。
【０００２】
【従来の技術】マトリクス電極構造のフラットパネル形
電子ディスプレイデバイスでは、電極は、一方の基板上
に形成された行（走査）電極と他方の基板上に、行電極
と直行して形成された列（信号）電極とからなり、行電
極と列電極との交点（画素）に選択的に電圧を印加する
ことで、キャラクタ表示，グラフィック表示，ビデオ表
示などを行なうことができる。行電極にはカラムドライ
バが設けられ、通常動作時には、このカラムドライバが
それぞれの行電極を線順次方式で順々に走査してゆく
が、パネルをリセットする時には、全ての行電極が
“Ｈ”または“Ｌ”の一方の状態に強制される。本発明
の電子ディスプレイデバイス駆動回路用出力回路（以
後、出力回路と記す）は、上述のようなカラムドライバ
の出力回路として用いられるものである。
電子ディスプレイデバイスでは、電極は、一方の基板上
に形成された行（走査）電極と他方の基板上に、行電極
と直行して形成された列（信号）電極とからなり、行電
極と列電極との交点（画素）に選択的に電圧を印加する
ことで、キャラクタ表示，グラフィック表示，ビデオ表
示などを行なうことができる。行電極にはカラムドライ
バが設けられ、通常動作時には、このカラムドライバが
それぞれの行電極を線順次方式で順々に走査してゆく
が、パネルをリセットする時には、全ての行電極が
“Ｈ”または“Ｌ”の一方の状態に強制される。本発明
の電子ディスプレイデバイス駆動回路用出力回路（以
後、出力回路と記す）は、上述のようなカラムドライバ
の出力回路として用いられるものである。
【０００３】図５に、従来の出力回路の一例の回路図を
示す。図５を参照すると、この出力回路は、ｎ個（ｎは
正の整数で、ディスプレイパネルの行電極の数に相当す
る）の２入力のＯＲ回路１1 ，…，１n からなってい
る。それぞれのＯＲ回路の一方の入力端には、外部から
の制御信号ＣＳが入力され、他方の入力端には、外部に
設けられたｎビットのシフトレジスタ２の各ビット毎の
出力信号Ｐ1 ，…，Ｐnがそれぞれ入力されている。そ
して、各ＯＲ回路からの出力信号Ｏ1 ，…，Ｏnがディ
スプレイパネルのそれぞれの行電極（図示せず）を駆動
する。
示す。図５を参照すると、この出力回路は、ｎ個（ｎは
正の整数で、ディスプレイパネルの行電極の数に相当す
る）の２入力のＯＲ回路１1 ，…，１n からなってい
る。それぞれのＯＲ回路の一方の入力端には、外部から
の制御信号ＣＳが入力され、他方の入力端には、外部に
設けられたｎビットのシフトレジスタ２の各ビット毎の
出力信号Ｐ1 ，…，Ｐnがそれぞれ入力されている。そ
して、各ＯＲ回路からの出力信号Ｏ1 ，…，Ｏnがディ
スプレイパネルのそれぞれの行電極（図示せず）を駆動
する。
【０００４】上述した出力回路においては、ディスプレ
イパネルが通常の表示動作を行なう場合は、制御信号Ｃ
Ｓが“Ｌ”であり、シフトレジスタ２からの出力信号が
それぞれのＯＲ回路の出力信号として出力され、ディス
プレイパネルの行電極が順次走査されてゆく。一方、デ
ィスプレイパネルをリセットする時は、制御信号ＣＳが
“Ｈ”となり、それぞれのＯＲ回路の出力信号は全て、
シフトレジスタ２からの各出力信号の状態に関りなく、
一斉に“Ｈ”になる。
イパネルが通常の表示動作を行なう場合は、制御信号Ｃ
Ｓが“Ｌ”であり、シフトレジスタ２からの出力信号が
それぞれのＯＲ回路の出力信号として出力され、ディス
プレイパネルの行電極が順次走査されてゆく。一方、デ
ィスプレイパネルをリセットする時は、制御信号ＣＳが
“Ｈ”となり、それぞれのＯＲ回路の出力信号は全て、
シフトレジスタ２からの各出力信号の状態に関りなく、
一斉に“Ｈ”になる。
【０００５】
【発明が解決しようとする課題】上述したように、従来
の出力回路では、外部からの制御信号ＣＳにより、全出
力信号が一斉に“Ｈ”または“Ｌ”に切り換わる。その
切換わりのタイミングは全ての出力信号について同時で
ある。このため、出力回路をＣＭＯＳ回路で構成した場
合、出力信号の切換り時にこの出力信号の数に比例した
貫通電流が流れ、過渡的に大きな電源電流が流れてしま
う。
の出力回路では、外部からの制御信号ＣＳにより、全出
力信号が一斉に“Ｈ”または“Ｌ”に切り換わる。その
切換わりのタイミングは全ての出力信号について同時で
ある。このため、出力回路をＣＭＯＳ回路で構成した場
合、出力信号の切換り時にこの出力信号の数に比例した
貫通電流が流れ、過渡的に大きな電源電流が流れてしま
う。
【０００６】図２（ａ），（ｂ）に、上述の貫通電流に
よる電源電流の過渡的な増加の様子を、出力信号数が１
０、制御信号の振幅が０〜３０Ｖの場合についてシミュ
レートした結果を示す。図２（ａ）は、制御信号ＣＳが
“Ｌ”（０Ｖ）から“Ｈ”（３０Ｖ）に１００ｎｓで立
ち上る時の電源電流の変化の様子を示す。同図によれ
ば、電源電流は最大約−１００ｍＡにも達する。一方、
図２（ｂ）は、制御信号ＣＳが“Ｈ”（３０Ｖ）から
“Ｌ”（０Ｖ）に１００ｎｓで立ち下る時の電源電流の
変化の様子を示すものであって、同図から、この場合に
も同様に約−１００ｍＡの電源電流が流れることが分
る。
よる電源電流の過渡的な増加の様子を、出力信号数が１
０、制御信号の振幅が０〜３０Ｖの場合についてシミュ
レートした結果を示す。図２（ａ）は、制御信号ＣＳが
“Ｌ”（０Ｖ）から“Ｈ”（３０Ｖ）に１００ｎｓで立
ち上る時の電源電流の変化の様子を示す。同図によれ
ば、電源電流は最大約−１００ｍＡにも達する。一方、
図２（ｂ）は、制御信号ＣＳが“Ｈ”（３０Ｖ）から
“Ｌ”（０Ｖ）に１００ｎｓで立ち下る時の電源電流の
変化の様子を示すものであって、同図から、この場合に
も同様に約−１００ｍＡの電源電流が流れることが分
る。
【０００７】電源にこのような大きな電流が流れると、
特にこの出力回路を含むカラムドライバを集積回路化し
た場合などには、ラッチアップ現象が起ったり信号配線
にノイズが重畳されたり電源電圧が不安定になったりす
るので、集積回路が誤動作しやすくなるなどの不都合な
ことが起る。
特にこの出力回路を含むカラムドライバを集積回路化し
た場合などには、ラッチアップ現象が起ったり信号配線
にノイズが重畳されたり電源電圧が不安定になったりす
るので、集積回路が誤動作しやすくなるなどの不都合な
ことが起る。
【０００８】本発明は上記の点に鑑みてなされたもので
あって、ディスプレイパネルをリセットするために、カ
ラムドライバの全ての出力を“Ｈ”または“Ｌ”のいず
れかに強制する時の過渡的な電源電流の増加が、従来の
ものよりも小さい出力回路を提供することを目的とす
る。
あって、ディスプレイパネルをリセットするために、カ
ラムドライバの全ての出力を“Ｈ”または“Ｌ”のいず
れかに強制する時の過渡的な電源電流の増加が、従来の
ものよりも小さい出力回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の電子ディスプレ
イデバイス駆動回路用出力回路は、外部から入力される
複数の信号を入力信号とし二値制御信号によって制御さ
れ、この二値制御信号の一方の状態においては前述の入
力信号のそれぞれを出力信号として出力し、二値制御信
号の他方の状態においては出力信号が全て二値状態の一
方の状態に強制される型の、電子ディスプレイデバイス
駆動回路用出力回路であって、出力信号の一方の状態へ
の強制時に、それぞれの出力信号を順次その一方の状態
に強制する手段を有することを特徴としている。
イデバイス駆動回路用出力回路は、外部から入力される
複数の信号を入力信号とし二値制御信号によって制御さ
れ、この二値制御信号の一方の状態においては前述の入
力信号のそれぞれを出力信号として出力し、二値制御信
号の他方の状態においては出力信号が全て二値状態の一
方の状態に強制される型の、電子ディスプレイデバイス
駆動回路用出力回路であって、出力信号の一方の状態へ
の強制時に、それぞれの出力信号を順次その一方の状態
に強制する手段を有することを特徴としている。
【００１０】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の構成を示す回路図である。同図を参照すると、本
実施例が図５に示す従来の出力回路と異なるのは、それ
ぞれのＯＲ回路の一方の入力端の間にバッファ回路
３1 ，…，３n-1 が設けられている点である。最先のＯ
Ｒ回路１1 に入力された制御信号ＣＳは、バッファ回路
によって遅延されて２段目以降の後段のＯＲ回路１2 ，
…，１n に順次入力されて行く。従って、本実施例で
は、制御信号ＣＳが“Ｈ”になった時でも、それぞれの
ＯＲ回路１1 ，…，１n からの出力信号Ｏ1 ，…，Ｏn
が同じタイミングで同時に“Ｈ”に遷移することはな
く、必ずバッファ回路３1 ，…，３n-1 での遅延時間差
をもって順次変化するので、それぞれのＯＲ回路におけ
る貫通電流によって電源電流が大きく増大することはな
い。
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の構成を示す回路図である。同図を参照すると、本
実施例が図５に示す従来の出力回路と異なるのは、それ
ぞれのＯＲ回路の一方の入力端の間にバッファ回路
３1 ，…，３n-1 が設けられている点である。最先のＯ
Ｒ回路１1 に入力された制御信号ＣＳは、バッファ回路
によって遅延されて２段目以降の後段のＯＲ回路１2 ，
…，１n に順次入力されて行く。従って、本実施例で
は、制御信号ＣＳが“Ｈ”になった時でも、それぞれの
ＯＲ回路１1 ，…，１n からの出力信号Ｏ1 ，…，Ｏn
が同じタイミングで同時に“Ｈ”に遷移することはな
く、必ずバッファ回路３1 ，…，３n-1 での遅延時間差
をもって順次変化するので、それぞれのＯＲ回路におけ
る貫通電流によって電源電流が大きく増大することはな
い。
【００１１】上述の第１の実施例では、制御信号ＣＳを
遅延させる手段としてバッファ回路を用いて説明した
が、図１（ｂ）に回路図を示す第２の実施例のように、
ＡＮＤ回路を用いて制御信号ＣＳを遅延させることもで
きる。図１（ｂ）は、本発明の第２の実施例の回路図で
ある。図１（ｂ）を参照すると、本実施例では、それぞ
れのＯＲ回路の一方の入力端の間に、２入力ＡＮＤ回路
４1 ，…，４n-1 が設けられている。そして、初段のＯ
Ｒ回路１1 の一方の入力端およびＡＮＤ回路４1の一方
の入力端に制御信号ＣＳが入力され、ＯＲ回路１1 の他
方の入力端に、シフトレジスタ２からの入力信号Ｐ1 が
入力されている。更に、初段のＡＮＤ回路４1 の出力
が、次段のＡＮＤ回路４2 の一方の入力端とＯＲ回路１
2 の入力端に入力されており、ＡＮＤ回路４2 の他方の
入力端にＯＲ回路１2 の出力信号Ｏ2が入力されてい
る。ＯＲ回路１2 の他方の入力端には、シフトレジスタ
２からの入力信号Ｐ2 が入力されている。同様にして、
第（ｍ−１）番目（ｍは、順序を表す正の整数）のＡＮ
Ｄ回路４m-1 の出力が、第ｍ番目のＡＮＤ回路４m の一
方の入力端とＯＲ回路１m の一方の入力端に入力されて
いる。ＡＮＤ回路４m の他方の入力端には、ＯＲ回路１
m の出力信号Ｏm が入力されている。そして、ＯＲ回路
１m の他方の入力端にシフトレジスタ２からの入力信号
Ｐm が入力され、出力端から出力信号Ｏm が出力される
構成となっている。
遅延させる手段としてバッファ回路を用いて説明した
が、図１（ｂ）に回路図を示す第２の実施例のように、
ＡＮＤ回路を用いて制御信号ＣＳを遅延させることもで
きる。図１（ｂ）は、本発明の第２の実施例の回路図で
ある。図１（ｂ）を参照すると、本実施例では、それぞ
れのＯＲ回路の一方の入力端の間に、２入力ＡＮＤ回路
４1 ，…，４n-1 が設けられている。そして、初段のＯ
Ｒ回路１1 の一方の入力端およびＡＮＤ回路４1の一方
の入力端に制御信号ＣＳが入力され、ＯＲ回路１1 の他
方の入力端に、シフトレジスタ２からの入力信号Ｐ1 が
入力されている。更に、初段のＡＮＤ回路４1 の出力
が、次段のＡＮＤ回路４2 の一方の入力端とＯＲ回路１
2 の入力端に入力されており、ＡＮＤ回路４2 の他方の
入力端にＯＲ回路１2 の出力信号Ｏ2が入力されてい
る。ＯＲ回路１2 の他方の入力端には、シフトレジスタ
２からの入力信号Ｐ2 が入力されている。同様にして、
第（ｍ−１）番目（ｍは、順序を表す正の整数）のＡＮ
Ｄ回路４m-1 の出力が、第ｍ番目のＡＮＤ回路４m の一
方の入力端とＯＲ回路１m の一方の入力端に入力されて
いる。ＡＮＤ回路４m の他方の入力端には、ＯＲ回路１
m の出力信号Ｏm が入力されている。そして、ＯＲ回路
１m の他方の入力端にシフトレジスタ２からの入力信号
Ｐm が入力され、出力端から出力信号Ｏm が出力される
構成となっている。
【００１２】本実施例では、制御信号ＣＳが“Ｈ”とな
っても、この制御信号の入力端と２段目のＯＲ回路１2
の入力端との間にＡＮＤ回路４1 が有るので、ＯＲ回路
１1の出力信号Ｏ1 が“Ｈ”になるまでは、ＯＲ回路１
2 には“Ｈ”レベルの制御信号ＣＳが伝達されない。更
に、ＯＲ回路１2 にも信号伝達の遅延があるので、出力
信号Ｏ1 に対する出力信号Ｏ2 の遅延は、ＡＮＤ回路４
1 での遅延にＯＲ回路１2 での遅延が加わったものとな
る。同様にして、出力信号Ｏm-1 に対する出力信号Ｏm
の遅延は、ＡＮＤ回路４m-1 における遅延とＯＲ回路１
m での遅延が加わったものとなる。すなわち、出力信号
Ｏ1 ，…，Ｏn が同時に“Ｈ”に切り換わることはな
く、出力信号Ｏ1 から出力信号Ｏn へと信号レベルが順
次切り換わって行く。一方、制御信号ＣＳが“Ｌ”の場
合は、それぞれのＡＮＤ回路の他方の入力がＡＮＤ回路
４1 から順に“Ｌ”になって行くので、出力信号Ｏn-1
に対する出力信号Ｏn の遅延は、ＡＮＤ回路４n-1 の遅
延分となる。この場合にも、出力信号Ｏ1 ，…，Ｏn が
同時に切り換わることなく、出力信号Ｏ1 から出力信号
Ｏn へと信号レベルが切り換わり、出力信号Ｏn として
シフトレジスタ２の出力信号Ｐn の状態が出力される。
っても、この制御信号の入力端と２段目のＯＲ回路１2
の入力端との間にＡＮＤ回路４1 が有るので、ＯＲ回路
１1の出力信号Ｏ1 が“Ｈ”になるまでは、ＯＲ回路１
2 には“Ｈ”レベルの制御信号ＣＳが伝達されない。更
に、ＯＲ回路１2 にも信号伝達の遅延があるので、出力
信号Ｏ1 に対する出力信号Ｏ2 の遅延は、ＡＮＤ回路４
1 での遅延にＯＲ回路１2 での遅延が加わったものとな
る。同様にして、出力信号Ｏm-1 に対する出力信号Ｏm
の遅延は、ＡＮＤ回路４m-1 における遅延とＯＲ回路１
m での遅延が加わったものとなる。すなわち、出力信号
Ｏ1 ，…，Ｏn が同時に“Ｈ”に切り換わることはな
く、出力信号Ｏ1 から出力信号Ｏn へと信号レベルが順
次切り換わって行く。一方、制御信号ＣＳが“Ｌ”の場
合は、それぞれのＡＮＤ回路の他方の入力がＡＮＤ回路
４1 から順に“Ｌ”になって行くので、出力信号Ｏn-1
に対する出力信号Ｏn の遅延は、ＡＮＤ回路４n-1 の遅
延分となる。この場合にも、出力信号Ｏ1 ，…，Ｏn が
同時に切り換わることなく、出力信号Ｏ1 から出力信号
Ｏn へと信号レベルが切り換わり、出力信号Ｏn として
シフトレジスタ２の出力信号Ｐn の状態が出力される。
【００１３】このように、本実施例では、前段の出力信
号が切り換わってから次段の出力信号が切り換わるの
で、出力信号の切り換わるタイミングを、第１の実施例
よりも確実にずらすことができる。
号が切り換わってから次段の出力信号が切り換わるの
で、出力信号の切り換わるタイミングを、第１の実施例
よりも確実にずらすことができる。
【００１４】図２（ａ），（ｂ）に、第１の実施例およ
び第２の実施例において、出力信号数を１０とし、制御
信号ＣＳの振幅を３０Ｖとした場合について、全出力信
号を“Ｈ”または“Ｌ”にする時の電源電流の過渡的変
化の様子をシミュレートした結果を示す。図２（ａ）
は、制御信号が“Ｌ”から“Ｈ”に１００ｎｓで遷移す
る時の電源電流の変化を示し、図２（ｂ）は、制御信号
が“Ｈ”から“Ｌ”に１００ｎｓで遷移する時の電源電
流の変化を示す。図２を参照すると、第１および第２の
実施例では、制御信号ＣＳの立ち上り，立ち下りのどち
らの場合にも、過渡電源電流は大きくても−２５ｍＡ以
下であり、従来の出力回路では−１００ｍＡであるのに
比べて約１／４に低減されていることが分る。
び第２の実施例において、出力信号数を１０とし、制御
信号ＣＳの振幅を３０Ｖとした場合について、全出力信
号を“Ｈ”または“Ｌ”にする時の電源電流の過渡的変
化の様子をシミュレートした結果を示す。図２（ａ）
は、制御信号が“Ｌ”から“Ｈ”に１００ｎｓで遷移す
る時の電源電流の変化を示し、図２（ｂ）は、制御信号
が“Ｈ”から“Ｌ”に１００ｎｓで遷移する時の電源電
流の変化を示す。図２を参照すると、第１および第２の
実施例では、制御信号ＣＳの立ち上り，立ち下りのどち
らの場合にも、過渡電源電流は大きくても−２５ｍＡ以
下であり、従来の出力回路では−１００ｍＡであるのに
比べて約１／４に低減されていることが分る。
【００１５】尚、第１の実施例および第２の実施例で
は、従来の出力回路と異って出力信号が同時に変化せ
ず、所定の遅延時間をもって順次変化して行くが、この
ことは、この遅延時間がディスプレイパネルの上で人間
の視覚によって知覚されない程度の時間であれば、フラ
ットディスプレイパネルのカラムドライバの出力回路と
しては何ら問題はない。
は、従来の出力回路と異って出力信号が同時に変化せ
ず、所定の遅延時間をもって順次変化して行くが、この
ことは、この遅延時間がディスプレイパネルの上で人間
の視覚によって知覚されない程度の時間であれば、フラ
ットディスプレイパネルのカラムドライバの出力回路と
しては何ら問題はない。
【００１６】上述の第１および第２の実施例では、初段
のＯＲ回路に入力された制御信号ＣＳを順次遅延させて
次段のＯＲ回路に伝達させる例について説明したが、以
下に述べる第３および第４の実施例のように、３入力の
論理回路を、出力信号に関し縦列に接続することによっ
て、出力信号の変化のタイミングをずらすこともでき
る。この場合、制御信号ＣＳは、それぞれの論理回路に
同時に入力される。
のＯＲ回路に入力された制御信号ＣＳを順次遅延させて
次段のＯＲ回路に伝達させる例について説明したが、以
下に述べる第３および第４の実施例のように、３入力の
論理回路を、出力信号に関し縦列に接続することによっ
て、出力信号の変化のタイミングをずらすこともでき
る。この場合、制御信号ＣＳは、それぞれの論理回路に
同時に入力される。
【００１７】図３（ａ）は、本発明の第３の実施例およ
び第４の実施例の構成を示すブロック図である。同図を
参照すると、これらの実施例では、初段のＯＲ回路１1
と、２段目からｎ段目の３入力論理回路５2 ，…，５n
とからなっている。初段のＯＲ回路１1 は、シフトレジ
スタ２からの入力信号Ｐ1 と制御信号ＣＳとを入力とし
て出力信号Ｏ1 を出力する。３入力論理回路５2 ，…，
５n はそれぞれ、シフトレジスタ２からの出力信号
Ｐ2 ，…，Ｐn と、制御信号ＣＳと、前段の出力信号と
をそれぞれ入力端Ｐ，Ｉ，Ｑの入力とし、出力端Ｏから
出力信号Ｏ2 ，…，Ｏn を出力する。これらの論理回路
群は、出力信号Ｏ1 ，…，Ｏn に関して縦列に接続され
ている。
び第４の実施例の構成を示すブロック図である。同図を
参照すると、これらの実施例では、初段のＯＲ回路１1
と、２段目からｎ段目の３入力論理回路５2 ，…，５n
とからなっている。初段のＯＲ回路１1 は、シフトレジ
スタ２からの入力信号Ｐ1 と制御信号ＣＳとを入力とし
て出力信号Ｏ1 を出力する。３入力論理回路５2 ，…，
５n はそれぞれ、シフトレジスタ２からの出力信号
Ｐ2 ，…，Ｐn と、制御信号ＣＳと、前段の出力信号と
をそれぞれ入力端Ｐ，Ｉ，Ｑの入力とし、出力端Ｏから
出力信号Ｏ2 ，…，Ｏn を出力する。これらの論理回路
群は、出力信号Ｏ1 ，…，Ｏn に関して縦列に接続され
ている。
【００１８】図３（ｂ）は、図３（ａ）における３入力
論理回路の一例の論理回路図であって、本発明の第３の
実施例を示すものである。図３（ｂ）を参照すると、こ
の３入力論理回路は、論理式Ｏm ＝Ｐm ・反転ＣＳ＋Ｏ
m-1 ・ＣＳの論理回路図である。本実施例では、図３
（ｃ）に示す真理値表で表されるように、制御信号ＣＳ
が“Ｌ”の時は、出力信号Ｏm としてはシフトレジスタ
２からの入力信号Ｐm が出力される。一方、制御信号Ｃ
Ｓが“Ｈ”の時は、シフトレジスタ２の出力信号Ｐm の
状態に関らず、前段の論理回路５m-1 の出力信号Ｏm-1
が“Ｈ”の時だけ出力信号Ｏm が“Ｈ”となる。すなわ
ち、制御信号ＣＳを“Ｈ”としても、全出力信号が同時
に“Ｈ”となることはなく、出力信号Ｏ1 から出力信号
Ｏn へ順次“Ｈ”になって行く。
論理回路の一例の論理回路図であって、本発明の第３の
実施例を示すものである。図３（ｂ）を参照すると、こ
の３入力論理回路は、論理式Ｏm ＝Ｐm ・反転ＣＳ＋Ｏ
m-1 ・ＣＳの論理回路図である。本実施例では、図３
（ｃ）に示す真理値表で表されるように、制御信号ＣＳ
が“Ｌ”の時は、出力信号Ｏm としてはシフトレジスタ
２からの入力信号Ｐm が出力される。一方、制御信号Ｃ
Ｓが“Ｈ”の時は、シフトレジスタ２の出力信号Ｐm の
状態に関らず、前段の論理回路５m-1 の出力信号Ｏm-1
が“Ｈ”の時だけ出力信号Ｏm が“Ｈ”となる。すなわ
ち、制御信号ＣＳを“Ｈ”としても、全出力信号が同時
に“Ｈ”となることはなく、出力信号Ｏ1 から出力信号
Ｏn へ順次“Ｈ”になって行く。
【００１９】図４（ａ）は、図３（ａ）における３入力
論理回路の他の例の論理回路図であって、本発明の第４
の実施例を示す。図４（ａ）を参照すると、この３入力
論理回路は、論理式Ｏm ＝Ｐm ＋ＣＳ・Ｏm-1 の論理回
路図である。本実施例では、図４（ｂ）に示す真理値表
のように、制御信号ＣＳが“Ｌ”の時は、第３の実施例
と同様に出力信号Ｏm として、シフトレジスタ２からの
入力信号Ｐm が出力される。反対に、制御信号ＣＳが
“Ｈ”の時には、前段の出力信号Ｏm-1 が“Ｈ”の場合
だけではなく、シフトレジスタ２からの入力信号Ｐm が
“Ｈ”の時も出力信号Ｏm が“Ｈ”となる。本実施例で
も、出力信号Ｏ1 から出力信号Ｏn へ順次“Ｈ”に切り
換わって行く。本実施例は、第３の実施例に比べて少な
い回路素子で実現することができる。
論理回路の他の例の論理回路図であって、本発明の第４
の実施例を示す。図４（ａ）を参照すると、この３入力
論理回路は、論理式Ｏm ＝Ｐm ＋ＣＳ・Ｏm-1 の論理回
路図である。本実施例では、図４（ｂ）に示す真理値表
のように、制御信号ＣＳが“Ｌ”の時は、第３の実施例
と同様に出力信号Ｏm として、シフトレジスタ２からの
入力信号Ｐm が出力される。反対に、制御信号ＣＳが
“Ｈ”の時には、前段の出力信号Ｏm-1 が“Ｈ”の場合
だけではなく、シフトレジスタ２からの入力信号Ｐm が
“Ｈ”の時も出力信号Ｏm が“Ｈ”となる。本実施例で
も、出力信号Ｏ1 から出力信号Ｏn へ順次“Ｈ”に切り
換わって行く。本実施例は、第３の実施例に比べて少な
い回路素子で実現することができる。
【００２０】第４の実施例における論理式は、これと等
価な論理式、反転Ｏm ＝反転Ｐm ・（反転Ｏm-1 ＋反転
ＣＳ）によって表すこともできる。そして、この論理式
は、図４（ｃ）に示す論理回路図によって実現すること
ができる。同図に示す論理回路によれば、インバータ６
1 ，…，６n およびインバータ７1 ，…，７n がそれぞ
れ、シフトレジスタ２からの入力信号Ｐ1 ，…，Ｐn お
よびディスプレイパネルへの出力信号Ｏ1 ，…，Ｏn に
対してバッファの作用をするので、実際に回路を設計す
る場合に、図４（ａ）に示す論理回路に比べて素子数を
減らすことができる。
価な論理式、反転Ｏm ＝反転Ｐm ・（反転Ｏm-1 ＋反転
ＣＳ）によって表すこともできる。そして、この論理式
は、図４（ｃ）に示す論理回路図によって実現すること
ができる。同図に示す論理回路によれば、インバータ６
1 ，…，６n およびインバータ７1 ，…，７n がそれぞ
れ、シフトレジスタ２からの入力信号Ｐ1 ，…，Ｐn お
よびディスプレイパネルへの出力信号Ｏ1 ，…，Ｏn に
対してバッファの作用をするので、実際に回路を設計す
る場合に、図４（ａ）に示す論理回路に比べて素子数を
減らすことができる。
【００２１】
【発明の効果】以上説明したように、本発明の出力回路
は、制御信号によって全ての出力信号を“Ｈ”または
“Ｌ”の一方の状態への強制する時に、それぞれの出力
信号を同時に変化させるのではなく、順次変化させて行
く回路を有している。
は、制御信号によって全ての出力信号を“Ｈ”または
“Ｌ”の一方の状態への強制する時に、それぞれの出力
信号を同時に変化させるのではなく、順次変化させて行
く回路を有している。
【００２２】このことにより、本発明によれば、出力回
路をＣＭＯＳ回路で構成した場合、出力信号数が多くな
っても、貫通電流による過渡的な電源電流の増加を少な
く抑えることができる。このことは、本発明の出力回路
を、特に集積回路化された電子ディスプレイデバイス駆
動回路に用いた場合に、ラッチアップ現象やノイズの発
生や電源電圧の変動を抑制し、回路を安定に動作させる
のに大きな利点をもたらすものである。
路をＣＭＯＳ回路で構成した場合、出力信号数が多くな
っても、貫通電流による過渡的な電源電流の増加を少な
く抑えることができる。このことは、本発明の出力回路
を、特に集積回路化された電子ディスプレイデバイス駆
動回路に用いた場合に、ラッチアップ現象やノイズの発
生や電源電圧の変動を抑制し、回路を安定に動作させる
のに大きな利点をもたらすものである。
【図１】分図（ａ）は、本発明の第１の実施例の回路図
である。分図（ｂ）は、本発明の第２の実施例の回路図
である。
である。分図（ｂ）は、本発明の第２の実施例の回路図
である。
【図２】従来の出力回路と、本発明の第１の実施例およ
び第２の実施例における貫通電流による過渡的電源電流
の大きさを比較する図である。
び第２の実施例における貫通電流による過渡的電源電流
の大きさを比較する図である。
【図３】分図（ａ）は、本発明の第３の実施例および第
４の実施例の構成を示すブロック図である。分図（ｂ）
は、本発明の第３の実施例における論理回路の回路図で
ある。分図（ｃ）は、分図（ｂ）に示す論理回路の真理
値表を表す図である。
４の実施例の構成を示すブロック図である。分図（ｂ）
は、本発明の第３の実施例における論理回路の回路図で
ある。分図（ｃ）は、分図（ｂ）に示す論理回路の真理
値表を表す図である。
【図４】分図（ａ）は、本発明の第４の実施例における
論理回路の、一例の論理回路図である。分図（ｂ）は、
分図（ａ）に示す論理回路の真理値表を表す図である。
分図（ｃ）は、本発明の第４の実施例における論理回路
の、他の例の論理回路図である。
論理回路の、一例の論理回路図である。分図（ｂ）は、
分図（ａ）に示す論理回路の真理値表を表す図である。
分図（ｃ）は、本発明の第４の実施例における論理回路
の、他の例の論理回路図である。
【図５】従来の出力回路の一例の回路図である。
１1 ，…，１n ＯＲ回路 ２ シフトレジスタ ３1 ，…，３n-1 バッファ回路 ４1 ，…，４n-1 ＡＮＤ回路 ５2 ，…，５n 論理回路 ６1 ，…，６n ，７1 ，…，７n インバータ
Claims (8)
- 【請求項１】 外部から入力される複数の信号を入力信
号とし二値制御信号によって制御され、前記二値制御信
号の一方の状態においては前記入力信号のそれぞれを出
力信号として出力し、前記二値制御信号の他方の状態に
おいては出力信号が全て二値状態の一方の状態に強制さ
れる型の、電子ディスプレイデバイス駆動回路用出力回
路において、 前記出力信号の一方の状態への強制時に、それぞれの出
力信号を順次前記一方の状態に強制する手段を有するこ
とを特徴とする電子ディスプレイデバイス駆動回路用出
力回路。 - 【請求項２】 複数の２入力ＯＲ回路を設け、それぞれ
のＯＲ回路の一方の入力端に外部から入力される複数の
入力信号のそれぞれを入力し、それぞれのＯＲ回路の他
方の入力端を信号遅延手段を介して順次接続し、最先の
ＯＲ回路の前記他方の入力端に外部からの二値制御信号
を入力し、それぞれのＯＲ回路の出力端から出力信号を
出力するように構成した電子ディスプレイデバイス駆動
回路用出力回路。 - 【請求項３】 前記信号遅延手段は、入力端が前段のＯ
Ｒ回路の前記他方の入力端に接続され出力端が次段のＯ
Ｒ回路の前記他方の入力端に接続された正転出力バッフ
ァ回路であることを特徴とする請求項２記載の電子ディ
スプレイデバイス駆動回路用出力回路。 - 【請求項４】 前記信号遅延手段は、一方の入力端が前
段のＯＲ回路の前記他方の入力端に接続され、他方の入
力端が前記前段のＯＲ回路の出力端に接続され、出力端
が次段のＯＲ回路の前記他方の入力端に接続された２入
力ＡＮＤ回路であることを特徴とする請求項２記載の電
子ディスプレイデバイス駆動回路用出力回路。 - 【請求項５】 外部からの複数の入力信号の一つと二値
制御信号との論理和信号を出力する２入力論理回路と、
前記一つの入力信号とは異なる入力信号のそれぞれと前
記二値制御信号と前段の論理回路からの信号を入力とす
る複数の３入力論理回路とからなる論理回路群が、それ
ぞれの論理回路からの信号に関して前記２入力論理回路
を最先とする縦列に構成され、前記３入力論理回路は、
論理式、 （反転二値制御信号）・（外部からの入力信号）＋（二
値制御信号）・（前段の論理回路の出力信号）、およ
び、論理式、 （外部からの入力信号）＋（二値制御信号）・（前段の
論理回路の出力信号）のいずれか一方の論理式で表され
る出力信号を出力するように構成されていることを特徴
とする電子ディスプレイデバイス駆動回路用出力回路。 - 【請求項６】 前記３入力論理回路は、外部からの入力
信号と前記反転二値制御信号とを入力とする第１のＡＮ
Ｄ回路と、前段の３入力論理回路の出力信号と前記二値
制御信号とを入力とする第２のＡＮＤ回路と、前記第１
のＡＮＤ回路の出力と前記第２のＡＮＤ回路の出力とを
入力とするＯＲ回路とからなり、ＯＲ回路の出力端から
出力信号を出力する構成であることを特徴とする請求項
５記載の電子ディスプレイデバイス駆動回路用出力回
路。 - 【請求項７】 前記３入力論理回路は、前記二値制御信
号と前段の３入力論理回路の出力信号を入力とするＡＮ
Ｄ回路と、このＡＮＤ回路の出力と外部からの入力信号
とを入力とするＯＲ回路とからなり、ＯＲ回路の出力端
から出力信号を出力する構成であることを特徴とする請
求項５記載の電子ディスプレイデバイス駆動回路用出力
回路。 - 【請求項８】 前記３入力論理回路は、前記反転二値制
御信号と前段の３入力論理回路の反転出力信号とを入力
とするＯＲ回路と、このＯＲ回路の出力と外部からの入
力信号の反転信号とを入力とするＡＮＤ回路と、このＡ
ＮＤ回路の出力を反転するインバータとからなり、この
インバータの出力端から出力信号を出力する構成である
ことを特徴とする請求項５記載の電子ディスプレイデバ
イス駆動回路用出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114391A JP2770647B2 (ja) | 1992-05-07 | 1992-05-07 | 電子ディスプレイデバイス駆動回路用出力回路 |
| US08/057,844 US5432529A (en) | 1992-05-07 | 1993-05-07 | Output circuit for electronic display device driver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114391A JP2770647B2 (ja) | 1992-05-07 | 1992-05-07 | 電子ディスプレイデバイス駆動回路用出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05313597A JPH05313597A (ja) | 1993-11-26 |
| JP2770647B2 true JP2770647B2 (ja) | 1998-07-02 |
Family
ID=14636507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114391A Expired - Fee Related JP2770647B2 (ja) | 1992-05-07 | 1992-05-07 | 電子ディスプレイデバイス駆動回路用出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5432529A (ja) |
| JP (1) | JP2770647B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712653A (en) * | 1993-12-27 | 1998-01-27 | Sharp Kabushiki Kaisha | Image display scanning circuit with outputs from sequentially switched pulse signals |
| TW330277B (en) * | 1995-01-26 | 1998-04-21 | Seniconductor Energy Lab Kk | Liquid crystal optoelectronic device |
| WO1996024123A1 (fr) * | 1995-02-01 | 1996-08-08 | Seiko Epson Corporation | Affichage a cristaux liquides et ses procedes de commande et de verification |
| JP3823577B2 (ja) * | 1999-01-13 | 2006-09-20 | 株式会社日立製作所 | 液晶表示装置 |
| US6696940B2 (en) * | 2001-11-29 | 2004-02-24 | Honeywell International Inc. | System and method for loop diagnostics in a security system |
| ITMI20021426A1 (it) * | 2002-06-27 | 2003-12-29 | St Microelectronics Srl | Sistema per il pilotaggio di righe di un display a cristalli liquidi |
| US8159441B2 (en) * | 2006-10-31 | 2012-04-17 | Chunghwa Picture Tubes, Ltd. | Driving apparatus for driving gate lines in display panel |
| TWI379280B (en) * | 2007-11-30 | 2012-12-11 | Au Optronics Corp | Liquid crystal display device and method for decaying residual image thereof |
| US8174480B2 (en) * | 2008-06-12 | 2012-05-08 | Himax Technologies Limited | Gate driver and display panel utilizing the same |
| TWI405178B (zh) * | 2009-11-05 | 2013-08-11 | Novatek Microelectronics Corp | 閘極驅動電路及相關液晶顯示器 |
| JP2018044976A (ja) * | 2016-09-12 | 2018-03-22 | 株式会社ジャパンディスプレイ | 表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2587546B2 (ja) * | 1991-03-22 | 1997-03-05 | 株式会社ジーティシー | 走査回路 |
-
1992
- 1992-05-07 JP JP4114391A patent/JP2770647B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-07 US US08/057,844 patent/US5432529A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| US5432529A (en) | 1995-07-11 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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