KR20040092775A

KR20040092775A - 게이트 구동회로 및 이를 갖는 액정표시장치

Info

Publication number: KR20040092775A
Application number: KR1020030027087A
Authority: KR
Inventors: 전진; 김형걸
Original assignee: 삼성전자주식회사
Priority date: 2003-04-29
Filing date: 2003-04-29
Publication date: 2004-11-04
Also published as: KR100930491B1

Abstract

동작 특성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 액정표시장치가 개시된다. 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지로 이루어져 다수의 게이트 라인에 게이트 구동신호를 순차적으로 출력한다. 각 스테이지는 클럭신호가 제공되는 클럭신호단자, 클럭신호를 게이트 구동신호로써 출력하는 제1 출력단자, 클럭신호를 스테이지 구동신호로써 출력하는 제2 출력단자, 이전단의 제2 출력단자로부터 출력된 스테이지 구동신호를 입력받는 입력단자 및 다음단의 제2 출력단자로부터 출력된 스테이지 구동신호를 입력받는 제어단자를 포함한다. 따라서, 게이트 구동회로의 동작 특성을 향상시킬 수 있고, 그로 인해서 액정표시장치의 표시 특성을 향상시킬 수 있다.

Description

게이트 구동회로 및 이를 갖는 액정표시장치{GATE DRIVER CIRCUIT AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}

본 발명은 게이트 구동회로 및 이를 갖는 액정표시장치에 관한 것으로, 더욱 상세하게는 동작 특성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 액정표시장치에 관한 것이다.

일반적으로, 액정표시장치는 제1 기판, 제1 기판과 대향하여 구비되는 제2 기판 및 제1 기판과 제1 기판과의 사이에 형성된 액정층으로 이루어진 액정표시패널을 구비한다.

액정표시패널은 표시 영역, 표시 영역의 주변에 형성된 제1 및 제2 주변 영역으로 이루어진다. 상기 표시 영역에는 제1 방향으로 연장된 다수의 게이트 라인, 제1 방향과 직교하는 제2 방향으로 연장된 다수의 데이터 라인이 구비된다. 상기 게이트 라인들 및 데이터 라인들 각각에는 박막 트랜지스터(Thin Film Transistor; 이하, TFT)가 연결된다.

상기 제1 주변 영역에는 상기 다수의 게이트 라인에 게이트 구동신호를 순차적으로 출력하기 위한 게이트 구동회로가 집적된다. 상기 제2 주변 영역에는 상기 다수의 데이터 라인에 영상 신호를 출력하기 위한 데이터 구동칩이 실장된다.

일반적으로, 게이트 구동회로는 복수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다.

각 스테이지는 클럭신호단자, 출력단자, 입력단자 및 제어단자를 포함한다. 각 스테이지의 출력단자는 상기 게이트 라인들 중 대응하는 게이트 라인과 전기적으로 연결됨과 동시에 이전 스테이지의 제어단자 및 다음 스테이지의 입력단자에각각 연결된다.

따라서, 상기 출력단자로부터 출력된 상기 게이트 구동신호를 대응하는 게이트 라인에 인가될 뿐만 아니라, 이전 스테이지 및 다음 스테이지의 동작을 제어하는 역할을 수행한다.

그러나, 액정표시패널이 점차 대형화됨에 따라서 상기 다수의 게이트 라인의 길이도 길어지고, 상기 표시 영역에 구비되는 상기 TFT의 개수도 증가된다. 이러한 게이트 라인들의 길이의 증가 및 상기 TFT의 개수의 증가는 상기 게이트 구동회로로부터 출력되는 상기 게이트 구동신호를 지연시키는 원인으로 작용한다.

그럼에도 불구하고, 지연된 상기 게이트 구동신호가 각 스테이지의 구동을 제어하기 위하여 다시 다음 스테이지의 입력단자 및 이전 스테이지의 제어단자로 각각 제공됨으로써, 상기 각 스테이지로부터 출력되는 게이트 구동신호를 더욱 지연시키는 악순환이 반복된다.

따라서, 본 발명의 목적은 동작 특성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.

또한, 본 발명의 다른 목적은 동작 특성을 향상시키기 위한 액정표시장치를 제공하는 것이다.

도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이다.

도 2는 도 1에 도시된 게이트 구동회로를 구체적으로 나타낸 도면이다.

도 3은 도 2의 출력 파형도이다.

도 4는 도 2에 도시된 각 스테이지의 회로도이다.

도 5는 도 1에 도시된 데이터 구동회로와 게이트 구동회로의 연결 관계를 나타낸 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 제1 기판 200 : 제2 기판

300 : 액정표시패널 350 : 게이트 구동회로

351 : 제1 풀업부 352 : 제2 풀업부

353 : 제1 풀다운부 354 : 제2 풀다운부

355 : 풀업 구동부 356 : 풀다운 구동부

370 : 데이터 구동칩 400 : FPC

상술한 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는 액정표시패널 내에 구비되어 게이트 라인에 게이트 구동신호를 인가하고, 서로 종속적으로 연결된 복수의 스테이지로 이루어진다.

각 스테이지는 클럭신호를 입력받는 클럭신호단자, 상기 클럭신호를 상기 게이트 구동신호로써 출력하는 제1 출력단자, 상기 클럭신호를 스테이지 구동신호로써 출력하는 제2 출력단자, 이전단의 제2 출력단자로부터 출력된 상기 스테이지 구동신호를 입력받는 입력단자 및 다음단의 제2 출력단자로부터 출력된 상기 스테이지 구동신호를 입력받는 제어단자를 포함한다.

또한, 상술한 다른 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 영상을 표시하기 위한 액정표시패널, 상기 액정표시패널내에 구비되는 게이트 구동회로 및 상기 액정표시패널 상에 구비되어 상기 데이터 라인에 데이터 구동신호를 인가하는 데이터 구동칩을 포함한다.

상기 액정표시패널은 게이트 라인, 데이터 라인, 상기 게이트 라인과 상기 데이터 라인에 연결된 스위칭 소자로 이루어진 다수의 화소를 구비한다.

상기 게이트 구동회로는 클럭신호를 입력받는 클럭신호단자, 상기 게이트 라인에 연결되어 상기 클럭신호를 상기 게이트 구동신호로써 출력하는 제1 출력단자, 상기 클럭신호를 스테이지 구동신호로써 출력하는 제2 출력단자, 이전단의 제2 출력단자로부터 출력된 상기 스테이지 구동신호를 입력받는 입력단자 및 다음단의 제2 출력단자로부터 출력된 상기 스테이지 구동신호를 입력받는 제어단자를 갖고 서로 종속적으로 연결된 복수의 스테이지로 이루어진다.

이러한 게이트 구동회로 및 이를 갖는 액정표시장치에 따르면, 각 스테이지에는 클럭신호를 게이트 구동신호로써 출력하는 제1 출력단자 및 클럭신호를 스테이지 구동신호로써 출력하는 제2 출력단자가 구비된다. 따라서, 각 스테이지의 입력단자에는 스테이지 구동신호가 각각 제공됨으로써, 게이트 구동회로의 동작 특성을 향상시킬 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치는 제1 기판(100), 상기 제1 기판(100)과 마주보는 제2 기판(200) 및 상기 제1 기판(100)과 상기 제2 기판(200)과의 사이에 개재된 액정층(미도시)으로 이루어진 액정표시패널(300)을 포함한다.

상기 액정표시패널(300)은 영상을 표시하는 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 형성된 제1 및 제2 주변 영역(SA1, SA2)으로 이루어진다.

상기 표시 영역(DA)에는 다수의 화소가 매트릭스 형태로 구비되고, 상기 다수의 화소 각각은 제1 방향(D1)으로 연장된 게이트 라인(GL) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 게이트 라인(GL)과 절연되어 교차하는 데이터 라인(DL)을 구비한다. 상기 게이트 라인(GL) 및 데이터 라인(DL)에는 TFT(110)가 연결되고, 상기 TFT(110)의 드레인 전극에는 액정 커패시터(Clc)가 결합된다. 따라서, 상기 표시 영역(DA)에는 n 개의 게이트 라인(GL)과 m 개의 데이터 라인(DL)이 각각 구비된다. 여기서, 상기 n 및 m은 1 이상의 자연수이다.

상기 표시 영역(DA)의 일측에 구비된 상기 제1 주변 영역(SA1)에는 상기 n개의 게이트 라인(GL)에 게이트 구동신호를 순차적으로 출력하기 위한 게이트 구동회로(350)가 집적된다. 상기 표시 영역(DA)의 다른 일측에 구비된 상기 제2 주변 영역(SA2)에는 상기 m 개의 데이터 라인(DL)에 영상 신호를 출력하기 위한 데이터 구동칩(370)이 실장된다.

상기 제2 주변 영역(SA1)의 일측에는 상기 액정표시패널(300)을 구동하기 위한 외부장치(미도시)와 상기 액정표시패널(300)을 전기적으로 연결하기 위한 연성회로기판(Flexible Printed Circuit Board; 이하, FPC)(400)이 더 부착된다. 상기 FPC(400)는 상기 데이터 구동칩(370)과 전기적으로 연결되고, 영상 신호, 데이터 제어신호 및 게이트 제어신호를 출력한다.

상기 데이터 구동칩(370)은 상기 데이터 제어신호에 의해서 구동되어 상기 영상 신호를 상기 m 개의 데이터 라인(DL)으로 출력한다. 또한, 상기 데이터 구동칩(370)은 상기 게이트 제어신호를 상기 게이트 구동회로(350)로 제공함으로써, 상기 게이트 구동회로(350)의 동작을 제어한다. 상기 게이트 구동회로(350)는 상기 데이터 구동칩(370)으로부터 제공되는 상기 게이트 제어신호에 의해서 구동되어 상기 n 개의 게이트 라인(GL)에 상기 게이트 구동신호를 순차적으로 출력한다.

도 2는 도 1에 도시된 게이트 구동회로를 구체적으로 나타낸 도면이고, 도 3은 도 2의 출력 파형도이다. 여기서, n은 짝수이다.

도 2를 참조하면, 게이트 구동회로(350)는 서로 종속적으로 연결된 복수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 복수의 스테이지(SRC1 ~ SRCn+1)는 n 개의 구동 스테이지(SRC1 ~ SRCn)와 1 개의 더미 스테이지(SRCn+1)로 이루어진다. 상기 더미 스테이지(SRCn+1)는 상기 쉬프트 레지스터의 마지막 스테이지이다.

상기 각 구동 스테이지(SRC1 ~ SRCn) 및 더미 스테이지(SRCn+1)는 클럭신호단자(CK), 제1 출력단자(GOUT), 제2 출력단자(SOUT), 입력단자(IN) 및 제어단자(CT)를 포함한다. 상기 클럭신호단자(CK)에는 제1 클럭신호(CKS) 또는 상기 제1 클럭신호(CKS)와 반전된 위상을 갖는 제2 클럭신호(CKBS)가 제공된다. 즉, 상기 복수의 구동 스테이지(SRC1 ~ SRCn) 중 홀수번째 구동 스테이지(SRC1, SRC3) 및 더미 스테이지(SRCn+1)에는 상기 제1 클럭신호(CKS)가 제공되고, 짝수번째 구동 스테이지(SRC2, SRC4, SRCn)에는 상기 제2 클럭신호(CKBS)가 제공된다.

상기 제1 출력단자(GOUT)는 상기 제1 또는 제2 클럭신호(CKS, CKBS)를 게이트 구동신호로써 출력하고, 상기 제2 출력단자(SOUT)는 상기 제1 또는 제2 클럭신호(CKS, CKBS)를 스테이지 구동신호로써 출력한다. 상기 제1 출력단자(GOUT)는 상기 표시 영역(DA)에 구비된 n 개의 게이트 라인 중 대응하는 게이트 라인에 전기적으로 연결되어 상기 게이트 구동신호를 인가한다. 여기서, 상기 더미 스테이지(SRCn+1)의 제1 출력단자(GOUT)에는 대응하는 게이트 라인이 존재하지 않기 때문에 플로팅 상태로 유지된다.

상기 입력단자(IN)는 이전 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 상기 스테이지 구동신호를 입력받고, 상기 제어단자(CT)는 다음 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 상기 스테이지 구동신호를 입력받는다.

여기서, 상기 첫 번째 구동 스테이지(SRC1)의 이전 스테이지가 존재하지 않기 때문에, 상기 복수의 구동 스테이지(SRC1 ~ SRCn) 중 첫 번째 구동 스테이지(SRC1)의 입력단자(IN)에는 개시신호(ST)가 제공된다. 또한, 상기 더미 스테이지(SRCn+1)의 다음 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 상기 개시신호가 제공된다.

한편, 상기 각 구동 스테이지(SRC1 ~ SRCn)는 접지전압이 제공되는 접지전압단자(VSS) 및 구동전압이 제공되는 구동전압단자(VDD)를 더 포함한다.

도 2 및 도 3에 도시된 바와 같이, 상기 제1 및 제2 클럭신호(CKS, CKBS)는 서로 반전된 위상을 가지면서 하이 상태와 로우 상태를 반복하면서 출력된다. 그 상태에서 상기 개시신호(ST)가 하이 상태로 출력되면, 상기 개시신호(ST)에 응답하여 첫 번째 구동 스테이지(SRC1)가 동작된다.

따라서, 상기 첫 번째 구동 스테이지(SRC1)의 제1 출력단자(GOUT)에는 하이 상태의 제1 게이트 구동신호(G_OUT1)가 출력된다. 상기 제1 출력단자(GOUT)에 연결된 첫 번째 게이트 라인 및 상기 첫 번째 게이트 라인에 연결된 다수의 TFT 및 액정 커패시터가 부하로 작용함으로써, 상기 제1 게이트 구동신호(G_OUT1)가 지연된다.

한편, 상기 첫 번째 구동 스테이지(SRC1)의 제2 출력단자(SOUT)에는 하이 상태의 제1 스테이지 구동신호(S_OUT1)가 출력된다. 상기 제1 출력단자(GOUT)와는 달리 상기 제2 출력단자(SOUT)에는 걸리는 부하가 상대적으로 작기 때문에, 상기 제1 스테이지 구동신호(S_OUT1)는 지연되지 않고 출력될 수 있다.

이때, 상기 제1 스테이지 구동신호(S_OUT1)가 상기 두 번째 구동스테이지(SRC2)의 입력단자(IN)로 제공됨으로써, 상기 제1 게이트 구동신호(G_OUT1)가 지연됨에도 불구하고 상기 두 번째 구동 스테이지(SRC2)의 구동되는 시점은 지연되지 않는다.

이후, 상기 두 번째 구동 스테이지(SRC2)의 제1 출력단자(GOUT)에는 하이 상태의 제2 게이트 구동신호(G_OUT2)가 출력되고 제2 출력단자(SOUT)에는 하이 상태의 제2 스테이지 구동신호(S_OUT2)가 출력된다. 상기 제2 스테이지 구동신호(S-OUT2)는 상기 첫 번째 구동 스테이지(SRC1)의 제어단자(CT) 및 세 번째 구동 스테이지(SRC3)의 입력단자(IN)에 각각 제공된다.

따라서, 상기 제2 스테이지 구동신호(S_OUT2)에 의해서 상기 첫 번째 구동 스테이지(SRC1)의 제1 및 제2 출력단자(GOUT, SOUT)로부터 각각 출력되는 제1 게이트 구동신호(G_OUT1) 및 제1 스테이지 구동신호(S_OUT1)가 로우 상태로 변환된다.

또한, 상기 세 번째 구동 스테이지(SRC1)의 제1 및 제2 출력단자(GOUT, SOUT)에는 상기 두 번째 구동 스테이지(SRC2)의 제1 및 제2 출력단자(GOUT, SOUT)로부터 출력된 상기 제2 게이트 구동신호(G_OUT2) 및 제2 스테이지 구동신호(S_OUT2)가 하이 상태에서 로우 상태로 변환됨과 동시에 하이 상태로 상승되는 제3 게이트 구동신호(G_OUT3) 및 제3 스테이지 구동신호(S_OUT3)를 각각 출력한다.

이와 같은 과정이 반복되면서, 상기 n 개의 구동 스테이지(SRC1 ~ SRCn)에는 하이 상태를 갖는 게이트 구동신호가 순차적으로 출력된다.

도 4는 도 2에 도시된 각 스테이지의 회로도이다.

도 4를 참조하면, 각 스테이지는 제1 풀업부(351), 제2 풀업부(352), 제1 풀다운부(353), 제2 풀다운부(354), 풀업 구동부(355) 및 풀다운 구동부(356)를 포함한다.

상기 제1 풀업부(351)는 클럭신호단자(CK)로 제공되는 제1 또는 제2 클럭신호를 상기 제1 출력단자(GOUT)로 출력하고, 상기 제2 풀업부(352)는 상기 클럭신호단자(CK)로 제공되는 제1 또는 제2 클럭신호를 상기 제2 출력단자(SOUT)로 출력한다.

상기 제1 풀업부(351)는 게이트 전극이 제1 노드(N1)에 연결되고, 소오스 전극이 상기 클럭신호단자(CK)에 연결되며, 드레인 전극이 상기 제1 출력단자(GOUT)에 연결된 제1 NMOS 트랜지스터(T1)로 이루어진다. 상기 제2 풀업부(352)는 게이트 전극이 제1 노드(N1)에 연결되고, 소오스 전극이 상기 클럭신호단자(CK)에 연결되면, 드레인 전극이 상기 제2 출력단자(SOUT)에 연결된 제2 NMOS 트랜지스터(T2)로 이루어진다.

여기서, 상기 제1 및 제2 NMOS 트랜지스터(T1, T2)의 길이는 3.5㎛로 고정되된다. 한편, 상기 제1 NMOS 트랜지스터(T1)의 폭은 1110㎛이고, 상기 제2 NMOS 트랜지스터(T2)의 폭은 상기 제1 NMOS 트랜지스터(T1)의 폭보다 약 1/10배 작은 100㎛이다.

상기 제1 풀다운부(353)는 제1 풀업부(351)가 턴-오프된 이후에 턴-온되어 상기 제1 출력단자(GOUT)로부터 출력되는 상기 제1 또는 제2 클럭신호를 방전시키고, 상기 제2 풀다운부(354)는 상기 제2 풀업부(352)가 턴-오프된 이후에 턴-온되어 상기 제2 출력단자(SOUT)로부터 출력되는 상기 제1 및 제2 클럭신호를 방전시킨다.

상기 제1 풀다운부(353)는 게이트 전극이 제2 노드(N2)에 연결되고, 드레인 전극이 상기 제1 출력단자(GOUT)에 연결되며, 소오스 전극이 접지전압단자(VSS)에 연결된 제3 NMOS 트랜지스터(T3)로 이루어진다. 상기 제2 풀다운부(354)는 게이트 전극이 상기 제2 노드(N2)에 연결되고, 드레인 전극이 상기 제2 출력단자(SOUT)에 연결되면, 소오스 전극이 상기 접지전압단자(VSS)에 연결된 제4 NMOS 트랜지스터(T4)로 이루어진다.

여기서, 상기 제3 및 제4 NMOS 트랜지스터(T3, T4)의 길이는 3.5㎛로 고정된다. 한편, 상기 제3 NMOS 트랜지스터(T3)의 폭은 2035㎛이고, 상기 제4 NMOS 트랜지스터(T4)의 폭은 상기 제3 NMOS 트랜지스터(T3)의 폭보다 약 1/20배 작은 100㎛이다.

상기 풀업 구동부(355)는 제5 내지 제7 NMOS 트랜지스터(T5, T6, T7)로 이루어져 상기 제1 및 제2 풀업부(351, 352)는 턴-온시킨다.

상기 제5 NMOS 트랜지스터(T5)는 게이트 전극이 상기 입력단자(IN)에 연결되고, 드레인 전극이 구동전압단자(VDD)에 연결되며, 소오스 전극이 제1 노드(N1)에 연결된다. 상기 제6 NMOS 트랜지스터(T6)는 상기 게이트 전극과 드레인 전극이 상기 구동전압단자(VDD)에 연결되고, 소오스 전극이 제3 노드(N3)에 연결된다. 상기 제7 NMOS 트랜지스터(T7)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 드레인 전극이 제3 노드(N3)에 에 연결되며, 소오스 전극이 접지전압단자(VSS)에 연결된다.

여기서, 상기 제5 내지 제7 NMOS 트랜지스터(T5 ~ T7)의 길이는 3.5㎛로 동일하다. 한편, 상기 제5 NMOS 트랜지스터(T5)의 폭은 300㎛이고, 상기 제6 및 제7 NMOS 트랜지스터(T6, T7)의 폭은 50㎛로 서로 동일하다.

상기 풀다운 구동부(356)는 제8 및 제12 NMOS 트랜지스터(T8, T9, T10, T11, T12)로 이루어져 상기 제1 및 제2 풀업부(351, 352)를 턴-오프시키면서 상기 제1 및 제2 풀다운부(353, 354)를 턴-온시킨다.

상기 제8 NMOS트랜지스터(T8)는 게이트 전극이 상기 제3 노드(N3)에 연결되고, 드레인 전극이 상기 구동전압단자(VDD)에 연결되며, 소오스 전극이 상기 제2 노드(N2)에 연결된다. 상기 제9 NMOS 트랜지스터(T9)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극이 상기 접저전압단자(VSS)에 연결된다. 상기 제10 NMOS 트랜지스터(T10)는 게이트 전극이 상기 입력단자(IN)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극이 상기 접지전압단자(VSS)에 연결된다.

상기 제11 NMOS 트랜지스터(T11)는 게이트 전극이 상기 제2 노드(N2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소오스 전극이 상기 접지전압단자(VSS)에 연결된다. 상기 제12 NMOS 트랜지스터(T12)는 게이트 전극이 상기 제어단자(CT)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소오스 전극이 상기 접지전압단자(VSS)에 연결된다.

여기서, 상기 제8 내지 제12 NMOS 트랜지스터(T8 ~ T12)의 길이는 3.5㎛으로 서로 동일하다. 한편, 상기 제8 및 제10 NMOS 트랜지스터(T8, T10)의 폭은 100㎛로 서로 동일하고, 상기 제9 NMOS 트랜지스터(T9)의 폭은 150㎛이다. 또한, 상기 제11 NMOS 트랜지스터(T11)의 폭은 100㎛이고, 상기 제12 NMOS 트랜지스터(T12)의 폭은 150㎛이다.

상기 입력단자(IN)로 이전 스테이지의 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호가 제공되면, 상기 제5 NMOS 트랜지스터(T5)가 턴-온되어 상기 제1 노드(N1)의 전위가 점차 상승된다. 상기 제1 노드(N1)의 전위가 상승됨에 따라 상기 제1 NMOS 트랜지스터(T1) 및 제2 NMOS 트랜지스터(T2)가 턴-온되어 상기 제1 및 제2 출력단자(GOUT, SOUT)에는 게이트 구동신호 및 스테이지 구동신호가 각각 출력된다.

한편, 상기 제6 NMOS 트랜지스터(T6)는 항상 턴-온 상태를 유지하고있는 상태에서, 상기 제1 노드(N1)의 전위가 상승됨에 따라 상기 제7 NMOS 트랜지스터(T7)가 턴-온되면, 상기 제3 노드(N3)의 전위가 하락된다.

상기 제3 노드(N3)의 전위가 하락함으로써 상기 제8 NMOS 트랜지스터(T8)는 턴-오프 상태를 유지한다. 따라서, 상기 제2 노드(N2)에는 상기 구동전압(VDD)이 제공되지 못한다. 또한, 상기 제9 NMOS 트랜지스터(T9)는 상기 제1 노드(N1)의 전위가 상승할 때 턴-온되어 상기 제2 노드(N2)의 전위를 상기 접지전압(VSS)으로 유지시킴으로써, 상기 제3 및 제4 NMOS 트랜지스터(T3, T4)를 턴-오프시킨다.

이후, 상기 제어단자(CT)를 통해 다음단 스테이지의 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호가 제공되면, 상기 제12 NMOS 트랜지스터(T12)가 턴-온되면서 상기 제1 노드(N1)의 전위를 상기 접지전압(VSS)으로 방전시킨다. 상기 제1 노드(N1)의 전위가 하락함에 따라 상기 제7 및 제9 NMOS 트랜지스터(T7, T9)가 턴-오프된다.

따라서, 상기 제2 노드(N2)의 전위가 점차 상승되고, 그에 따라서 상기 제3 및 제4 NMOS 트랜지스터(T3, T4)가 턴-온되어 상기 제1 및 제2 출력단자(GOUT, SOUT)로부터 출력된 상기 게이트 구동신호를 접지전압(VSS)으로 방전시킨다.

이때, 상기 제10 및 제11 NMOS 트랜지스터(T10, T11)는 상기 제2 노드(N2)의 전위가 상승됨에 따라 턴-온됨으로써, 상기 제1 노드(N1)의 전위를 빠르게 방전시킨다. 이러한 과정을 반복하면서, 상기 각 스테이지는 소정의 구간동안 하이 상태를 유지하는 게이트 구동신호 및 스테이지 구동신호를 출력한다.

도 2 및 5를 참조하면, 액정표시패널(300)의 표시 영역(DA)에는 다수의 게이트 라인 및 상기 다수의 게이트 라인(GL)과 절연되어 교차하는 다수의 데이터 라인(DL)을 구비한다. 상기 다수의 게이트 라인(GL) 및 다수의 데이터 라인(DL) 각각에는 TFT(110)가 연결되고, 상기 TFT(110)의 드레인 전극에는 액정 커패시터(Clc)가 결합된다.

상기 표시 영역(DA)의 일측에 구비된 상기 제1 주변 영역(SA1)에는 상기 게이트 라인들(GL)에 게이트 구동신호를 순차적으로 출력하기 위한 게이트 구동회로(350)가 집적된다. 상기 표시 영역(DA)의 다른 일측에 구비된 상기 제2 주변 영역(SA2)에는 상기 데이터 라인들(DL)에 영상 신호를 출력하기 위한 데이터 구동칩(370)이 실장된다.

상기 데이터 구동칩(370)은 외부로부터 제공되는 데이터 제어신호에 의해서 구동되어 외부로부터 제공되는 상기 영상 신호를 상기 다수의 데이터 라인(DL)으로 출력한다. 또한, 상기 데이터 구동칩(370)은 상기 게이트 제어신호를 상기 게이트 구동회로(350)로 제공함으로써, 상기 게이트 구동회로(350)의 동작을 제어한다. 상기 게이트 구동회로(350)는 상기 데이터 구동칩(370)으로부터 제공되는 상기 게이트 제어신호에 의해서 구동되어 상기 다수의 게이트 라인(GL)에 상기 게이트 구동신호를 순차적으로 출력한다.

상기 게이트 제어신호는 개시신호(ST), 제1 클럭신호(CKS), 제2 클럭신호(CKBS), 접지전압(VSS) 및 구동전압(VDD)을 포함한다. 상기 데이터 구동칩(370)에는 상기 액정표시패널(300)의 외부로부터 상기 개시신호(ST)를 제공받는 개시신호 입력단자(STT), 상기 제1 클럭신호(CKS)를 제공받는 제1 클럭신호 입력단자(CKT), 상기 제2 클럭신호(CKBS)를 제공받는 제2 클럭신호 입력단자(CKBT), 상기 접지전압(VSS)을 제공받는 접지전압 입력단자(VSST) 및 상기 구동전압(VDD)을 제공받는 구동전압 입력단자(VDDT)가 구비된다.

상기 개시신호 입력단자(STT)는 상기 게이트 구동회로(350)의 첫 번째 구동 스테이지(SRC1) 및 더미 스테이지(STCn+1)에 전기적으로 연결된다. 상기 제1 클럭신호 입력단자(CKT)는 홀수번째 구동 스테이지(SRC1, SRC3) 및 더미 스테이지(SRCn+1)의 클럭신호단자(CK)에 전기적으로 연결되고, 상기 제2 클럭신호입력단자(CKBT)는 짝수번째 구동 스테이지(SRC2, SRC4)의 클럭신호단자(CK)에 전기적으로 연결된다.

또한, 상기 접지전압 입력단자(VSST)는 상기 각 구동 스테이지(SRC1 ~ SRCn) 및 더미 스테이지(SRCn+1)의 접지전압단자(VSS)에 전기적으로 연결되고, 상기 구동전압 입력단자(VDDT)는 상기 각 구동 스테이지(SRC1 ~ SRCn) 및 더미 스테이지(SRCn+1)의 구동전압단자(VDD)에 전기적으로 연결된다.

이로써, 상기 액정표시패널(300)의 외부로부터 제공되는 상기 게이트 제어신호는 상기 데이터 구동칩(370)을 통해 상기 게이트 구동회로(350)로 전달된다.

이와 같은 게이트 구동회로 및 이를 갖는 액정표시장치에 따르면, 각 스테이지는 클럭신호를 게이트 구동신호로써 출력하는 제1 출력단자 및 클럭신호를 스테이지 구동신호로써 출력하는 제2 출력단자를 구비하고, 각 스테이지의 입력단자 및 제어단자에는 상기 제2 출력단자로부터 출력된 스테이지 구동신호가 각각 제공된다.

따라서, 게이트 구동신호에 비하여 왜곡되지 않는 스테이지 구동신호를 각 스테이지의 입력단자 및 제어단자로 제공함으로써, 게이트 구동회로의 동작 특성을 향상시킬 수 있다.

또한, 상기 게이트 구동회로의 동작 특성이 향상됨으로써, 액정표시장치의 표시 특성을 향상시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

액정표시패널 내에 구비되어 게이트 라인에 게이트 구동신호를 인가하고, 서로 종속적으로 연결된 복수의 스테이지로 이루어진 게이트 구동회로에 있어서,

각 스테이지는,

클럭신호를 입력받는 클럭신호단자;

상기 클럭신호를 상기 게이트 구동신호로써 출력하는 제1 출력단자;

상기 클럭신호를 스테이지 구동신호로써 출력하는 제2 출력단자;

이전단의 제2 출력단자로부터 출력된 상기 스테이지 구동신호를 입력받는 입력단자; 및

다음단의 제2 출력단자로부터 출력된 상기 스테이지 구동신호를 입력받는 제어단자를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 클럭신호는,

홀수번째 스테이지의 상기 클럭신호단자에 제공되는 제1 클럭신호; 및

상기 제1 클럭신호와 반전된 위상을 갖고, 짝수번째 스테이지의 상기 클럭신호단자에 제공되는 제2 클럭신호를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 복수의 스테이지 중 첫 번째 스테이지의 입력단자 및 마지막 스테이지의 제어단자에는 개시신호가 제공되는 것을 특징으로 하는 게이트구동회로.
제1항에 있어서, 상기 각 스테이지는,

접지전압이 제공되는 접지전압단자; 및

구동전압이 제공되는 구동전압단자를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 각 스테이지는,

상기 클럭신호를 상기 제1 출력단자로 출력하는 제1 풀업부;

상기 클럭신호를 상기 제2 출력단자로 출력하는 제2 풀업부;

상기 제1 풀업부가 턴-오프된 이후에 턴-온되어 상기 제1 출력단자로부터 출력되는 상기 클럭신호를 방전시키기 위한 제1 풀다운부;

상기 제2 풀업부가 턴-오프된 이후에 턴-온되어 상기 제2 출력단자로부터 출력되는 상기 클럭신호를 방전시키기 위한 제2 풀다운부;

상기 제1 및 제2 풀업부를 턴-온시키기 위한 풀업 구동부; 및

상기 제1 및 제2 풀업부를 턴-오프시키면서 상기 제1 및 제2 풀다운부를 턴-온시키기 위한 풀다운 구동부를 포함하는 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 제1 풀업부는 게이트 전극이 상기 풀업 구동부에 연결되고, 소오스 전극이 상기 클럭신호단자에 연결되며, 드레인 전극이 상기 제1 출력단자에 연결된 제1 NMOS 트랜지스터를 포함하고,

상기 제2 풀업부는 게이트 전극이 상기 제1 NMOS 트랜지스터의 게이트 전극에 연결되고, 소오스 전극이 상기 클럭신호단자에 연결되면, 드레인 전극이 상기 제2 출력단자에 연결된 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 제1 풀다운부는 게이트 전극이 상기 풀다운 구동부에 연결되고, 드레인 전극이 상기 제1 출력단자에 연결되며, 소오스 전극이 접지전압단자에 연결된 제3 NMOS 트랜지스터를 포함하고,

상기 제2 풀다운부는 게이트 전극이 상기 제3 NMOS 트랜지스터의 게이트 전극에 연결되고, 드레인 전극이 상기 제2 출력단자에 연결되면, 소오스 전극이 상기 접지전압단자에 연결된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 풀업 구동부는,

게이트 전극이 상기 입력단자에 연결되고, 드레인 전극이 구동전압단자에 연결되며, 소오스 전극이 상기 풀업부에 연결된 제5 NMOS 트랜지스터;

게이트 전극과 드레인 전극이 상기 구동전압에 연결된 제6 NMOS 트랜지스터; 및

게이트 전극이 상기 제1 풀업부에 연결되고, 드레인 전극이 상기 제6 NMOS트랜지스터의 소오스 전극에 연결되며, 소오스 전극이 접지전압단자에 연결된 제7 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제8항에 있어서, 상기 풀다운 구동부는,

게이트 전극이 상기 제6 NMOS 트랜지스터의 소오스 전극에 연결되고, 드레인 전극이 상기 구동전압단자에 연결되며, 소오스 전극이 상기 제1 풀다운부에 연결된 제8 NMOS 트랜지스터;

게이트 전극이 제1 풀업부에 연결되고, 드레인 전극이 상기 제1 풀다운부에 연결되며, 소오스 전극이 상기 접지전압단자에 연결된 제9 NMOS 트랜지스터;

게이트 전극이 상기 제1 풀다운부에 연결되고, 드레인 전극이 상기 제1 풀업부에 연결되며, 소오스 전극이 접지전압단자에 연결된 제10 NMOS 트랜지스터; 및

게이트 전극이 상기 제어단자에 연결되고, 드레인 전극이 상기 제1 풀업부에 연결되며, 소오스 전극이 상기 접지전압단자에 연결된 제11 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제9항에 있어서, 상기 풀다운 구동부는 게이트 전극이 상기 입력단자에 연결되고, 드레인 전극이 상기 제1 풀다운부에 연결되며, 소오스 전극이 상기 접지전압단자에 연결된 제12 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
게이트 라인, 데이터 라인, 상기 게이트 라인과 상기 데이터 라인에 연결된 스위칭 소자로 이루어진 다수의 화소를 구비하고, 영상을 표시하기 위한 액정표시패널;

외부로부터 제어신호들을 입력받는 입력단자들, 클럭신호를 입력받는 클럭신호단자, 상기 게이트 라인에 연결되어 상기 클럭신호를 상기 게이트 구동신호로써 출력하는 제1 출력단자, 상기 클럭신호를 스테이지 구동신호로써 출력하는 제2 출력단자, 이전단의 제2 출력단자로부터 출력된 상기 스테이지 구동신호를 입력받는 입력단자 및 다음단의 제2 출력단자로부터 출력된 상기 스테이지 구동신호를 입력받는 제어단자를 갖고 서로 종속적으로 연결된 복수의 스테이지로 이루어져, 상기 액정표시패널 내에 구비되는 게이트 구동회로; 및

상기 액정표시패널 상에 구비되어 상기 데이터 라인에 데이터 구동신호를 인가하는 데이터 구동칩을 포함하는 것을 특징으로 하는 액정표시장치.
제11항에 있어서, 상기 데이터 구동칩은 상기 게이트 구동회로의 구동을 제어하기 위하여 상기 제어신호들을 상기 게이트 구동회로로 제공하는 것을 특징으로 하는 액정표시장치.
제12항에 있어서, 상기 제어신호들은 개시신호, 접지전압 및 구동전압을 포함하는 것을 특징으로 하는 액정표시장치.
제13항에 있어서, 상기 개시신호는 상기 복수의 스테이지 중 첫 번째 스테이지의 입력단자 및 마지막 스테이지의 제어단자에 각각 제공되는 것을 특징으로 하는 액정표시장치.