KR20050075056A - 구동회로 및 이를 갖는 표시장치 - Google Patents

구동회로 및 이를 갖는 표시장치 Download PDF

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Abstract

오동작을 방지할 수 있는 구동회로 및 이를 갖는 표시장치가 개시된다. 구동회로는 서로 종속적으로 연결되어 순차적으로 구동신호를 출력하는 다수의 스테이지로 이루어진다. 각 스테이지는 출력단자에 연결된 제1 셀 및 다음 스테이지에 연결된 제2 셀을 포함한다. 제1 셀은 제1 및 제2 인에이블 신호에 응답하여 외부로부터 제공되는 클럭을 출력단자로 전송하는 제1 전송 게이트로 이루어진다. 제2 셀은 제3 및 제4 인에이블 신호에 응답하여 클럭을 출력하는 제2 전송 게이트와 제2 전송 게이트로부터 수신된 클럭을 반전시켜 다음 스테이지로 제공하는 인버터부로 이루어진다. 따라서, 구동회로로부터 출력되는 구동신호의 왜곡을 방지할 수 있다.

Description

구동회로 및 이를 갖는 표시장치{DRIVER CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 구동회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 오동작을 방지할 수 있는 구동회로 및 이를 갖는 표시장치에 관한 것이다.
액정표시장치는 TFT의 구조에 따라서 비정질 실리콘 액정표시장치(amorphous-silicon Liquid Crystal Display; 이하, a-si LCD)와 다결정 실리콘 액정표시장치(polycrystalline-silicon Liquid Crystal Display; 이하, poly-si LCD)로 구분된다. 구체적으로, a-si LCD는 a-si로 만든 TFT로 이루어지고, poly-si LCD는 poly-si로 만든 TFT로 이루어진다.
poly-si TFT는 a-si LCD에 비하여 제조 공정이 복잡하다는 단점이 있지만, a-si TFT에 비하여 전하 이동 속도가 빠르기 때문에 구동회로를 별도로 장착하지 않고 기판 위에 내장할 수 있다. 따라서, poly-si LCD는 a-si LCD보다 실장 비용에 따른 원가 절감의 효과, 회로 내장으로 인한 박형화 및 경량화를 구현할 수 있다. 또한, 대화면 및 고해상도의 화면을 구현하는데 사용되는 스위칭 소자로써 적합하다는 장점이 있어서 최근에 많이 개발되고 있다.
기판 위에 내장되는 구동회로는 게이트 신호를 출력하는 게이트 구동회로 및 데이터 신호를 출력하는 데이터 구동회로로 이루어진다. 게이트 구동회로는 종속적으로 연결된 다수의 스테이지로 이루어진 쉬프트 레지스터를 구비하여, 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하는 게이트 구동회로를 포함한다.
게이트 구동회로는 게이트 신호를 출력하기 위해서 외부로부터 제어신호를 입력받는다. 다수의 스테이지가 순차적으로 동작함에도 불구하고 제어신호는 다수의 스테이지에 제공되기 때문에, 제어신호에 걸리는 부하가 증가한다.
또한, 게이트 구동회로의 동작 시 다수의 게이트 라인 각각에 인가되는 게이트 신호가 오버랩되어, 인접 게이트 라인들 사이에서 데이터 신호가 중복될 수 있다.
따라서, 본 발명의 목적은 오동작을 방지할 수 있는 구동회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 구동회로를 가지는 표시장치를 제공하는 것이다.
본 발명의 일 특징에 따른 구동회로는 서로 종속적으로 연결되어 순차적으로 구동신호를 출력하는 다수의 스테이지로 이루어진다.
각 스테이지는 출력단자에 연결된 제1 셀 및 다음 스테이지에 연결된 제2 셀을 포함한다. 상기 제1 셀은 제1 및 제2 인에이블 신호에 응답하여 외부로부터 제공되는 클럭을 상기 출력단자로 전송하는 제1 전송 게이트로 이루어진다. 상기 제2 셀은 제3 및 제4 인에이블 신호에 응답하여 상기 클럭을 출력하는 제2 전송 게이트와 상기 제2 전송 게이트로부터 수신된 상기 클럭을 반전시켜 다음 스테이지로 제공하는 인버터부로 이루어진다.
본 발명의 다른 특징에 따른 표시장치는 게이트 신호 및 데이터 신호에 응답하여 영상을 표시하는 표시패널, 순차적으로 게이트 신호를 출력하는 다수의 스테이지로 이루어진 게이트 구동회로, 및 상기 게이트 신호에 응답하여 상기 데이터 신호를 상기 표시패널로 제공하는 데이터 구동회로를 포함한다.
상기 게이트 구동회로의 각 스테이지는 출력단자에 연결된 제1 셀 및 다음 스테이지에 연결된 제2 셀을 포함한다. 상기 제1 셀은 제1 및 제2 인에이블 신호에 응답하여 외부로부터 제공되는 클럭을 상기 출력단자로 전송하는 제1 전송 게이트로 이루어진다. 상기 제2 셀은 제3 및 제4 인에이블 신호에 응답하여 상기 클럭을 출력하는 제2 전송 게이트와 상기 제2 전송 게이트로부터 수신된 상기 클럭을 반전시켜 다음 스테이지로 제공하는 인버터부로 이루어진다.
이러한 구동회로 및 이를 갖는 표시장치에 따르면, 구동회로는 외부로부터 제공되는 클럭이 각 스테이지로 제공되도록 스위칭하는 전송 게이트를 포함하여, 해당 스테이지에만 클럭을 제공함으로써 클럭에 걸리는 부하를 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(400)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100) 상에 구비되어 게이트 신호를 출력하는 게이트 구동회로(200) 및 상기 액정표시패널(100) 상에 구비되어 데이터 신호를 출력하는 데이터 구동회로(300)를 포함한다.
상기 액정표시패널(100)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 이루어진다.
상기 표시영역(DA)에는 제1 방향(D1)으로 연장된 다수의 게이트 라인(GL1 ~ GLn) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 다수의 게이트 라인(GL)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)이 구비된다. 따라서, 상기 표시영역(DA)에는 매트릭스 형태의 화소영역이 제공된다.
상기 각 화소영역에는 TFT(112) 및 상기 TFT(110)에 연결된 액정 커패시터(Clc)를 구비된다. 상기 TFT(112)는 게이트 전극이 해당 게이트 라인에 연결되고, 소오스 전극이 해당 데이터 라인에 연결되며, 드레인 전극이 상기 액정 커패시터(Clc)에 결합된다.
상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부와 인접하는 영역이다. 상기 제1 주변영역(PA1)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로(200)가 구비된다. 한편, 상기 제2 주변영역(PA2)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부와 인접하는 영역이이다. 상기 제2 주변영역(PA2)에는 상기 다수의 데이터 라인(DL1 ~ DLm)에 데이터 신호를 출력하기 위한 데이터 구동회로(300)가 구비된다.
도 2는 도 1에 도시된 게이트 구동회로를 구체적으로 나타낸 블록도이다.
도 2를 참조하면, 게이트 구동회로(200)는 서로 종속적으로 연결된 복수의 스테이지(SRC1 ~ SRCn+1)로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 복수의 스테이지(SRC1 ~ SRCn+1)는 클럭단자(CK), 입력단자(IN) 및 출력단자(OUT)를 구비한다.
외부로부터 클럭(CKV)을 수신하는 클럭배선(CKVL)은 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 클럭단자들(CK)에 공통적으로 연결된다. 따라서, 상기 각 스테이지의 클럭단자(CK)에는 상기 클럭(CKV)이 제공된다. 외부로부터 개시신호(STV)를 수신하는 개시신호배선(STVL)은 상기 복수의 스테이지(SRC1 ~ SRCn+1) 중 첫 번째 스테이지(SRC1)의 입력단자(IN)에 상기 개시신호(STV)를 제공한다.
상기 복수의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)는 대응하는 게이트 라인(GL1 ~ GLn)과 전기적으로 결합한다. 또한, 상기 각 스테이지의 출력단자(OUT)는 다음 스테이지의 입력단자(IN)에 전기적으로 연결되어, 상기 각 스테이지의 출력단자(OUT)를 통해 출력되는 게이트 신호는 다음 스테이지를 구동시킨다. 따라서, 상기 복수의 스테이지(SRC1 ~ SRCn+1)가 순차적으로 동작하면서, 상기 다수의 게이트 라인(GL1 ~ GLn)에 순차적으로 게이트 신호를 출력할 수 있다.
도 3은 도 2에 도시된 첫 번째 스테이지의 구체적인 회로도이다. 단, 복수의 스테이지는 서로 동일한 구조를 가지기 때문에, 도 3을 참조하여 첫 번째 스테이지(SRC1)의 내부 구성을 설명함으로써, 나머지 n 개의 스테이지에 대한 설명을 대신한다.
도 3을 참조하면, 첫 번째 스테이지(SRC1)는 제1 내지 제3 셀(210, 220, 230)을 포함한다. 상기 제1 셀(210)은 제1 구동부(211) 및 제1 전송 게이트(212)로 이루어지고, 상기 제2 셀(220)은 제2 구동부(221), 제2 전송 게이트(222) 및 인버터부(223)로 이루어진다.
상기 제1 구동부(211)는 제1 NOR 게이트(211a) 및 제1 인버터(211b)를 구비한다.
상기 제1 NOR 게이트(211a)의 제1 단자에는 개시신호(STV)가 제공되고, 제2 단자에는 상기 제1 전송 게이트(212)의 출력이 피드백된다. 상기 제1 NOR 게이트 (211a)가 개시신호(STV)에 응답하여 제1 인에이블 신호(EA1)를 출력하면, 상기 제1 인버터(211b)는 상기 제1 NOR 게이트(211a)로부터 출력된 상기 제1 인에이블 신호(EA1)를 제2 인에이블 신호(EA2)로 반전시킨다.
단, 두 번째 스테이지(SRC2)부터 상기 제1 NOR 게이트(211a)는 이전 스테이지로부터 출력되는 게이트 신호에 응답하여 상기 제1 인에이블 신호(EA1)를 출력한다.
상기 제1 전송 게이트(212)는 상기 제1 및 제2 인에이블 신호(EA1, EA2)에 응답하여 클럭단자(미도시)를 통해 제공되는 클럭(CKV)을 제3 셀(230)로 전송한다. 즉, 상기 제1 셀(210)과 제3 셀(230)은 제1 노드(N1)에서 전기적으로 연결되어 상기 제1 셀(210)로부터 출력된 클럭(CKV)이 상기 제3 셀(230)을 통과하여 첫 번째 게이트 라인(GL1)으로 제공된다.
한편, 상기 제3 셀(230)은 직렬 연결된 제3 및 제4 인버터(231, 232)로 이루어져 상기 제1 셀(210)로부터의 상기 클럭(CKV)을 두 차례 반전시킨 후 출력 단자(OUT)로 제공한다. 상기 제3 셀(230)로부터 출력된 신호는 첫 번째 게이트 라인(Gl1)으로 제공되는 게이트 신호가 된다. 이때, 상기 제3 셀(230)을 구성하는 인버터의 개수에 따라서 상기 첫 번째 게이트 라인(GL1)으로 제공되는 게이트 신호의 딜레이 시간을 조정할 수 있다.
상기 제2 구동부(221)는 제2 NOR 게이트(221a) 및 제2 인버터(221b)를 구비한다. 상기 제2 NOR 게이트(221a)는 상기 출력 단자(OUT)로 출력된 하이 상태의 상기 클럭(CKV)에 응답하여 제3 인에이블 신호(EA3)를 출력한다. 상기 제2 인버터(221b)는 상기 제2 NOR 게이트(221a)로부터 출력된 상기 제3 인에이블 신호(EA3)를 제4 인에이블 신호(EA4)로 반전시킨다.
상기 제2 전송 게이트(222)는 상기 제3 및 제4 인에이블 신호(EA3, EA4)에 응답하여 클럭단자(미도시)를 통해 제공되는 클럭(CKV)을 상기 인버터부(223)로 제공한다. 상기 인버터부(223)는 하나의 인버터로 이루어져 상기 제2 전송 게이트(222)로부터 제공되는 상기 클럭(CKV)을 반전시킨다.
상기 제2 셀(220)은 제2 노드(N2)에서 상기 두 번째 스테이지(SRC2)의 제1 셀과 전기적으로 연결된다. 따라서, 반전된 상기 클럭(CKV)이 두 번째 스테이지(SRC2)의 입력단자(IN)로 제공되어, 상기 두 번째 스테이지(SRC2)의 제1 셀을 구동시킨다.
도 2 및 도 3에 도시된 바와 같이, 상기 클럭배선(CKVL)이 상기 다수의 스테이지(SRC1 ~ SRCn+1)에 공통적으로 연결된다. 그러나, 각 스테이지는 제1 및 제2 전송 게이트(212, 222)를 포함하기 때문에, 다수의 스테이지(SRC1 ~ SRCn+1)가 클럭배선(CKVL)의 부하로 작용하지 않고, 해당 스테이지의 제1 또는 제2 전송 게이트(212, 222)만이 부하로 작용한다. 따라서, 상기 클럭배선(CKVL)을 통해 제공되는 클럭(CKV)의 지연을 방지할 수 있다.
도 4는 도 2에 도시된 게이트 구동회로의 입/출력 파형도이다.
도 4를 참조하면, 게이트 구동회로(200, 도 2에 도시됨)에는 클럭배선(CKVL, 도 2에 도시됨)을 통해 클럭(CKV)이 제공된다. 상기 클럭(CKV)은 1 주기(T)의 제1 구간(t1)동안은 하이 상태를 유지하고, 제2 구간(t2)동안은 로우 상태를 유지한다. 이때, 상기 제1 구간(t1)은 상기 1 주기(T)의 90%를 차지하고, 상기 제2 구간(t2)은 상기 1 주기(T)의 10%를 차지한다. 상기 제1 및 제2 구간(t1, t2)이 차지하는 비율은 실시예에 따라서 가변될 수 있다.
상기 게이트 구동회로(200)는 상기 클럭(CKV) 및 첫 번째 스테이지(SRC1, 도 2에 도시됨)로 제공되는 개시신호(STV, 도 2에 도시됨)에 응답하여 첫 번째 게이트 라인(GL1)에 게이트 신호를 출력한다. 상기 첫 번째 게이트 라인(GL1)에 인가된 상기 게이트 신호는 제1 활성화 구간(AT1)동안 하이 상태를 유지한다.
이후, 상기 게이트 구동회로(200)는 상기 클럭(CKV) 및 상기 첫 번째 스테이지(SRC1)로부터 제공되는 반전된 클럭(CKV)에 응답하여 두 번째 게이트 라인(GL2)에 게이트 신호를 출력한다. 상기 두 번째 게이트 라인(GL2)에 인가되는 게이트 신호는 제2 활성화 구간(AT2)동안 하이 상태를 유지한다.
이때, 상기 제1 및 제2 활성화 구간(AT1, AT2) 사이에는 제1 아웃풋 인에이블(Output Enable; OE) 구간(OT1)이 형성된다. 상기 제1 OE 구간(OT1)은 상기 클럭(CKV)이 로우 상태로 유지되는 상기 제2 구간(t2)과 동일한 시간을 가진다. 즉, 상기 제1 OE 구간(OT1)만큼 상기 두 번째 스테이지(SRC2)가 구동되는 시간이 지연되어, 상기 첫 번째 게이트 라인(GL1)에 인가되는 게이트 신호와 상기 두 번째 게이트 라인(GL2)에 인가되는 게이트 신호가 오버랩되는 것을 방지한다.
또한, 상기 게이트 구동회로(200)는 상기 클럭(CKV) 및 상기 두 번째 스테이지(SRC2)로부터 제공되는 반전된 클럭(CKV)에 응답하여 세 번째 게이트 라인(GL3)에 게이트 신호를 출력한다. 상기 세 번째 게이트 라인(GL3)에 인가되는 게이트 신호는 제3 활성화 구간(AT3)동안 하이 상태를 유지한다.
이때, 상기 제2 및 제3 활성화 구간(AT2, AT3) 사이에는 제2 OE 구간(OT2)이 형성되어, 상기 두 번째 게이트 라인(GL2)에 인가되는 게이트 신호와 상기 세 번째 게이트 라인(GL3)에 인가되는 게이트 신호가 오버랩되는 것을 방지한다.
이와 같은 과정이 n 번째 게이트 라인(GLn)까지 반복되어, n 개의 게이트 라인(GL1 ~ GLn)에 순차적으로 게이트 신호가 출력된다. 이때, 각 게이트 라인에 인가되는 게이트 신호 사이에는 제1 내지 제n-1 OE 구간(OT1 ~ OTn-1)이 형성됨으로써, 게이트 신호의 왜곡을 방지할 수 있다.
한편, 데이터 신호(DATA)는 n 개의 게이트 라인(GL1 ~ GLn)에 순차적으로 게이트 신호가 출력될 때, 다수의 데이터 라인(DL1 ~ DLm, 도 1에 도시됨)으로 인가된다. 상기 데이터 신호(DATA)는 상기 클럭(CKV)의 1/2배의 주파수를 가짐으로써, 제1 내지 제n 활성구간(AT1 ~ ATn) 뿐만 아니라 제1 내지 제n-1 OE 구간(OT1 ~ OTn-1)에서도 상기 다수의 데이터 라인(DL1 ~ DLm)에 인가된다.
도 2 내지 도 4에 도시된 바와 같이, 게이트 구동회로(200)에 OE 신호가 제공되지 않더라도, 클럭(CKV)을 이용하여 자체적으로 제1 내지 제n-1 OE 구간(OT1 ~ OTn-1)을 생성할 수 있다. 따라서, 게이트 구동회로(200)의 내부 구성이 복잡해지는 것을 방지할 수 있다. 또한, 인접 게이트 라인에서 데이터 신호가 중복되지 않아 게이트 구동회로(200)가 정상적으로 동작할 수 있다.
도 5는 도 1에 도시된 액정표시패널의 표시영역을 구체적으로 나타낸 단면도이다. 단, 표시영역에는 동일한 구조를 가지는 다수의 단위 화소들이 매트릭스 형태로 구비되기 때문에, 도 5에서는 단위 화소의 구조를 구체적으로 나타낸다.
도 5를 참조하면, 액정표시패널(100)은 하부기판(110), 상기 하부기판(110)과 마주하는 상부기판(120) 및 상기 하부기판(110)과 상부기판(120)과의 사이에 개재된 액정층(130)으로 이루어진다.
상기 하부기판(110)의 표시영역(DA)에 구비되는 단위 화소는 TFT(112) 및 상기 TFT(112)에 결합된 화소전극(114)을 포함한다. 상기 TFT(112)는 게이트 전극(112c), 소오스 전극(112e) 및 드레인 전극(112f)으로 이루어지고, 상기 화소전극(114)은 상기 TFT(112)의 드레인 전극(112f)과 전기적으로 접속된다.
도 5에 도시된 바와 같이, 상기 제1 기판(111) 상에는 poly-si층(112a)이 형성되고, 그 위로 게이트 절연막(112b)이 형성된다. 상기 게이트 절연막(112b) 상에는 상기 poly-si층(112a)이 형성된 영역내에 대응하도록 상기 게이트 전극(112c)이 구비된다. 이후, 상기 poly-si층(112a)을 붕소(B) 또는 인(P)을 이용하여 도핑하여 n 또는 p 채널을 형성한다.
다음, 상기 게이트 전극(112c)이 형성된 상기 게이트 절연막(11b2) 상에는 상기 poly-si층(112a)의 일부분을 노출시키는 제1 및 제2 콘택홀이 형성된 층간 절연막(112d)이 적층된다. 상기 층간 절연막(112d) 상에는 상기 제1 콘택홀을 통해 상기 poly-si층(112a)과 전기적으로 연결된 상기 소오스 전극(112e) 및 상기 제2 콘택홀을 통해 상기 poly-si층(112a)과 전기적으로 연결된 상기 드레인 전극(112f)이 형성된다. 이로써, 상기 하부기판(110)에는 poly-si TFT(112)가 완성된다.
이후, 상기 poly-si TFT가 형성된 상기 제1 기판(111) 상에는 보호막(113)이 형성된다. 상기 보호막(113)은 무기 절연막으로 이루어지고, 상기 보호막(113)에는 상기 poly-si TFT(112)의 드레인 전극(112f)을 노출시키는 제3 콘택홀(113a)이 형성된다.
다음, 상기 보호막(113) 상에는 인듐 틴 옥사이드(Indium Tin Oxide; 이하, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide; 이하, IZO)로 이루어진 상기 화소전극(114)이 균일한 두께로 적층된다. 이때, 상기 화소전극(114)은 상기 제3 콘택홀(113a)이 형성된 영역에서 상기 드레인 전극(112f)과 전기적으로 접속된다. 이로써, 상기 드레인 전극(112f)을 통해 출력된 신호는 상기 화소전극(114)으로 인가된다.
이와 같은 구동회로 및 이를 갖는 표시장치에 따르면, 구동회로는 외부로부터 제공되는 클럭이 각 스테이지로 제공되도록 스위칭하는 전송 게이트를 포함한다. 따라서, 해당 스테이지에만 클럭을 제공함으로써 클럭에 걸리는 부하를 감소시킬 수 있다.
또한, 외부로부터 제공되는 별도의 OE 신호를 필요로 하지 않으면서, 인접 게이트 라인에 인가되는 게이트 신호들이 서로 오버랩되는 것을 방지할 수 있다. 그로 인해서, 게이트 구동회로가 복잡해지는 것을 방지할 수 있고, 인접 게이트 라인에서 데이터 신호가 중복되지 않아 게이트 구동회로가 정상적으로 동작할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로를 구체적으로 나타낸 블록도이다.
도 3은 도 2에 도시된 첫 번째 스테이지의 구체적인 회로도이다.
도 4는 도 2에 도시된 게이트 구동회로의 입/출력 파형도이다.
도 5는 도 1에 도시된 액정표시패널의 표시영역을 구체적으로 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 액정표시패널 200 : 게이트 구동회로
210 : 제1 셀 211 : 제1 구동부
212 : 제1 전송 게이트 220 : 제2 셀
221 : 제2 구동부 222 : 제2 전송 게이트
223 : 인버터부 230 : 제3 셀
300 : 데이터 구동회로 400 : 액정표시장치

Claims (9)

  1. 순차적으로 구동신호를 출력하는 다수의 스테이지로 이루어진 구동회로에 있어서,
    각 스테이지는,
    제1 및 제2 인에이블 신호에 응답하여 외부로부터 제공되는 클럭을 출력단자로 전송하는 제1 전송 게이트로 이루어진 제1 셀; 및
    제3 및 제4 인에이블 신호에 응답하여 상기 클럭을 출력하는 제2 전송 게이트와 상기 제2 전송 게이트로부터 수신된 상기 클럭을 반전시켜 다음 스테이지로 제공하는 인버터부로 이루어진 제2 셀을 포함하는 것을 특징으로 하는 구동회로.
  2. 제1항에 있어서, 상기 제1 셀은 이전 스테이지의 제2 셀로부터 출력된 반전 클럭에 응답하여 상기 제1 및 제2 인에이블 신호를 출력하는 제1 구동부를 더 포함하고,
    상기 제2 셀은 상기 제1 셀로부터 상기 클럭을 수신하여 상기 제3 및 제4 인에이블 신호를 출력하는 제2 구동부를 더 포함하는 것을 특징으로 하는 구동회로.
  3. 제2항에 있어서, 상기 제1 및 제2 인에이블 신호는 서로 반전된 위상을 가지고,
    상기 제3 및 제4 인에이블 신호는 서로 반전된 위상을 가지는 것을 특징으로 하는 구동회로.
  4. 제1항에 있어서, 현재 스테이지로부터 출력되는 구동신호는 바로 이전 스테이지로부터 출력되는 구동신호보다 상기 클럭의 로우 구간만큼 딜레이된 것을 특징으로 하는 구동회로.
  5. 제1항에 있어서, 외부로부터 상기 클럭을 수신하는 클럭 배선은 상기 다수의 스테이지의 클럭단자에 공통적으로 연결되는 것을 특징으로 하는 구동회로.
  6. 게이트 신호 및 데이터 신호에 응답하여 영상을 표시하는 표시패널;
    순차적으로 게이트 신호를 출력하는 다수의 스테이지로 이루어진 게이트 구동회로; 및
    상기 게이트 신호에 응답하여 상기 데이터 신호를 상기 표시패널로 제공하는 데이터 구동회로를 포함하고,
    각 스테이지는,
    제1 및 제2 인에이블 신호에 응답하여 외부로부터 제공되는 클럭을 출력단자로 전송하는 제1 전송 게이트로 이루어진 제1 셀; 및
    제3 및 제4 인에이블 신호에 응답하여 상기 클럭을 출력하는 제2 전송 게이트와 상기 제2 전송 게이트로부터 수신된 상기 클럭을 반전시켜 다음 스테이지로 제공하는 인버터부로 이루어진 제2 셀을 포함하는 것을 특징으로 하는 표시장치.
  7. 제6항에 있어서, 상기 제1 셀은 이전 스테이지로부터 출력된 반전 클럭에 응답하여 상기 제1 및 제2 인에이블 신호를 출력하는 제1 구동부를 더 포함하고,
    상기 제2 셀은 상기 제1 셀로부터 상기 클럭을 수신하여 상기 제3 및 제4 인에이블 신호를 출력하는 제2 구동부를 더 포함하는 것을 특징으로 하는 표시장치.
  8. 제6항에 있어서, 상기 표시패널은,
    상기 게이트 신호에 응답하여 상기 데이터 신호를 출력하는 스위칭 TFT; 및
    상기 스위칭 TFT로부터 출력된 상기 데이터 신호가 제공되는 화소전극을 포함하는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 스위칭 TFT는 폴리 실리콘(Poly-silicon) TFT인 것을 특징으로 하는 표시장치.
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